JPH0744586B2 - パラレルデータ転送回路 - Google Patents
パラレルデータ転送回路Info
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- JPH0744586B2 JPH0744586B2 JP5038530A JP3853093A JPH0744586B2 JP H0744586 B2 JPH0744586 B2 JP H0744586B2 JP 5038530 A JP5038530 A JP 5038530A JP 3853093 A JP3853093 A JP 3853093A JP H0744586 B2 JPH0744586 B2 JP H0744586B2
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Description
において、転送先にてデータの空き(歯抜け)状態がで
きないようにするデータ転送回路に関し、特にデジタル
通信装置等に使用するパラレルデータ転送回路に関す
る。
に示すように、データ転送元回路201とデータ転送先
回路202とを有している。データ転送元回路201及
びデータ転送先回路202間では、アドレス信号21
1、上位バイト書き込み信号212及び下位バイト書き
込み信号213などによってデータの転送が行われる。
ラレルデータの転送では、データ転送元回路201とデ
ータ転送先回路202との間にワード幅のデータバスを
用意して、そのデータバスの上位バイトと下位バイトが
選択可能であるように、上位バイトデータセレクタ20
3、下位バイトデータセレクタ204などの切り換え回
路を設ける必要がある。その切り換えはデータ転送元回
路201が行っている。さらに、データ転送元回路20
1においてデータ転送先回路202のデータ格納アドレ
スを管理することによりデータの転送を行っている。
バスA(8ビット)、215は下位バイトデータバスA
(8ビット)、216は上位バイトデータセレクト信
号、217は下位バイトデータセレクト信号、218は
上位バイトデータバスB(8ビット)、219は下位バ
イトデータバスB(8ビット)である。
したように、データの転送を行うために、(1)データ
転送先回路202のアドレス管理、(2)データバスの
上位バイト、下位バイト切り換えの制御を行なってい
る。(参考文献;特開昭62−32748号公報、特開
昭62−49735号公報、特開平1−238338号
公報)
ルデータ転送回路は、データ転送元回路201において
データバスの上位バイトデータセレクタ203、下位バ
イトデータセレクタ204の切り換えと、データ転送先
回路202のデータ格納アドレスを管理することにより
転送を行っているため、データ転送元回路201におけ
る処理が複雑であり、転送時間が長くなるという問題が
ある。
ータを転送した場合には、データ転送先回路2のデータ
格納領域に空き(歯抜け)状態ができてしまい、データ
格納領域が有効に使用できないという問題がある。
路の処理を簡略化することにより転送時間が長くなるこ
とを防ぎ、データ転送先回路のデータ格納領域に空き
(歯抜け)状態ができないようにすることにより、デー
タ領域を有効に使用できるパラレルデータ転送回路を提
供することである。
の転送と転送アドレスの管理を行い、かつ転送終了時に
終了信号を出力するデータ転送元回路と、該データ転送
元回路が出力する前記データをラッチするデータレジス
タと、該データレジスタに前記データが書き込まれてい
る場合にフラグを保持するフラグレジスタと、前記デー
タ転送元回路が前記データ転送を前記データレジスタに
行ったときに、前記フラグレジスタに前記フラグがセッ
トされ、前記フラグがセットされている前記データレジ
スタの前記データのみを読み出すことにより前記データ
の受信を行い、終了時に終了信号出力するデータ転送先
回路とを有していることを特長とするパラレルデータ転
送回路が得られる。
送アドレスの管理を行い、かつ転送終了時に終了信号を
出力するデータ転送元回路と、前記転送アドレスのデコ
ードを行うアドレスデコーダと、前記データ転送元回路
が出力するデータをラッチするデータレジスタと、該デ
ータレジスタに前記データが書き込まれている場合、フ
ラグを保持するフラグレジスタと、前記アドレスデコー
ダの出力と、前記データ転送元回路からの書き込み信号
出力により、前記データレジスタテの書き込みおよび前
記フラグレジスタのフラグセットを行う書き込み信号を
出力するOR回路と、前記データレジスタの出力を1つ
だけ選択して出力するデータセレクタと、該フラグレジ
スタの出力を1つだけ選択して出力するフラグセレクタ
と、該フラグセレクタおよび前記データセレクタの選択
信号を出力して、前記フラグの存在を確認しながら前記
データの受信を行い、終了時に終了信号出力するデータ
転送先回路とを有していることを特長とするパラレルデ
ータ転送回路が得られる。
レジスタとフラグレジスタを設けた構成によって、デー
タ転送元回路がデータの転送(書き込み)をデータレジ
スタに行った時にフラグレジスタにフラグがセットされ
る。このため、データ転送先回路では、フラグがセット
されているところに対応するデータレジスタのデータだ
けを読み出すことによりデータの受信を行う。
は、データ転送先回路のアドレスではなく、各データレ
ジスタと各フラグレジスタの識別用アドレスであるため
1からN(Nは整数)までの順序番号を順番に出力する
のみである。
は、回路内部において上記 1),2)の処理を行うこ
とにより、データ転送元回路の処理を簡略化して転送時
間が長くなることを防ぎ、データ転送先回路のデータ格
納領域に空き(歯抜け)状態ができないようにすること
により、データ領域を有効に使用するものである。
いて図を参照して説明する。図1は、本発明のパラレル
データ転送回路の一実施例におけるブロック図である。
は、データの転送と転送アドレスの管理を行い、転送終
了時に終了信号を出力するデータ転送元回路1と、転送
アドレスのデコードを行うアドレスデコーダ11と、デ
ータ転送元回路1が出力するデータをラッチするデータ
レジスタ13と、このデータレジスタ13にデータが書
き込まれている場合、フラグを保持するフラグレジスタ
14と、アドレスデコーダ11の出力と、データ転送元
回路1からの書き込み信号出力により、データレジスタ
13の書き込みおよびフラグレジスタ14のフラグセッ
トを行う書き込み信号を出力するOR回路12とを有し
ている。
ータレジスタ13の出力を1つだけ選択して出力するデ
ータセレクタ15と、各フラグレジスタ14の出力を1
つだけ選択して出力するフラグセレクタ16と、フラグ
セレクタ16およびデータセレクタ13の選択信号を出
力して、各フラグの存在を確認しながらデータの受信を
行い、終了時に終了信号出力するデータ転送先回路2と
を有している。
がn(nは整数)ワード以下の場合、OR回路12、デ
ータレジスタ13、フラグレジスタ14は、それぞれ2
n個づつ必要である(1ワードにつき各々2個づつ必要
である)。データ転送元回路1に転送すべきデータが存
在する場合、転送するデータの種別として、上位バイト
のみのデータ、下位バイトのみのデータ、ワードデータ
の3つが考えられるが、いずれの場合もアドレス信号1
02に対して1つずつのアドレスを割り当てる。
きデータが3つあり、各々ちがう種別である場合(上位
バイト、下位バイト、ワードの順番)の転送を以下に示
す。 (1)アドレス「1」番への上位バイトデータの書き込
み。
ーダイネーブル信号101をアドレスデコーダ11に出
力してアドレスデコーダ11をイネーブル状態にする。
102にアドレス「1」を出力する。これにより、アド
レスデコーダ11のアドレス「1」に対応する書き込み
許可信号103が「L」になる。
ータバス104に上位バイトのデータを出力する。
ータ書き込み信号A106を出力する。
通常時「H」で書き込み時「L」になる。
03と上位バイトデータ書き込み信号106により上位
バイトデータ書き込み信号B116を出力する。
6によりデータレジスタ13にデータがラッチされ、フ
ラグレジスタ14にフラグ「H」がセットされる。 (2)アドレス「2」番への下位バイトデータの書き込
み。
ーダイネーブル信号101をアドレスデコーダ11に出
力してアドレスデコーダ11をイネーブル状態にする。
102にアドレス「2」を出力する。
レス「2」に対応する書き込み許可信号103が「L」
になる。
ータバス105に下位バイトのデータを出力する。
ータ書き込み信号A107を出力する。
通常時「H」で書き込み時「L」になる。
03と下位バイトデータ書き込み信号107により下位
バイトデータ書き込み信号B117を出力する。
7によりデータレジスタ13にデータがラッチされ、フ
ラグレジスタ14にフラグ「H」がセットされる。 (3)アドレス「3」番へのワードバイトデータの書き
込み。
ーダイネーブル信号101をアドレスデコーダ11に出
力してアドレスデコーダ11をイネーブル状態にする。
102にアドレス「3」を出力する。
レス「3」に対応する書き込み許可信号103が「L」
になる。
ータバス104に上位バイトのデータを、下位バイトデ
ータバス105に下位バイトのデータを出力する。
ータ書き込み信号A106と下位バイトデータ書き込み
信号A107を出力する。
下位バイトデータ書き込み信号A107は通常時「H」
で書き込み時「L」になる。
03と上位バイトデータ書き込み信号106により上位
バイトデータ書き込み信号B116を出力する。
103と下位バイトデータ書き込み信号107により下
位バイトデータ書き込み信号B117を出力する。
6によりデータレジスタ13にデータがラッチされ、フ
ラグレジスタ14にフラグ「H」がセットされる。
17によりデータレジスタ13にデータがラッチされ、
フラグレジスタ14にフラグ「H」がセットされる。
回路1の3つのデータ出力が終了すると、データ転送元
回路1はデータ転送終了信号108をデータ転送先回路
2に対して出力する。
は、データ転送終了信号108によりデータ転送元回路
1の転送処理が終了したことを認識してデータの受信
(転送)処理を開始する。データ転送先回路2は、セレ
クト信号111に1から2nの数値を順番に出力してデ
ータセレクタ15とフラグセレクタ16の切り換えを行
う。このとき、データ転送先回路2は、セレクト信号1
11の出力変化に伴うセレクタ出力フラグ信号113の
変化の確認を行いフラグ信号110が「H」であるなら
ば、それに対応するセレクタ出力データバス112の信
号をデータとして受信(取り込む)する。
させて動作を説明すると、 (1)セレクト信号111が1の時、セレクタ出力フラ
グ信号113は「H」であるため、セレクト出力データ
バス112の信号をデータとして取り込む。
クタ出力フラグ信号113は「L」であるため、セレク
ト出力データバス112の信号をデータとして取り込ま
ない。
クタ出力フラグ信号113は「L」であるため、セレク
ト出力データバス112の信号をデータとして取り込ま
ない。
クタ出力フラグ信号113は「H」であるため、セレク
ト出力データバス112の信号をデータとして取り込
む。
クタ出力フラグ信号113は「H」であるため、セレク
ト出力データバス112の信号をデータとして取り込
む。
クタ出力フラグ信号113は「H」であるため、セレク
ト出力データバス112の信号をデータとして取り込
む。
時、セレクタ出力フラグ信号113は「L」であるた
め、セレクト出力データバス112の信号をデータとし
て取り込まない。
力データバス、114はフラグリセット信号を示し、
「8」は8ビット幅を示している。
ト信号111を1から2nまで切り換え処理を行い、2
nに達すると処理を終了する。データ転送先回路2は、
終了時にデータ受信終了信号115をデータ転送元回路
1に出力して処理が終了したことを通知する。
送回路では、回路内部においてデータ転送元回路1の処
理が簡略化されていることから転送時間が従来のパラレ
ルデータ転送回路よりも短くなり、データ転送先回路2
のデータ格納領域にも空き(歯抜け)状態ができない。
データ転送回路は、従来のパラレルデータ転送回路と比
べてデータ転送元回路でのデータ転送先回路へのアドレ
ス制御およびデータバスの切り換え等を行う必要がない
ため転送時間の超過を排除し、データ転送先回路のデー
タ領域に空き(歯抜け)状態ができないためデータ転送
先回路のデータ領域を有効に利用できるという効果があ
る。
示すブロック図である。
図である。
Claims (2)
- 【請求項1】 データの転送と転送アドレスの管理を行
い、かつ転送終了時に終了信号を出力するデータ転送元
回路と、該データ転送元回路が出力する前記データをラ
ッチするデータレジスタと、該データレジスタに前記デ
ータが書き込まれている場合にフラグを保持するフラグ
レジスタと、前記データ転送元回路が前記データ転送を
前記データレジスタに行ったときに、前記フラグレジス
タに前記フラグがセットされ、前記フラグがセットされ
ている前記データレジスタの前記データのみを読み出す
ことにより前記データの受信を行い、終了時に終了信号
出力するデータ転送先回路とを有していることを特長と
するパラレルデータ転送回路。 - 【請求項2】 データの転送と転送アドレスの管理を行
い、かつ転送終了時に終了信号を出力するデータ転送元
回路と、前記転送アドレスのデコードを行うアドレスデ
コーダと、前記データ転送元回路が出力するデータをラ
ッチするデータレジスタと、該データレジスタに前記デ
ータが書き込まれている場合、フラグを保持するフラグ
レジスタと、前記アドレスデコーダの出力と、前記デー
タ転送元回路からの書き込み信号出力により、前記デー
タレジスタテの書き込みおよび前記フラグレジスタのフ
ラグセットを行う書き込み信号を出力するOR回路と、
前記データレジスタの出力を1つだけ選択して出力する
データセレクタと、該フラグレジスタの出力を1つだけ
選択して出力するフラグセレクタと、該フラグセレクタ
および前記データセレクタの選択信号を出力して、前記
フラグの存在を確認しながら前記データの受信を行い、
終了時に終了信号出力するデータ転送先回路とを有して
いることを特長とするパラレルデータ転送回路。
Priority Applications (6)
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