JPH0744586B2 - パラレルデータ転送回路 - Google Patents
パラレルデータ転送回路Info
- Publication number
- JPH0744586B2 JPH0744586B2 JP5038530A JP3853093A JPH0744586B2 JP H0744586 B2 JPH0744586 B2 JP H0744586B2 JP 5038530 A JP5038530 A JP 5038530A JP 3853093 A JP3853093 A JP 3853093A JP H0744586 B2 JPH0744586 B2 JP H0744586B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- flag
- register
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Communication Control (AREA)
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、パラレルデータの転送
において、転送先にてデータの空き（歯抜け）状態がで
きないようにするデータ転送回路に関し、特にデジタル
通信装置等に使用するパラレルデータ転送回路に関す
る。
において、転送先にてデータの空き（歯抜け）状態がで
きないようにするデータ転送回路に関し、特にデジタル
通信装置等に使用するパラレルデータ転送回路に関す
る。
【０００２】
【従来の技術】従来のパラレルデータ転送回路は、図２
に示すように、データ転送元回路２０１とデータ転送先
回路２０２とを有している。データ転送元回路２０１及
びデータ転送先回路２０２間では、アドレス信号２１
１、上位バイト書き込み信号２１２及び下位バイト書き
込み信号２１３などによってデータの転送が行われる。
に示すように、データ転送元回路２０１とデータ転送先
回路２０２とを有している。データ転送元回路２０１及
びデータ転送先回路２０２間では、アドレス信号２１
１、上位バイト書き込み信号２１２及び下位バイト書き
込み信号２１３などによってデータの転送が行われる。
【０００３】ワードデータ、バイトデータが混在するパ
ラレルデータの転送では、データ転送元回路２０１とデ
ータ転送先回路２０２との間にワード幅のデータバスを
用意して、そのデータバスの上位バイトと下位バイトが
選択可能であるように、上位バイトデータセレクタ２０
３、下位バイトデータセレクタ２０４などの切り換え回
路を設ける必要がある。その切り換えはデータ転送元回
路２０１が行っている。さらに、データ転送元回路２０
１においてデータ転送先回路２０２のデータ格納アドレ
スを管理することによりデータの転送を行っている。
ラレルデータの転送では、データ転送元回路２０１とデ
ータ転送先回路２０２との間にワード幅のデータバスを
用意して、そのデータバスの上位バイトと下位バイトが
選択可能であるように、上位バイトデータセレクタ２０
３、下位バイトデータセレクタ２０４などの切り換え回
路を設ける必要がある。その切り換えはデータ転送元回
路２０１が行っている。さらに、データ転送元回路２０
１においてデータ転送先回路２０２のデータ格納アドレ
スを管理することによりデータの転送を行っている。
【０００４】図２において、２１４は上位バイトデータ
バスＡ（８ビット）、２１５は下位バイトデータバスＡ
（８ビット）、２１６は上位バイトデータセレクト信
号、２１７は下位バイトデータセレクト信号、２１８は
上位バイトデータバスＢ（８ビット）、２１９は下位バ
イトデータバスＢ（８ビット）である。
バスＡ（８ビット）、２１５は下位バイトデータバスＡ
（８ビット）、２１６は上位バイトデータセレクト信
号、２１７は下位バイトデータセレクト信号、２１８は
上位バイトデータバスＢ（８ビット）、２１９は下位バ
イトデータバスＢ（８ビット）である。
【０００５】従来のパラレルデータ転送回路では、上述
したように、データの転送を行うために、（１）データ
転送先回路２０２のアドレス管理、（２）データバスの
上位バイト、下位バイト切り換えの制御を行なってい
る。（参考文献；特開昭６２−３２７４８号公報、特開
昭６２−４９７３５号公報、特開平１−２３８３３８号
公報）
したように、データの転送を行うために、（１）データ
転送先回路２０２のアドレス管理、（２）データバスの
上位バイト、下位バイト切り換えの制御を行なってい
る。（参考文献；特開昭６２−３２７４８号公報、特開
昭６２−４９７３５号公報、特開平１−２３８３３８号
公報）
【発明が解決しようとする課題】上述した従来のパラレ
ルデータ転送回路は、データ転送元回路２０１において
データバスの上位バイトデータセレクタ２０３、下位バ
イトデータセレクタ２０４の切り換えと、データ転送先
回路２０２のデータ格納アドレスを管理することにより
転送を行っているため、データ転送元回路２０１におけ
る処理が複雑であり、転送時間が長くなるという問題が
ある。
ルデータ転送回路は、データ転送元回路２０１において
データバスの上位バイトデータセレクタ２０３、下位バ
イトデータセレクタ２０４の切り換えと、データ転送先
回路２０２のデータ格納アドレスを管理することにより
転送を行っているため、データ転送元回路２０１におけ
る処理が複雑であり、転送時間が長くなるという問題が
ある。
【０００６】また、データバスの切り換えを行わずにデ
ータを転送した場合には、データ転送先回路２のデータ
格納領域に空き（歯抜け）状態ができてしまい、データ
格納領域が有効に使用できないという問題がある。
ータを転送した場合には、データ転送先回路２のデータ
格納領域に空き（歯抜け）状態ができてしまい、データ
格納領域が有効に使用できないという問題がある。
【０００７】それ故に本発明の課題は、データ転送元回
路の処理を簡略化することにより転送時間が長くなるこ
とを防ぎ、データ転送先回路のデータ格納領域に空き
（歯抜け）状態ができないようにすることにより、デー
タ領域を有効に使用できるパラレルデータ転送回路を提
供することである。
路の処理を簡略化することにより転送時間が長くなるこ
とを防ぎ、データ転送先回路のデータ格納領域に空き
（歯抜け）状態ができないようにすることにより、デー
タ領域を有効に使用できるパラレルデータ転送回路を提
供することである。
【０００８】
【課題を解決するための手段】本発明によれば、データ
の転送と転送アドレスの管理を行い、かつ転送終了時に
終了信号を出力するデータ転送元回路と、該データ転送
元回路が出力する前記データをラッチするデータレジス
タと、該データレジスタに前記データが書き込まれてい
る場合にフラグを保持するフラグレジスタと、前記デー
タ転送元回路が前記データ転送を前記データレジスタに
行ったときに、前記フラグレジスタに前記フラグがセッ
トされ、前記フラグがセットされている前記データレジ
スタの前記データのみを読み出すことにより前記データ
の受信を行い、終了時に終了信号出力するデータ転送先
回路とを有していることを特長とするパラレルデータ転
送回路が得られる。
の転送と転送アドレスの管理を行い、かつ転送終了時に
終了信号を出力するデータ転送元回路と、該データ転送
元回路が出力する前記データをラッチするデータレジス
タと、該データレジスタに前記データが書き込まれてい
る場合にフラグを保持するフラグレジスタと、前記デー
タ転送元回路が前記データ転送を前記データレジスタに
行ったときに、前記フラグレジスタに前記フラグがセッ
トされ、前記フラグがセットされている前記データレジ
スタの前記データのみを読み出すことにより前記データ
の受信を行い、終了時に終了信号出力するデータ転送先
回路とを有していることを特長とするパラレルデータ転
送回路が得られる。
【０００９】また、本発明によれば、データの転送と転
送アドレスの管理を行い、かつ転送終了時に終了信号を
出力するデータ転送元回路と、前記転送アドレスのデコ
ードを行うアドレスデコーダと、前記データ転送元回路
が出力するデータをラッチするデータレジスタと、該デ
ータレジスタに前記データが書き込まれている場合、フ
ラグを保持するフラグレジスタと、前記アドレスデコー
ダの出力と、前記データ転送元回路からの書き込み信号
出力により、前記データレジスタテの書き込みおよび前
記フラグレジスタのフラグセットを行う書き込み信号を
出力するＯＲ回路と、前記データレジスタの出力を１つ
だけ選択して出力するデータセレクタと、該フラグレジ
スタの出力を１つだけ選択して出力するフラグセレクタ
と、該フラグセレクタおよび前記データセレクタの選択
信号を出力して、前記フラグの存在を確認しながら前記
データの受信を行い、終了時に終了信号出力するデータ
転送先回路とを有していることを特長とするパラレルデ
ータ転送回路が得られる。
送アドレスの管理を行い、かつ転送終了時に終了信号を
出力するデータ転送元回路と、前記転送アドレスのデコ
ードを行うアドレスデコーダと、前記データ転送元回路
が出力するデータをラッチするデータレジスタと、該デ
ータレジスタに前記データが書き込まれている場合、フ
ラグを保持するフラグレジスタと、前記アドレスデコー
ダの出力と、前記データ転送元回路からの書き込み信号
出力により、前記データレジスタテの書き込みおよび前
記フラグレジスタのフラグセットを行う書き込み信号を
出力するＯＲ回路と、前記データレジスタの出力を１つ
だけ選択して出力するデータセレクタと、該フラグレジ
スタの出力を１つだけ選択して出力するフラグセレクタ
と、該フラグセレクタおよび前記データセレクタの選択
信号を出力して、前記フラグの存在を確認しながら前記
データの受信を行い、終了時に終了信号出力するデータ
転送先回路とを有していることを特長とするパラレルデ
ータ転送回路が得られる。
【００１０】
【作用】本発明のパラレルデータ転送回路は、 １）データ転送元回路とデータ転送先回路の間にデータ
レジスタとフラグレジスタを設けた構成によって、デー
タ転送元回路がデータの転送（書き込み）をデータレジ
スタに行った時にフラグレジスタにフラグがセットされ
る。このため、データ転送先回路では、フラグがセット
されているところに対応するデータレジスタのデータだ
けを読み出すことによりデータの受信を行う。
レジスタとフラグレジスタを設けた構成によって、デー
タ転送元回路がデータの転送（書き込み）をデータレジ
スタに行った時にフラグレジスタにフラグがセットされ
る。このため、データ転送先回路では、フラグがセット
されているところに対応するデータレジスタのデータだ
けを読み出すことによりデータの受信を行う。
【００１１】２）データ転送元回路が出力するアドレス
は、データ転送先回路のアドレスではなく、各データレ
ジスタと各フラグレジスタの識別用アドレスであるため
１からＮ（Ｎは整数）までの順序番号を順番に出力する
のみである。
は、データ転送先回路のアドレスではなく、各データレ
ジスタと各フラグレジスタの識別用アドレスであるため
１からＮ（Ｎは整数）までの順序番号を順番に出力する
のみである。
【００１２】また、本発明のパラレルデータ転送回路で
は、回路内部において上記 １），２）の処理を行うこ
とにより、データ転送元回路の処理を簡略化して転送時
間が長くなることを防ぎ、データ転送先回路のデータ格
納領域に空き（歯抜け）状態ができないようにすること
により、データ領域を有効に使用するものである。
は、回路内部において上記 １），２）の処理を行うこ
とにより、データ転送元回路の処理を簡略化して転送時
間が長くなることを防ぎ、データ転送先回路のデータ格
納領域に空き（歯抜け）状態ができないようにすること
により、データ領域を有効に使用するものである。
【００１３】
【実施例】次に、本発明のパラレルデータ転送回路につ
いて図を参照して説明する。図１は、本発明のパラレル
データ転送回路の一実施例におけるブロック図である。
いて図を参照して説明する。図１は、本発明のパラレル
データ転送回路の一実施例におけるブロック図である。
【００１４】図１を参照して、パラレルデータ転送回路
は、データの転送と転送アドレスの管理を行い、転送終
了時に終了信号を出力するデータ転送元回路１と、転送
アドレスのデコードを行うアドレスデコーダ１１と、デ
ータ転送元回路１が出力するデータをラッチするデータ
レジスタ１３と、このデータレジスタ１３にデータが書
き込まれている場合、フラグを保持するフラグレジスタ
１４と、アドレスデコーダ１１の出力と、データ転送元
回路１からの書き込み信号出力により、データレジスタ
１３の書き込みおよびフラグレジスタ１４のフラグセッ
トを行う書き込み信号を出力するＯＲ回路１２とを有し
ている。
は、データの転送と転送アドレスの管理を行い、転送終
了時に終了信号を出力するデータ転送元回路１と、転送
アドレスのデコードを行うアドレスデコーダ１１と、デ
ータ転送元回路１が出力するデータをラッチするデータ
レジスタ１３と、このデータレジスタ１３にデータが書
き込まれている場合、フラグを保持するフラグレジスタ
１４と、アドレスデコーダ１１の出力と、データ転送元
回路１からの書き込み信号出力により、データレジスタ
１３の書き込みおよびフラグレジスタ１４のフラグセッ
トを行う書き込み信号を出力するＯＲ回路１２とを有し
ている。
【００１５】さらに、パラレルデータ転送回路は、各デ
ータレジスタ１３の出力を１つだけ選択して出力するデ
ータセレクタ１５と、各フラグレジスタ１４の出力を１
つだけ選択して出力するフラグセレクタ１６と、フラグ
セレクタ１６およびデータセレクタ１３の選択信号を出
力して、各フラグの存在を確認しながらデータの受信を
行い、終了時に終了信号出力するデータ転送先回路２と
を有している。
ータレジスタ１３の出力を１つだけ選択して出力するデ
ータセレクタ１５と、各フラグレジスタ１４の出力を１
つだけ選択して出力するフラグセレクタ１６と、フラグ
セレクタ１６およびデータセレクタ１３の選択信号を出
力して、各フラグの存在を確認しながらデータの受信を
行い、終了時に終了信号出力するデータ転送先回路２と
を有している。
【００１６】データ転送元回路１から１回のデータ転送
がｎ（ｎは整数）ワード以下の場合、ＯＲ回路１２、デ
ータレジスタ１３、フラグレジスタ１４は、それぞれ２
ｎ個づつ必要である（１ワードにつき各々２個づつ必要
である）。データ転送元回路１に転送すべきデータが存
在する場合、転送するデータの種別として、上位バイト
のみのデータ、下位バイトのみのデータ、ワードデータ
の３つが考えられるが、いずれの場合もアドレス信号１
０２に対して１つずつのアドレスを割り当てる。
がｎ（ｎは整数）ワード以下の場合、ＯＲ回路１２、デ
ータレジスタ１３、フラグレジスタ１４は、それぞれ２
ｎ個づつ必要である（１ワードにつき各々２個づつ必要
である）。データ転送元回路１に転送すべきデータが存
在する場合、転送するデータの種別として、上位バイト
のみのデータ、下位バイトのみのデータ、ワードデータ
の３つが考えられるが、いずれの場合もアドレス信号１
０２に対して１つずつのアドレスを割り当てる。
【００１７】たとえば、データ転送元回路１に転送すべ
きデータが３つあり、各々ちがう種別である場合（上位
バイト、下位バイト、ワードの順番）の転送を以下に示
す。 （１）アドレス「１」番への上位バイトデータの書き込
み。
きデータが３つあり、各々ちがう種別である場合（上位
バイト、下位バイト、ワードの順番）の転送を以下に示
す。 （１）アドレス「１」番への上位バイトデータの書き込
み。
【００１８】１）データ転送元回路１は、アドレスデコ
ーダイネーブル信号１０１をアドレスデコーダ１１に出
力してアドレスデコーダ１１をイネーブル状態にする。
ーダイネーブル信号１０１をアドレスデコーダ１１に出
力してアドレスデコーダ１１をイネーブル状態にする。
【００１９】２）データ転送元回路１は、アドレス信号
１０２にアドレス「１」を出力する。これにより、アド
レスデコーダ１１のアドレス「１」に対応する書き込み
許可信号１０３が「Ｌ」になる。
１０２にアドレス「１」を出力する。これにより、アド
レスデコーダ１１のアドレス「１」に対応する書き込み
許可信号１０３が「Ｌ」になる。
【００２０】３）データ転送元回路１は、上位バイトデ
ータバス１０４に上位バイトのデータを出力する。
ータバス１０４に上位バイトのデータを出力する。
【００２１】４）データ転送元回路１は、上位バイトデ
ータ書き込み信号Ａ１０６を出力する。
ータ書き込み信号Ａ１０６を出力する。
【００２２】上位バイトデータ書き込み信号Ａ１０６は
通常時「Ｈ」で書き込み時「Ｌ」になる。
通常時「Ｈ」で書き込み時「Ｌ」になる。
【００２３】５）ＯＲ回路１２は、書き込み許可信号１
０３と上位バイトデータ書き込み信号１０６により上位
バイトデータ書き込み信号Ｂ１１６を出力する。
０３と上位バイトデータ書き込み信号１０６により上位
バイトデータ書き込み信号Ｂ１１６を出力する。
【００２４】６）上位バイトデータ書き込み信号Ｂ１１
６によりデータレジスタ１３にデータがラッチされ、フ
ラグレジスタ１４にフラグ「Ｈ」がセットされる。 （２）アドレス「２」番への下位バイトデータの書き込
み。
６によりデータレジスタ１３にデータがラッチされ、フ
ラグレジスタ１４にフラグ「Ｈ」がセットされる。 （２）アドレス「２」番への下位バイトデータの書き込
み。
【００２５】１）データ転送元回路１は、アドレスデコ
ーダイネーブル信号１０１をアドレスデコーダ１１に出
力してアドレスデコーダ１１をイネーブル状態にする。
ーダイネーブル信号１０１をアドレスデコーダ１１に出
力してアドレスデコーダ１１をイネーブル状態にする。
【００２６】２）データ転送元回路１は、アドレス信号
１０２にアドレス「２」を出力する。
１０２にアドレス「２」を出力する。
【００２７】これにより、アドレスデコーダ１１のアド
レス「２」に対応する書き込み許可信号１０３が「Ｌ」
になる。
レス「２」に対応する書き込み許可信号１０３が「Ｌ」
になる。
【００２８】３）データ転送元回路１は、下位バイトデ
ータバス１０５に下位バイトのデータを出力する。
ータバス１０５に下位バイトのデータを出力する。
【００２９】４）データ転送元回路１は、下位バイトデ
ータ書き込み信号Ａ１０７を出力する。
ータ書き込み信号Ａ１０７を出力する。
【００３０】下位バイトデータ書き込み信号Ａ１０７は
通常時「Ｈ」で書き込み時「Ｌ」になる。
通常時「Ｈ」で書き込み時「Ｌ」になる。
【００３１】５）ＯＲ回路１２は、書き込み許可信号１
０３と下位バイトデータ書き込み信号１０７により下位
バイトデータ書き込み信号Ｂ１１７を出力する。
０３と下位バイトデータ書き込み信号１０７により下位
バイトデータ書き込み信号Ｂ１１７を出力する。
【００３２】６）下位バイトデータ書き込み信号Ｂ１１
７によりデータレジスタ１３にデータがラッチされ、フ
ラグレジスタ１４にフラグ「Ｈ」がセットされる。 （３）アドレス「３」番へのワードバイトデータの書き
込み。
７によりデータレジスタ１３にデータがラッチされ、フ
ラグレジスタ１４にフラグ「Ｈ」がセットされる。 （３）アドレス「３」番へのワードバイトデータの書き
込み。
【００３３】１）データ転送元回路１は、アドレスデコ
ーダイネーブル信号１０１をアドレスデコーダ１１に出
力してアドレスデコーダ１１をイネーブル状態にする。
ーダイネーブル信号１０１をアドレスデコーダ１１に出
力してアドレスデコーダ１１をイネーブル状態にする。
【００３４】２）データ転送元回路１は、アドレス信号
１０２にアドレス「３」を出力する。
１０２にアドレス「３」を出力する。
【００３５】これにより、アドレスデコーダ１１のアド
レス「３」に対応する書き込み許可信号１０３が「Ｌ」
になる。
レス「３」に対応する書き込み許可信号１０３が「Ｌ」
になる。
【００３６】３）データ転送元回路１は、上位バイトデ
ータバス１０４に上位バイトのデータを、下位バイトデ
ータバス１０５に下位バイトのデータを出力する。
ータバス１０４に上位バイトのデータを、下位バイトデ
ータバス１０５に下位バイトのデータを出力する。
【００３７】４）データ転送元回路１は、上位バイトデ
ータ書き込み信号Ａ１０６と下位バイトデータ書き込み
信号Ａ１０７を出力する。
ータ書き込み信号Ａ１０６と下位バイトデータ書き込み
信号Ａ１０７を出力する。
【００３８】上位バイトデータ書き込み信号Ａ１０６と
下位バイトデータ書き込み信号Ａ１０７は通常時「Ｈ」
で書き込み時「Ｌ」になる。
下位バイトデータ書き込み信号Ａ１０７は通常時「Ｈ」
で書き込み時「Ｌ」になる。
【００３９】５）ＯＲ回路１２は、書き込み許可信号１
０３と上位バイトデータ書き込み信号１０６により上位
バイトデータ書き込み信号Ｂ１１６を出力する。
０３と上位バイトデータ書き込み信号１０６により上位
バイトデータ書き込み信号Ｂ１１６を出力する。
【００４０】また、ＯＲ回路１２は、書き込み許可信号
１０３と下位バイトデータ書き込み信号１０７により下
位バイトデータ書き込み信号Ｂ１１７を出力する。
１０３と下位バイトデータ書き込み信号１０７により下
位バイトデータ書き込み信号Ｂ１１７を出力する。
【００４１】６）上位バイトデータ書き込み信号Ｂ１１
６によりデータレジスタ１３にデータがラッチされ、フ
ラグレジスタ１４にフラグ「Ｈ」がセットされる。
６によりデータレジスタ１３にデータがラッチされ、フ
ラグレジスタ１４にフラグ「Ｈ」がセットされる。
【００４２】また、下位バイトデータ書き込み信号Ｂ１
１７によりデータレジスタ１３にデータがラッチされ、
フラグレジスタ１４にフラグ「Ｈ」がセットされる。
１７によりデータレジスタ１３にデータがラッチされ、
フラグレジスタ１４にフラグ「Ｈ」がセットされる。
【００４３】上記（１）から（３）によりデータ転送元
回路１の３つのデータ出力が終了すると、データ転送元
回路１はデータ転送終了信号１０８をデータ転送先回路
２に対して出力する。
回路１の３つのデータ出力が終了すると、データ転送元
回路１はデータ転送終了信号１０８をデータ転送先回路
２に対して出力する。
【００４４】本発明の実施例によるデータ転送先回路２
は、データ転送終了信号１０８によりデータ転送元回路
１の転送処理が終了したことを認識してデータの受信
（転送）処理を開始する。データ転送先回路２は、セレ
クト信号１１１に１から２ｎの数値を順番に出力してデ
ータセレクタ１５とフラグセレクタ１６の切り換えを行
う。このとき、データ転送先回路２は、セレクト信号１
１１の出力変化に伴うセレクタ出力フラグ信号１１３の
変化の確認を行いフラグ信号１１０が「Ｈ」であるなら
ば、それに対応するセレクタ出力データバス１１２の信
号をデータとして受信（取り込む）する。
は、データ転送終了信号１０８によりデータ転送元回路
１の転送処理が終了したことを認識してデータの受信
（転送）処理を開始する。データ転送先回路２は、セレ
クト信号１１１に１から２ｎの数値を順番に出力してデ
ータセレクタ１５とフラグセレクタ１６の切り換えを行
う。このとき、データ転送先回路２は、セレクト信号１
１１の出力変化に伴うセレクタ出力フラグ信号１１３の
変化の確認を行いフラグ信号１１０が「Ｈ」であるなら
ば、それに対応するセレクタ出力データバス１１２の信
号をデータとして受信（取り込む）する。
【００４５】上記の３つのデータ書き込みの場合に対応
させて動作を説明すると、 （１）セレクト信号１１１が１の時、セレクタ出力フラ
グ信号１１３は「Ｈ」であるため、セレクト出力データ
バス１１２の信号をデータとして取り込む。
させて動作を説明すると、 （１）セレクト信号１１１が１の時、セレクタ出力フラ
グ信号１１３は「Ｈ」であるため、セレクト出力データ
バス１１２の信号をデータとして取り込む。
【００４６】（２）セレクト信号１１１が２の時、セレ
クタ出力フラグ信号１１３は「Ｌ」であるため、セレク
ト出力データバス１１２の信号をデータとして取り込ま
ない。
クタ出力フラグ信号１１３は「Ｌ」であるため、セレク
ト出力データバス１１２の信号をデータとして取り込ま
ない。
【００４７】（３）セレクト信号１１１が３の時、セレ
クタ出力フラグ信号１１３は「Ｌ」であるため、セレク
ト出力データバス１１２の信号をデータとして取り込ま
ない。
クタ出力フラグ信号１１３は「Ｌ」であるため、セレク
ト出力データバス１１２の信号をデータとして取り込ま
ない。
【００４８】（４）セレクト信号１１１が４の時、セレ
クタ出力フラグ信号１１３は「Ｈ」であるため、セレク
ト出力データバス１１２の信号をデータとして取り込
む。
クタ出力フラグ信号１１３は「Ｈ」であるため、セレク
ト出力データバス１１２の信号をデータとして取り込
む。
【００４９】（５）セレクト信号１１１が５の時、セレ
クタ出力フラグ信号１１３は「Ｈ」であるため、セレク
ト出力データバス１１２の信号をデータとして取り込
む。
クタ出力フラグ信号１１３は「Ｈ」であるため、セレク
ト出力データバス１１２の信号をデータとして取り込
む。
【００５０】（６）セレクト信号１１１が６の時、セレ
クタ出力フラグ信号１１３は「Ｈ」であるため、セレク
ト出力データバス１１２の信号をデータとして取り込
む。
クタ出力フラグ信号１１３は「Ｈ」であるため、セレク
ト出力データバス１１２の信号をデータとして取り込
む。
【００５１】（７）セレクト信号１１１が７から２ｎの
時、セレクタ出力フラグ信号１１３は「Ｌ」であるた
め、セレクト出力データバス１１２の信号をデータとし
て取り込まない。
時、セレクタ出力フラグ信号１１３は「Ｌ」であるた
め、セレクト出力データバス１１２の信号をデータとし
て取り込まない。
【００５２】なお、図１において、１０９はレジスタ出
力データバス、１１４はフラグリセット信号を示し、
「８」は８ビット幅を示している。
力データバス、１１４はフラグリセット信号を示し、
「８」は８ビット幅を示している。
【００５３】データ転送先回路２は、このようにセレク
ト信号１１１を１から２ｎまで切り換え処理を行い、２
ｎに達すると処理を終了する。データ転送先回路２は、
終了時にデータ受信終了信号１１５をデータ転送元回路
１に出力して処理が終了したことを通知する。
ト信号１１１を１から２ｎまで切り換え処理を行い、２
ｎに達すると処理を終了する。データ転送先回路２は、
終了時にデータ受信終了信号１１５をデータ転送元回路
１に出力して処理が終了したことを通知する。
【００５４】上述した実施例におけるパラレルデータ転
送回路では、回路内部においてデータ転送元回路１の処
理が簡略化されていることから転送時間が従来のパラレ
ルデータ転送回路よりも短くなり、データ転送先回路２
のデータ格納領域にも空き（歯抜け）状態ができない。
送回路では、回路内部においてデータ転送元回路１の処
理が簡略化されていることから転送時間が従来のパラレ
ルデータ転送回路よりも短くなり、データ転送先回路２
のデータ格納領域にも空き（歯抜け）状態ができない。
【００５５】
【発明の効果】以上説明したように、本発明のパラレル
データ転送回路は、従来のパラレルデータ転送回路と比
べてデータ転送元回路でのデータ転送先回路へのアドレ
ス制御およびデータバスの切り換え等を行う必要がない
ため転送時間の超過を排除し、データ転送先回路のデー
タ領域に空き（歯抜け）状態ができないためデータ転送
先回路のデータ領域を有効に利用できるという効果があ
る。
データ転送回路は、従来のパラレルデータ転送回路と比
べてデータ転送元回路でのデータ転送先回路へのアドレ
ス制御およびデータバスの切り換え等を行う必要がない
ため転送時間の超過を排除し、データ転送先回路のデー
タ領域に空き（歯抜け）状態ができないためデータ転送
先回路のデータ領域を有効に利用できるという効果があ
る。
【図１】本発明のパラレルデータ転送回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】従来のパラレルデータ転送回路を示すブロック
図である。
図である。
１，２０１ データ転送元回路 ２，２０２ データ転送先回路 １１ アドレスデコーダ １２ ＯＲ回路 １３ データレジスタ １４ フラグレジスタ １５ データセレクタ １６ フラグセレクタ １０１ アドレスデコーダイネーブル信号 １０２，２１１ アドレス信号 １０３ 書き込み許可信号 １０４ 上位バイトデータバス（８ビット幅） １０５ 下位バイトデータバス（８ビット幅） １０６ 上位バイトデータ書き込み信号Ａ １０７ 下位バイトデータ書き込み信号Ａ １０８ データ転送終了信号 １０９ レジスタ出力データバス １１０ フラグ信号 １１１ セレクト信号 １１２ セレクト出力データバス １１３ セレクタ出力フラグ信号 １１４ フラグリセット信号 １１５ データ受信終了信号 １１６ 上位バイトデータ書き込み信号Ｂ １１７ 下位バイトデータ書き込み信号Ｂ ２０３ 上位バイトデータセレクタ ２０４ 下位バイトデータセレクタ ２１１ アドレス信号 ２１２ 上位バイト書き込み信号 ２１３ 下位バイト書き込み信号 ２１４ 上位バイトデータバスＡ（８ビット） ２１５ 下位バイトデータバスＡ（８ビット） ２１６ 上位バイトデータセレクト信号 ２１７ 下位バイトデータセレクト信号 ２１８ 上位バイトデータバスＢ（８ビット） ２１９ 下位バイトデータバスＢ（８ビット）
Claims (2)
- 【請求項１】 データの転送と転送アドレスの管理を行
い、かつ転送終了時に終了信号を出力するデータ転送元
回路と、該データ転送元回路が出力する前記データをラ
ッチするデータレジスタと、該データレジスタに前記デ
ータが書き込まれている場合にフラグを保持するフラグ
レジスタと、前記データ転送元回路が前記データ転送を
前記データレジスタに行ったときに、前記フラグレジス
タに前記フラグがセットされ、前記フラグがセットされ
ている前記データレジスタの前記データのみを読み出す
ことにより前記データの受信を行い、終了時に終了信号
出力するデータ転送先回路とを有していることを特長と
するパラレルデータ転送回路。 - 【請求項２】 データの転送と転送アドレスの管理を行
い、かつ転送終了時に終了信号を出力するデータ転送元
回路と、前記転送アドレスのデコードを行うアドレスデ
コーダと、前記データ転送元回路が出力するデータをラ
ッチするデータレジスタと、該データレジスタに前記デ
ータが書き込まれている場合、フラグを保持するフラグ
レジスタと、前記アドレスデコーダの出力と、前記デー
タ転送元回路からの書き込み信号出力により、前記デー
タレジスタテの書き込みおよび前記フラグレジスタのフ
ラグセットを行う書き込み信号を出力するＯＲ回路と、
前記データレジスタの出力を１つだけ選択して出力する
データセレクタと、該フラグレジスタの出力を１つだけ
選択して出力するフラグセレクタと、該フラグセレクタ
および前記データセレクタの選択信号を出力して、前記
フラグの存在を確認しながら前記データの受信を行い、
終了時に終了信号出力するデータ転送先回路とを有して
いることを特長とするパラレルデータ転送回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5038530A JPH0744586B2 (ja) | 1993-02-26 | 1993-02-26 | パラレルデータ転送回路 |
| CA002116284A CA2116284C (en) | 1993-02-26 | 1994-02-23 | Parallel data transfer circuit |
| US08/200,504 US5416745A (en) | 1993-02-26 | 1994-02-23 | Parallel data transfer circuit |
| DE69427601T DE69427601T2 (de) | 1993-02-26 | 1994-02-25 | Paralleldatenübertragungsschaltung |
| EP94301362A EP0613091B1 (en) | 1993-02-26 | 1994-02-25 | Parallel data transfer circuit |
| CN94103285A CN1052084C (zh) | 1993-02-26 | 1994-02-26 | 并行数据传送电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5038530A JPH0744586B2 (ja) | 1993-02-26 | 1993-02-26 | パラレルデータ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252981A JPH06252981A (ja) | 1994-09-09 |
| JPH0744586B2 true JPH0744586B2 (ja) | 1995-05-15 |
Family
ID=12527841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5038530A Expired - Fee Related JPH0744586B2 (ja) | 1993-02-26 | 1993-02-26 | パラレルデータ転送回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5416745A (ja) |
| EP (1) | EP0613091B1 (ja) |
| JP (1) | JPH0744586B2 (ja) |
| CN (1) | CN1052084C (ja) |
| CA (1) | CA2116284C (ja) |
| DE (1) | DE69427601T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263401B1 (en) * | 1997-09-30 | 2001-07-17 | Institute For The Development Of Emerging Architectures, L.L.C. | Method and apparatus for transferring data between a register stack and a memory resource |
| DE19934500C2 (de) * | 1999-07-22 | 2001-10-31 | Infineon Technologies Ag | Synchroner integrierter Speicher |
| US7404112B2 (en) * | 2003-05-09 | 2008-07-22 | Hewlett-Packard Development Company, L.P. | Data selection circuit for performance counter |
| US7676530B2 (en) | 2004-06-03 | 2010-03-09 | Hewlett-Packard Development Company, L.P. | Duration minimum and maximum circuit for performance counter |
| CN116701044A (zh) * | 2022-02-24 | 2023-09-05 | 长鑫存储技术有限公司 | 数据传输电路与数据传输方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58195265A (ja) * | 1982-05-10 | 1983-11-14 | Sony Corp | マイクロコンピユ−タ |
| JPS6232748A (ja) * | 1985-08-05 | 1987-02-12 | Mitsubishi Electric Corp | デ−タ転送装置 |
| JPS6249735A (ja) * | 1985-08-29 | 1987-03-04 | Fuji Electric Co Ltd | 伝送誤り制御方式 |
| JPS63255760A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | 制御システム |
| JPH01106158A (ja) * | 1987-10-19 | 1989-04-24 | Hitachi Ltd | プロセツサ間のデータ通信制御方式 |
| JPH01238338A (ja) * | 1988-03-18 | 1989-09-22 | Matsushita Electric Ind Co Ltd | 信号処理回路 |
| US5257237A (en) * | 1989-05-16 | 1993-10-26 | International Business Machines Corporation | SAM data selection on dual-ported DRAM devices |
| JPH03132857A (ja) * | 1989-10-19 | 1991-06-06 | Hitachi Seiko Ltd | 複数ｃｐｕ間データ転送回路 |
| JPH04192809A (ja) * | 1990-11-27 | 1992-07-13 | Kawasaki Steel Corp | プログラマブル集積回路 |
-
1993
- 1993-02-26 JP JP5038530A patent/JPH0744586B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-23 CA CA002116284A patent/CA2116284C/en not_active Expired - Fee Related
- 1994-02-23 US US08/200,504 patent/US5416745A/en not_active Expired - Lifetime
- 1994-02-25 DE DE69427601T patent/DE69427601T2/de not_active Expired - Lifetime
- 1994-02-25 EP EP94301362A patent/EP0613091B1/en not_active Expired - Lifetime
- 1994-02-26 CN CN94103285A patent/CN1052084C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69427601D1 (de) | 2001-08-09 |
| EP0613091B1 (en) | 2001-07-04 |
| EP0613091A2 (en) | 1994-08-31 |
| EP0613091A3 (en) | 1996-09-11 |
| CN1052084C (zh) | 2000-05-03 |
| CN1098528A (zh) | 1995-02-08 |
| CA2116284A1 (en) | 1994-08-27 |
| JPH06252981A (ja) | 1994-09-09 |
| DE69427601T2 (de) | 2002-05-08 |
| CA2116284C (en) | 1997-10-07 |
| US5416745A (en) | 1995-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5638370A (en) | Status bit controlled HDLC accelerator | |
| US5701468A (en) | System for performing data compression based on a Liu-Zempel algorithm | |
| JPH0352268B2 (ja) | ||
| JPH0744586B2 (ja) | パラレルデータ転送回路 | |
| US4575796A (en) | Information processing unit | |
| KR950009687B1 (ko) | 프로그램어블 로직 콘트롤러용 고속 래더명령 처리장치 | |
| US6038692A (en) | Error correcting memory system | |
| KR100503189B1 (ko) | 액세스 회로 | |
| JPS6147466B2 (ja) | ||
| US4233669A (en) | Redundant bubble memory control system | |
| JPS63304314A (ja) | 集積回路装置 | |
| JP2827647B2 (ja) | アナログ・デジタル変換回路 | |
| JP2595707B2 (ja) | メモリ装置 | |
| US5479165A (en) | Two-dimensional coding apparatus | |
| JPS61234664A (ja) | 復号化回路 | |
| JP2882714B2 (ja) | 状態選択装置 | |
| JPH0773140A (ja) | 共用レジスタの回路構造およびそのデータ伝送方法 | |
| JPH09274599A (ja) | バッファメモリ装置 | |
| RU2024050C1 (ru) | Адаптер канал - канал | |
| JPH11203447A (ja) | 復号装置及び方法 | |
| JP2763655B2 (ja) | 半導体集積回路 | |
| JPH05189955A (ja) | Ｆｉｆｏメモリ装置 | |
| JPS61267162A (ja) | デ−タ転送装置 | |
| JPH06222974A (ja) | 半導体記憶装置 | |
| JPS60230239A (ja) | マイクロプログラム制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19951107 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100515 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110515 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110515 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 17 |
|
| LAPS | Cancellation because of no payment of annual fees |