JPH0744509A - Cpu間通信方法 - Google Patents
Cpu間通信方法Info
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- JPH0744509A JPH0744509A JP18960193A JP18960193A JPH0744509A JP H0744509 A JPH0744509 A JP H0744509A JP 18960193 A JP18960193 A JP 18960193A JP 18960193 A JP18960193 A JP 18960193A JP H0744509 A JPH0744509 A JP H0744509A
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- Japan
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- cpu
- interrupt
- data
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Abstract
(57)【要約】
【目的】 2つのCPU間でデータを送受信するCPU
間通信方法において、ハードウェア負担を軽減させる。 【構成】 2つのCPU1、2間のデータ伝送に用いる
CPU間通信装置3の共有メモリ4に、コントロールフ
ィールド41として各CPU1、2の割り込み状態を示
す割り込み制御フラグを設け、各CPU1、2は、前記
割り込み制御フラグの内容を用いて、割り込みの発生を
するか否かを判断する。
間通信方法において、ハードウェア負担を軽減させる。 【構成】 2つのCPU1、2間のデータ伝送に用いる
CPU間通信装置3の共有メモリ4に、コントロールフ
ィールド41として各CPU1、2の割り込み状態を示
す割り込み制御フラグを設け、各CPU1、2は、前記
割り込み制御フラグの内容を用いて、割り込みの発生を
するか否かを判断する。
Description
【0001】
【産業上の利用分野】本発明は、2つのCPU間でデー
タを送受信するためのCPU間通信方法に関するもので
ある。
タを送受信するためのCPU間通信方法に関するもので
ある。
【0002】
【従来の技術】従来、共有メモリや2ポートRAMを用
いてCPU間通信を行うCPU間通信方法においては、
一方のCPUから他方のCPUに対しデータを送信する
際に、送信側のCPUから受信側のCPUに対し割り込
みを行う場合がある。これは、受信側のCPUがデータ
を受信するタイミングを送信側のCPUから的確に受信
側のCPUに知らせるためである。送信側のCPUから
受信側のCPUに対して割り込みをかけることにより、
受信側のCPUは無駄なく受信を行うことができるので
ある。さらに、送信側CPUも受信側CPUのデータ受
信終了のタイミングを知ることにより、効率よく次の送
信処理あるいは別の処理を行うことができるようにな
る。そのためには、受信完了時に、受信側CPUが送信
側CPUに対して割り込みを発生させるようにすれば、
送信側CPUでは受信側CPUの受信完了のタイミング
を知ることができるようになる。
いてCPU間通信を行うCPU間通信方法においては、
一方のCPUから他方のCPUに対しデータを送信する
際に、送信側のCPUから受信側のCPUに対し割り込
みを行う場合がある。これは、受信側のCPUがデータ
を受信するタイミングを送信側のCPUから的確に受信
側のCPUに知らせるためである。送信側のCPUから
受信側のCPUに対して割り込みをかけることにより、
受信側のCPUは無駄なく受信を行うことができるので
ある。さらに、送信側CPUも受信側CPUのデータ受
信終了のタイミングを知ることにより、効率よく次の送
信処理あるいは別の処理を行うことができるようにな
る。そのためには、受信完了時に、受信側CPUが送信
側CPUに対して割り込みを発生させるようにすれば、
送信側CPUでは受信側CPUの受信完了のタイミング
を知ることができるようになる。
【0003】
【発明が解決しようとする課題】そこで、例えば、パソ
コン等を利用してCPU間通信を行う場合、割り込みは
他の様々な機能を実現するために用いられることが多
い。従って、なるべく割り込みのための信号線の数は減
らして用いたいのである。
コン等を利用してCPU間通信を行う場合、割り込みは
他の様々な機能を実現するために用いられることが多
い。従って、なるべく割り込みのための信号線の数は減
らして用いたいのである。
【0004】ところが、上記のような方法で双方向同時
にCPU間通信を行った場合、送信側CPUと受信側C
PUの両方に対して、割り込みのための2本の信号線が
必要になるので、ハードウェアの負担が増大するという
問題があった。
にCPU間通信を行った場合、送信側CPUと受信側C
PUの両方に対して、割り込みのための2本の信号線が
必要になるので、ハードウェアの負担が増大するという
問題があった。
【0005】また、CPU間の通信でトラブルが発生し
た場合、トラブル情報が残っていないと原因究明に時間
を要してしまうという問題があった。
た場合、トラブル情報が残っていないと原因究明に時間
を要してしまうという問題があった。
【0006】また、共有メモリがビット誤り等のハード
ウェアに起因するエラーを発生した場合、CPU間通信
により受信したデータの信頼性の点が問題になった。
ウェアに起因するエラーを発生した場合、CPU間通信
により受信したデータの信頼性の点が問題になった。
【0007】本発明は、上記の点に鑑みてなしたもので
あり、その目的とするところは、2つのCPU間でデー
タを送受信する場合に、ハードウェア負担を軽減させた
CPU間通信方法を提供することにある。
あり、その目的とするところは、2つのCPU間でデー
タを送受信する場合に、ハードウェア負担を軽減させた
CPU間通信方法を提供することにある。
【0008】
【課題を解決するための手段】請求項1記載の発明は、
データの読み書き可能な共有メモリを有したCPU間通
信装置を介して2つのCPUが相互にデータ転送を行う
ようにしたCPU間通信方法において、前記共有メモリ
に、各CPUがアクセスすることのできる領域として割
り込みの発生状態を示す割り込み制御フラグを保有し、
各CPUは、前記割り込み制御フラグの状態によりデー
タの送受信のための割り込み信号の発生を判断するよう
にしたことを特徴とするものである。
データの読み書き可能な共有メモリを有したCPU間通
信装置を介して2つのCPUが相互にデータ転送を行う
ようにしたCPU間通信方法において、前記共有メモリ
に、各CPUがアクセスすることのできる領域として割
り込みの発生状態を示す割り込み制御フラグを保有し、
各CPUは、前記割り込み制御フラグの状態によりデー
タの送受信のための割り込み信号の発生を判断するよう
にしたことを特徴とするものである。
【0009】請求項2記載の発明は、請求項1記載のも
のにおいて、前記共有メモリに、2つのCPUの現在の
起動状態、データ送受信回数、ID番号、タイムアウト
回数等のデバッグ情報を保有し、前記デバッグ情報を参
照することによりCPU間通信の保守を行うようにした
ことを特徴とするものである。
のにおいて、前記共有メモリに、2つのCPUの現在の
起動状態、データ送受信回数、ID番号、タイムアウト
回数等のデバッグ情報を保有し、前記デバッグ情報を参
照することによりCPU間通信の保守を行うようにした
ことを特徴とするものである。
【0010】請求項3記載の発明は、請求項1記載のも
のにおいて、前記2つのCPUの内、受信側のCPUが
データを受信した際にデータエラーチェックを行い、デ
ータエラーチェックの結果を送信側のCPUに返信する
ようにしたことを特徴とするものである。
のにおいて、前記2つのCPUの内、受信側のCPUが
データを受信した際にデータエラーチェックを行い、デ
ータエラーチェックの結果を送信側のCPUに返信する
ようにしたことを特徴とするものである。
【0011】
【作用】本発明のCPU間通信方法にあっては、2つの
CPU間のデータ伝送に用いるCPU間通信装置の共有
メモリに、コントロールフィールドとして各CPUの割
り込み状態を示す割り込み制御フラグを設け、各CPU
は、前記割り込み制御フラグの内容を用いて、割り込み
の発生をするか否かを判断する。
CPU間のデータ伝送に用いるCPU間通信装置の共有
メモリに、コントロールフィールドとして各CPUの割
り込み状態を示す割り込み制御フラグを設け、各CPU
は、前記割り込み制御フラグの内容を用いて、割り込み
の発生をするか否かを判断する。
【0012】
【実施例】以下、本発明の一実施例を図面に基づき説明
する。図1は、本発明の一実施例に係るCPU間通信装
置を用いて2つのCPU間のデータの送受信を行う場合
のシステム構成を示す図である。1、2は各々CPUで
あり、CPU間通信装置3を介して接続されている。C
PU間通信装置3はCPU1、2からデータの読み書き
が可能な共有メモリ4を有している。共有メモリ4は、
図2に示すように、コントロールフィールド41、CP
U1からCPU2への送信データ領域42およびCPU
2からCPU1への送信データ領域43からなる。CP
U1からCPU2への送信データ領域42は、CPU1
からCPU2への送信データを書き込む領域であり、C
PU2からCPU1への送信データ領域43は、CPU
2からCPU1への送信データを書き込む領域である。
コントロールフィールド41は、図3に示すように、C
PU1とCPU2間でデータの送受信を行う場合のコン
トロールデータを記憶しておくものであり、CPU1が
アクセスするCPU1アクセス領域A、CとCPU2が
アクセスするCPU2アクセス領域B、Dおよびエラー
検出フラグを記憶する領域Fを含んで成る。CPU1ア
クセス領域AおよびCPU2アクセス領域Bには、送信
データ長、CPU1orCPU2の状態フラグ、割り込
み制御フラグが各々設定されている。
する。図1は、本発明の一実施例に係るCPU間通信装
置を用いて2つのCPU間のデータの送受信を行う場合
のシステム構成を示す図である。1、2は各々CPUで
あり、CPU間通信装置3を介して接続されている。C
PU間通信装置3はCPU1、2からデータの読み書き
が可能な共有メモリ4を有している。共有メモリ4は、
図2に示すように、コントロールフィールド41、CP
U1からCPU2への送信データ領域42およびCPU
2からCPU1への送信データ領域43からなる。CP
U1からCPU2への送信データ領域42は、CPU1
からCPU2への送信データを書き込む領域であり、C
PU2からCPU1への送信データ領域43は、CPU
2からCPU1への送信データを書き込む領域である。
コントロールフィールド41は、図3に示すように、C
PU1とCPU2間でデータの送受信を行う場合のコン
トロールデータを記憶しておくものであり、CPU1が
アクセスするCPU1アクセス領域A、CとCPU2が
アクセスするCPU2アクセス領域B、Dおよびエラー
検出フラグを記憶する領域Fを含んで成る。CPU1ア
クセス領域AおよびCPU2アクセス領域Bには、送信
データ長、CPU1orCPU2の状態フラグ、割り込
み制御フラグが各々設定されている。
【0013】CPU1アクセス領域CおよびCPU2ア
クセス領域Dには、IDフィールド、送信要求カウン
タ、受信要求カウンタ、異常割り込みカウンタ、送信タ
イムアウトカウンタ、受信タイムアウトカウンタ、初期
化要求カウンタが設定されている。このCPU1アクセ
ス領域CおよびCPU2アクセス領域Dは、デバッグを
行うためのデバッグ情報が記憶されており、この2つの
領域を合わせてデバッグ領域Eとしている。IDフィー
ルドは、起動時にCPU自身が書き込むIDを記憶して
おり、CPU1、2の状態を示すものである。送信デー
タ長は、各CPU1、2が各々送信するデータの長さを
書き込むものである。CPU1送信要求カウンタおよび
CPU2送信要求カウンタは、各CPU1、2が送信を
行う時にカウントアップするカウンタであり、CPU1
受信要求カウンタおよびCPU2受信要求カウンタは、
各CPU1、2が受信を行う時にカウントアップするカ
ウンタである。CPU1状態フラグおよびCPU2状態
フラグは、各CPU1、2の送受信状態を示すフラグで
あり、CPU間通信を行っている場合には「B」、行っ
ていない場合には「R」の2値をとる。
クセス領域Dには、IDフィールド、送信要求カウン
タ、受信要求カウンタ、異常割り込みカウンタ、送信タ
イムアウトカウンタ、受信タイムアウトカウンタ、初期
化要求カウンタが設定されている。このCPU1アクセ
ス領域CおよびCPU2アクセス領域Dは、デバッグを
行うためのデバッグ情報が記憶されており、この2つの
領域を合わせてデバッグ領域Eとしている。IDフィー
ルドは、起動時にCPU自身が書き込むIDを記憶して
おり、CPU1、2の状態を示すものである。送信デー
タ長は、各CPU1、2が各々送信するデータの長さを
書き込むものである。CPU1送信要求カウンタおよび
CPU2送信要求カウンタは、各CPU1、2が送信を
行う時にカウントアップするカウンタであり、CPU1
受信要求カウンタおよびCPU2受信要求カウンタは、
各CPU1、2が受信を行う時にカウントアップするカ
ウンタである。CPU1状態フラグおよびCPU2状態
フラグは、各CPU1、2の送受信状態を示すフラグで
あり、CPU間通信を行っている場合には「B」、行っ
ていない場合には「R」の2値をとる。
【0014】割り込み制御フラグは、割り込みがかかっ
ているか否か、また、割り込みがかかっている場合は、
相手側CPUへの割り込みか、受信完了確認のための割
り込みかの区別をするためのフラグであり、本実施例で
は、相手側CPUへの割り込みがかかっている場合は
「01」、受信完了確認の割り込みがかかっている場合
は「02」、割り込みがかかっていない場合は「00」
が書き込まれる。
ているか否か、また、割り込みがかかっている場合は、
相手側CPUへの割り込みか、受信完了確認のための割
り込みかの区別をするためのフラグであり、本実施例で
は、相手側CPUへの割り込みがかかっている場合は
「01」、受信完了確認の割り込みがかかっている場合
は「02」、割り込みがかかっていない場合は「00」
が書き込まれる。
【0015】異常割り込みカウンタは、異常割り込みが
発生した場合にカウントアップするカウンタであり、送
信タイムアップカウンタは、送信のための処理がタイム
アップしたときにカウントアップするカウンタであり、
受信タイムアップカウンタは、受信のための処理がタイ
ムアップしたときにカウントアップするカウンタであ
る。初期化要求カウンタは、初期化要求が発生したとき
にカウントアップされるカウンタである。
発生した場合にカウントアップするカウンタであり、送
信タイムアップカウンタは、送信のための処理がタイム
アップしたときにカウントアップするカウンタであり、
受信タイムアップカウンタは、受信のための処理がタイ
ムアップしたときにカウントアップするカウンタであ
る。初期化要求カウンタは、初期化要求が発生したとき
にカウントアップされるカウンタである。
【0016】エラー検出フラグは、データ受信時にエラ
ー検出演算を行い、エラーを検出した場合に送信側CP
Uにその旨を伝えるためのフラグである。
ー検出演算を行い、エラーを検出した場合に送信側CP
Uにその旨を伝えるためのフラグである。
【0017】5、6は割り込みコントローラであり、C
PU間通信装置3から出される割り込み制御信号により
CPUに割り込み信号を出力するものである。7、8は
デコーダであり、出力がCPU間通信装置3のチップセ
レクタ端子CSに接続され、CPU選択のための信号が
入力される。
PU間通信装置3から出される割り込み制御信号により
CPUに割り込み信号を出力するものである。7、8は
デコーダであり、出力がCPU間通信装置3のチップセ
レクタ端子CSに接続され、CPU選択のための信号が
入力される。
【0018】次に、本実施例の動作を説明する。まず、
CPU1からCPU2にデータを送信する場合の動作
を、図4に示したフローチャートに基づき説明する。C
PU1からCPU2にデータを送信する場合、まず、送
信データを送信データ領域42に書き込み、送信データ
のデータ長をコントロールフィールド41に書き込み、
この時点でCPU1を割り込み禁止状態にしておく。次
に、CPU1はCPU2に対して割り込みを発生させる
わけであるが、その前にCPU1からCPU2に対する
割り込みが使用されているか否かを割り込み制御フラグ
により確認する。ここで、割り込み制御フラグが「0」
でない場合は、割り込み使用中であるので、CPU1に
対する割り込みを許可状態にした上で、異常終了とな
る。割り込み制御フラグが「0」であれば、割り込みが
かかっていない通常状態であると判断され、送信タイム
アウトカウンタを起動し、割り込み制御フラグを「0
1」にし、受信側CPU2に対して割り込みをかける。
そして、CPU1に対しては割り込み許可状態にしてお
く。また、CPU間通信中ということで、状態フラグに
は「B」を書き込んでおき、送信要求カウンタをインク
リメントする。この状態で受信側CPU2からの割り込
み発生を待つ。
CPU1からCPU2にデータを送信する場合の動作
を、図4に示したフローチャートに基づき説明する。C
PU1からCPU2にデータを送信する場合、まず、送
信データを送信データ領域42に書き込み、送信データ
のデータ長をコントロールフィールド41に書き込み、
この時点でCPU1を割り込み禁止状態にしておく。次
に、CPU1はCPU2に対して割り込みを発生させる
わけであるが、その前にCPU1からCPU2に対する
割り込みが使用されているか否かを割り込み制御フラグ
により確認する。ここで、割り込み制御フラグが「0」
でない場合は、割り込み使用中であるので、CPU1に
対する割り込みを許可状態にした上で、異常終了とな
る。割り込み制御フラグが「0」であれば、割り込みが
かかっていない通常状態であると判断され、送信タイム
アウトカウンタを起動し、割り込み制御フラグを「0
1」にし、受信側CPU2に対して割り込みをかける。
そして、CPU1に対しては割り込み許可状態にしてお
く。また、CPU間通信中ということで、状態フラグに
は「B」を書き込んでおき、送信要求カウンタをインク
リメントする。この状態で受信側CPU2からの割り込
み発生を待つ。
【0019】次に、CPU2がCPU1からの送信デー
タを受信する場合の動作を、図5に示したフローチャー
トに基づき説明する。送信側CPU1からの割り込みを
受けると、データ長を把握した上で、受信データを読み
込む。そして、割り込み制御フラグの内容により、割り
込みが現在使用されているか否かを判断する。ここで、
割り込みフラグが「0」でない場合(例えば、受信時割
り込み処理中)は、所定回数だけこの判断を繰り返した
上で、受信タイムアウト終了処理をし、割り込みが使用
中であるとして、異常終了する。割り込みフラグが」
0」である場合は、割り込みが未使用であると判断さ
れ、割り込み制御フラグを「02」にした上で、送信側
CPU1に対して受信確認割り込みを発生させる。そし
て、CPU2への割り込みを許可状態にし、受信タイム
アウトカウンタをインクリメントし、状態フラグに
「R」を書き込み、受信処理を終了する。
タを受信する場合の動作を、図5に示したフローチャー
トに基づき説明する。送信側CPU1からの割り込みを
受けると、データ長を把握した上で、受信データを読み
込む。そして、割り込み制御フラグの内容により、割り
込みが現在使用されているか否かを判断する。ここで、
割り込みフラグが「0」でない場合(例えば、受信時割
り込み処理中)は、所定回数だけこの判断を繰り返した
上で、受信タイムアウト終了処理をし、割り込みが使用
中であるとして、異常終了する。割り込みフラグが」
0」である場合は、割り込みが未使用であると判断さ
れ、割り込み制御フラグを「02」にした上で、送信側
CPU1に対して受信確認割り込みを発生させる。そし
て、CPU2への割り込みを許可状態にし、受信タイム
アウトカウンタをインクリメントし、状態フラグに
「R」を書き込み、受信処理を終了する。
【0020】送信側のCPU1では、受信側のCPU2
からの受信確認の割り込みがかかると、送信タイムアウ
ト終了処理を待って、タイマをクリアする。
からの受信確認の割り込みがかかると、送信タイムアウ
ト終了処理を待って、タイマをクリアする。
【0021】以上の動作は、CPU2からCPU1にデ
ータを送信する場合にも同様に行うことができる。
ータを送信する場合にも同様に行うことができる。
【0022】従って、本実施例によれば、2つのCPU
間での双方向の通信が、1本の通信線での割り込み信号
により行うことが可能となり、ハードウェアの負担が軽
減できるのである。
間での双方向の通信が、1本の通信線での割り込み信号
により行うことが可能となり、ハードウェアの負担が軽
減できるのである。
【0023】コントロールフラグ41のデバッグ領域E
において、IDフィールドには各CPU1、2の起動時
にIDが書き込まれるので、これにより各CPU1、2
が起動状態にあるか否かの判断が可能になる。また、C
PU1送信要求カウンタとCPU2受信要求カウンタの
カウンタ値を比較したり、CPU2送信要求カウンタと
CPU1受信要求カウンタのカウンタ値を比較すること
により、データの送受信に抜け等が発生しているか否か
を確認することができる。さらに、送信タイムアウトカ
ウンタや受信タイムアウトカウンタにより、送信時や受
信時にタイマをセットしタイムアップする回数を書き込
んでおけば、通信に不都合な事態が発生していることを
発見する際の目安とすることができる。以上のデバッグ
領域Eの各カウンタ等の値を参照することにより、トラ
ブル発生時の復旧時間の減少を図ることができる。
において、IDフィールドには各CPU1、2の起動時
にIDが書き込まれるので、これにより各CPU1、2
が起動状態にあるか否かの判断が可能になる。また、C
PU1送信要求カウンタとCPU2受信要求カウンタの
カウンタ値を比較したり、CPU2送信要求カウンタと
CPU1受信要求カウンタのカウンタ値を比較すること
により、データの送受信に抜け等が発生しているか否か
を確認することができる。さらに、送信タイムアウトカ
ウンタや受信タイムアウトカウンタにより、送信時や受
信時にタイマをセットしタイムアップする回数を書き込
んでおけば、通信に不都合な事態が発生していることを
発見する際の目安とすることができる。以上のデバッグ
領域Eの各カウンタ等の値を参照することにより、トラ
ブル発生時の復旧時間の減少を図ることができる。
【0024】また、エラー検出フラグは、受信データに
対して、パリティチェック等のエラー検出用の演算を行
った結果が書き込まれているので、CPU間通信装置3
を通じて送信側のCPUにエラーチェックの結果を伝え
ることができるのである。従って、メモリーエラー発生
時等の信頼性向上を図ることができるのである。
対して、パリティチェック等のエラー検出用の演算を行
った結果が書き込まれているので、CPU間通信装置3
を通じて送信側のCPUにエラーチェックの結果を伝え
ることができるのである。従って、メモリーエラー発生
時等の信頼性向上を図ることができるのである。
【0025】
【発明の効果】以上のように、本発明のCPU間通信方
法によれば、2つのCPU間のデータ伝送に用いるCP
U間通信装置の共有メモリに、コントロールフィールド
として各CPUの割り込み状態を示す割り込み制御フラ
グを設け、各CPUは、前記割り込み制御フラグの内容
を用いて、割り込みの発生をするか否かを判断するよう
にしたので、2つのCPU間でデータを送受信する場合
に、1本の通信線のみで割り込みをかけることができる
ようになり、ハードウェア負担を軽減させたCPU間通
信方法を提供することができた。
法によれば、2つのCPU間のデータ伝送に用いるCP
U間通信装置の共有メモリに、コントロールフィールド
として各CPUの割り込み状態を示す割り込み制御フラ
グを設け、各CPUは、前記割り込み制御フラグの内容
を用いて、割り込みの発生をするか否かを判断するよう
にしたので、2つのCPU間でデータを送受信する場合
に、1本の通信線のみで割り込みをかけることができる
ようになり、ハードウェア負担を軽減させたCPU間通
信方法を提供することができた。
【0026】また、前記共有メモリに、2つのCPUの
現在の起動状態、データ送受信回数、ID番号、タイム
アウト回数等のデバッグ情報を保有し、前記デバッグ情
報を参照することによりCPU間通信の保守を行うよう
にすれば、トラブル発生時の復旧時間の減少を図ること
ができるようになる。
現在の起動状態、データ送受信回数、ID番号、タイム
アウト回数等のデバッグ情報を保有し、前記デバッグ情
報を参照することによりCPU間通信の保守を行うよう
にすれば、トラブル発生時の復旧時間の減少を図ること
ができるようになる。
【0027】さらに、前記2つのCPUの内、受信側の
CPUがデータを受信した際にデータエラーチェックを
行い、データエラーチェックの結果を送信側のCPUに
返信するようにすれば、メモリーエラー発生時等の信頼
性向上を図ることができるようになる。
CPUがデータを受信した際にデータエラーチェックを
行い、データエラーチェックの結果を送信側のCPUに
返信するようにすれば、メモリーエラー発生時等の信頼
性向上を図ることができるようになる。
【図1】本発明の一実施例に係るCPU間通信を示すシ
ステム構成図である。
ステム構成図である。
【図2】同上に係る共有メモリの構成図である。
【図3】同上に係るコントロールフィールドの構成図で
ある。
ある。
【図4】同上に係る送信側CPUの動作を説明するため
のフローチャートである。
のフローチャートである。
【図5】同上に係る受信側CPUの動作を説明するため
のフローチャートである。
のフローチャートである。
1 CPU 2 CPU 3 CPU間通信装置 4 共有メモリ 5 割り込みコントローラ 6 割り込みコントローラ 7 デコーダ 8 デコーダ 41 コントロールフィールド 42 CPU1からCPU2への送信データ領域 43 CPU2からCPU1への送信データ領域
Claims (3)
- 【請求項1】 データの読み書き可能な共有メモリを有
したCPU間通信装置を介して2つのCPUが相互にデ
ータ転送を行うようにしたCPU間通信方法において、
前記共有メモリに、各CPUがアクセスすることのでき
る領域として割り込みの発生状態を示す割り込み制御フ
ラグを保有し、各CPUは、前記割り込み制御フラグの
状態によりデータの送受信のための割り込み信号の発生
を判断するようにしたことを特徴とするCPU間通信方
法。 - 【請求項2】 前記共有メモリに、2つのCPUの現在
の起動状態、データ送受信回数、ID番号、タイムアウ
ト回数等のデバッグ情報を保有し、前記デバッグ情報を
参照することによりCPU間通信の保守を行うようにし
たことを特徴とする請求項1記載のCPU間通信方法。 - 【請求項3】 前記2つのCPUの内、受信側のCPU
がデータを受信した際にデータエラーチェックを行い、
データエラーチェックの結果を送信側のCPUに返信す
るようにしたことを特徴とする請求項1記載のCPU間
通信方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18960193A JPH0744509A (ja) | 1993-07-30 | 1993-07-30 | Cpu間通信方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18960193A JPH0744509A (ja) | 1993-07-30 | 1993-07-30 | Cpu間通信方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0744509A true JPH0744509A (ja) | 1995-02-14 |
Family
ID=16244046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18960193A Withdrawn JPH0744509A (ja) | 1993-07-30 | 1993-07-30 | Cpu間通信方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0744509A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7388876B2 (en) | 2001-11-09 | 2008-06-17 | Fujitsu Limited | Method and system for transmitting data in two steps by using data storage provided in data transmission equipment in network |
CN101510190A (zh) * | 2009-04-02 | 2009-08-19 | 北京中星微电子有限公司 | 一种基于自定义指令的多核通信***及方法 |
CN113986787A (zh) * | 2021-10-09 | 2022-01-28 | 许继集团有限公司 | 一种多cpu通信数据检测方法及*** |
-
1993
- 1993-07-30 JP JP18960193A patent/JPH0744509A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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