JPH0744415A - Semiconductor integrated circuit device - Google Patents
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- JPH0744415A JPH0744415A JP5184110A JP18411093A JPH0744415A JP H0744415 A JPH0744415 A JP H0744415A JP 5184110 A JP5184110 A JP 5184110A JP 18411093 A JP18411093 A JP 18411093A JP H0744415 A JPH0744415 A JP H0744415A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に複数の機能ブロックを有する場合のテストを
容易にする半導体集積回路（ＩＣ）装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit (IC) device which facilitates a test when it has a plurality of functional blocks.
【０００２】[0002]
【従来の技術】一般にＩＣ装置は、機能の複雑化に伴っ
てそのテスト生成コストが対象とする回路規模の３乗に
比例して増大するといわれ、回路規模の大きなＶＬＳ
Ｉ，特に多品種小量生産の特定用途向け集積回路（ＡＳ
ＩＣ）では、ＩＣテスト方式の設計の問題が大きくクロ
ーズアップされている。したがって、複数の機能ブロッ
クが１チップ上に生成されたＩＣについて、テストを各
機能別に分割してテストパターンの共通化、共用化を計
り、チップ内にテストのための回路を設けて、テストを
各機能ブロック別に実施して簡素化を図ることが提案さ
れ、実施されている。2. Description of the Related Art Generally, it is said that a test generation cost of an IC device increases in proportion to the cube of the target circuit scale as the function becomes complicated, and a VLS having a large circuit scale.
I, especially high-mix low-volume production application-specific integrated circuits (AS
In IC), the problem of IC test system design is greatly highlighted. Therefore, for an IC in which a plurality of functional blocks are generated on one chip, the test is divided for each function to make the test pattern common and shared, and a test circuit is provided in the chip to perform the test. It has been proposed and implemented to implement each functional block separately for simplification.
【０００３】例えば、図５（Ａ）に示すように、従来は
個々の機能ブロックのデータバスのみが入出力ポートに
接続されていたものを、アドレスバス５３０やコントロ
ールバス５３２をもマルチプレクサ付きの入出力ポート
５１０に接続し、個々のメモリ５０２や周辺回路５０３
をＣＰＵ５０１から切り離して、テストパターンにより
ポート５１０から直接テストできるようにすることが、
特開平１−１１６７３６号等により開示されている。こ
の入出力ポート５１０は、図５（Ｂ）に示す１つのポー
トのように、テストモードの時にテストパターンを直接
機能ブロックに接続するための３ステート人力バッファ
５１１と、機能ブロックからのテスト出力信号を直接ポ
ート端子へ出力する出力データマルチプレクサ５１２
と、３ステート出力バッファ５１３をＣＰＵ５０１の制
御動作とは独立に任意に操作するための出力バッファコ
ントロール５１４とが設けられている。For example, as shown in FIG. 5A, conventionally, only the data bus of each function block is connected to the input / output port, but the address bus 530 and the control bus 532 are also provided with multiplexers. Each memory 502 and peripheral circuit 503 is connected to the output port 510.
Is separated from the CPU 501 so that a test pattern can be used to directly test from the port 510.
It is disclosed in Japanese Patent Application Laid-Open No. 1-116736. This input / output port 510, like the one port shown in FIG. 5B, has a 3-state human power buffer 511 for directly connecting a test pattern to a functional block in the test mode, and a test output signal from the functional block. Data multiplexer 512 that outputs the data directly to the port terminal
And an output buffer control 514 for arbitrarily operating the 3-state output buffer 513 independently of the control operation of the CPU 501.
【０００４】また、図６に示すように、マイコンコア６
０２、ランダムロジック回路６０３等の機能ブロック
に、それぞれ外部に対する入出力用として、専用端子回
路６１２、６１３と、各機能ブロックに共通の共通共用
端子回路６１０、各機能ブロックを選択できる選択共用
端子回路６１１を設け、モード信号入力回路６１９から
入力されたモード設定信号によりモード設定信号発生回
路６０１を駆動して、個々の機能ブロックを共用の入出
力端子回路を選択的に接続することにより、外部から機
能ブロックごとにテストできるようにする案が特開平３
−２３６５８号により開示されている。Further, as shown in FIG. 6, the microcomputer core 6
02, dedicated terminal circuits 612 and 613 for input / output to / from the functional blocks such as the random logic circuit 603, a common shared terminal circuit 610 common to each functional block, and a selection shared terminal circuit capable of selecting each functional block. 611 is provided and the mode setting signal generation circuit 601 is driven by the mode setting signal input from the mode signal input circuit 619 to selectively connect the input / output terminal circuits for sharing the individual functional blocks, Japanese Patent Laid-Open No. Hei 3 (1993) -Proposal for enabling testing for each functional block
No. 23658.
【０００５】さらに、各機能ブロックにテスト用の端子
を設けるとともに、機能ブロックに内蔵されたモードセ
レクタによる動作モードを制御して、個別の機能ブロッ
クを選択的にテストする方法が、例えば「ＡＳＩＣのテ
スト容易化設計」（ＮＥＣ技法、ｖｏｌ．４５、Ｎｏ．
８／１９９２）、公開されている。この方法は、図７に
示すように、各機能ブロック７０１、７０２、７０３の
テスト用端子をバス接続し、テスト人力信号バス７３５
とテスト出力信号バス７３４としてチップの入出力端子
回路に接続するとともに、各機能ブロックに対するテス
トモードをテスト対象とテスト非対象とに区別して指示
するものである。Further, a method of selectively testing individual function blocks by providing a test terminal in each function block and controlling an operation mode by a mode selector incorporated in the function block is disclosed in, for example, "ASIC Testability Design "(NEC technique, vol. 45, No.
8/1992). In this method, as shown in FIG. 7, the test terminals of the respective functional blocks 701, 702 and 703 are connected to the bus, and the test human power signal bus 735 is connected.
And the test output signal bus 734 is connected to the input / output terminal circuit of the chip, and the test mode for each functional block is instructed by distinguishing between test target and non-test target.
【０００６】[0006]
【発明が解決しようとする課題】しかし、上述の従来の
方法は、それぞれテストを容易にすることはできるが、
なお次のような問題を含んでいる。However, although each of the above-mentioned conventional methods can facilitate testing,
The following problems are included.
【０００７】図５の第１の従来例は、個々の機能ブロッ
クのテスト中にＣＰＵを切り離すことが考慮されていな
いので、３ステート人力バッファを介して与えられるテ
ストパターンと、ＣＰＵから個々の機能ブロックに接続
されているアドレスバス、コントロールバスまたはＣＰ
Ｕデータバスとが衝突し、他の機能ブロックの動作によ
り特定の機能ブロックのテストに悪影響を及ぼす。ま
た、特定の機能ブロックのテスト中にＣＰＵやテスト非
対象の他の機能ブロックが動作し、ノイズの発生や消費
電流の増加の問題がある。The first conventional example shown in FIG. 5 does not consider disconnecting the CPU during the test of each functional block, so that the test pattern provided via the 3-state human power buffer and the individual function from the CPU are not considered. Address bus, control bus or CP connected to the block
The U data bus collides, and the operation of other functional blocks adversely affects the test of a specific functional block. Further, during the test of a specific functional block, the CPU and other functional blocks that are not the test target operate, which causes a problem of noise generation and an increase in current consumption.
【０００８】図６の第２の従来例は、共用端子回路６１
０に対して信号を共用する全機能ブロックから信号線を
接続しなければならないので、チップの端子回路の配線
量の加速度的な増加を避けるために機能ブロックの数が
制限され、集積度が低下する。例えばマイクロコンピュ
ータ、ＲＡＭ、ＲＯＭ、汎用のタイマー、ＤＭＡ、汎用
のシリアル入出力部が集積されたごく一般的なチップで
も６つの機能ブロックからの信号線が集中する。しか
も、１つの端子に接続された複数の機能ブロックからの
信号線の中から特定の機能ブロックを選択するために
は、マルチプレクサを必要とし、回路が複雑になり、占
有面積や伝送時間を増大するという欠点がある。A second conventional example shown in FIG. 6 is a shared terminal circuit 61.
Since the signal lines must be connected from all functional blocks that share a signal to 0, the number of functional blocks is limited to avoid an accelerated increase in the wiring amount of the terminal circuit of the chip, and the degree of integration is reduced. To do. For example, even in a general chip in which a microcomputer, a RAM, a ROM, a general-purpose timer, a DMA, and a general-purpose serial input / output unit are integrated, signal lines from six functional blocks are concentrated. Moreover, in order to select a specific functional block from the signal lines from a plurality of functional blocks connected to one terminal, a multiplexer is required, the circuit becomes complicated, and the occupied area and the transmission time increase. There is a drawback that.
【０００９】図７の第３の従来例でも、機能ブロックの
全ての通常入力信号と通常出力信号に対して同数のテス
ト入力信号、テスト出力信号を必要とし、通常入出力信
号は入力信号と出力信号とに分けたうえでそれぞれに対
してテスト入力信号とテスト出力信号を設けているの
で、テスト信号の数が多くなるという問題がある。Also in the third conventional example of FIG. 7, the same number of test input signals and test output signals are required for all the normal input signals and the normal output signals of the functional block, and the normal input / output signals are the input signals and the output signals. Since the test input signal and the test output signal are provided separately for each signal, there is a problem that the number of test signals increases.
【００１０】本発明の目的は、上述の従来の方式の欠点
を軽減し、個別の機能ブロックのテストパターンの共通
化を計り、テスト信号線の本数を減少できる半導体集積
回路装置を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit device which can alleviate the drawbacks of the above-mentioned conventional method, standardize the test patterns of individual functional blocks, and reduce the number of test signal lines. is there.
【００１１】[0011]
【課題を解決するための手段】本発明の半導体集積回路
装置は、（ａ）外部からの指定により通常モードとテス
トモードを切替え、テストモード時に各機能ブロックご
とにテスト対象かテスト非対象かを指示するテストモー
ド制御回路と、（ｂ）チップに対して、通常モード時に
通常信号を入力し、テストモード時にはテスト信号を入
力するチップの入力端子回路と、通常モード時に通常信
号を出力し、テストモード時にはテスト信号を出力する
チップの出力端子回路と、通常モード時に通常信号を入
出力し、テストモード時にはテスト信号を入出力すると
ともに通常信号の入出力を電気的に遮断するチップの入
出力端子回路と、各機能ブロックに対して、通常モード
時に通常信号を入力し、テストモード時でテスト対象の
場合はテスト信号を入力するブロック入力端子回路と、
通常モード時に通常信号を出力し、テストモード時でテ
スト対象の場合はテスト信号回路にテスト信号を出力
し、テスト非対象の場合はテスト信号の出力回路を電気
的に遮断するブロック出力端子回路と、通常モード時に
通常信号を入出力し、テストモード時でテスト対象の場
合は通常信号の回路との接続を電気的に遮断しテスト入
力信号とテスト出力信号とを入力および出力し、テスト
非対象の場合は通常信号、テスト入力信号およびテスト
出力信号を電気的に遮断するブロック入出力端子回路と
を有し、（ｃ）各ブロック入力端子回路のテスト人力信
号の数のうちの最大の数以下のテスト入力信号バスと、
各ブロック出力端子回路のテスト出力信号の数のうちの
最大の数以下のテスト出力信号バスとに全ての機能ブロ
ックがそれぞれバス結合され、テスト入力バスがチップ
の入力端子回路のテスト信号に、テスト出力バスがチッ
プの出力端子回路のテスト信号にそれぞれ接続された後
に、チップの入力端子回路または出力端子回路のテスト
信号の数が不足するときは、チップの入出力端子回路の
テスト信号の入力または出力に接続される。A semiconductor integrated circuit device according to the present invention (a) switches between a normal mode and a test mode by an external designation, and determines whether each functional block is a test target or a test non-target in the test mode. The test mode control circuit for instructing and (b) the chip input terminal circuit for inputting the normal signal in the normal mode and the test signal in the test mode and the normal signal for the normal mode to output the test signal. The output terminal circuit of the chip that outputs the test signal in the mode and the input / output terminal of the chip that inputs and outputs the normal signal in the normal mode and inputs and outputs the test signal in the test mode and electrically interrupts the input and output of the normal signal. A normal signal is input to the circuit and each functional block in the normal mode, and the test signal is input when the test target is in the test mode. And a block input circuit for inputting,
A block output terminal circuit that outputs a normal signal in the normal mode, outputs a test signal to the test signal circuit when the test target is in the test mode, and electrically cuts off the test signal output circuit when the test is not the target. , Input / output the normal signal in the normal mode, electrically disconnect the connection with the circuit of the normal signal in the test mode to input / output the test input signal and the test output signal, and do not test. In the case of, it has a block input / output terminal circuit that electrically cuts off a normal signal, a test input signal, and a test output signal, and (c) is the maximum number or less of the number of test human-power signals of each block input terminal circuit. Test input signal bus of
All functional blocks are bus-coupled to the test output signal bus that is less than the maximum number of the test output signals of each block output terminal circuit, and the test input bus is tested to the test signal of the input terminal circuit of the chip. After the output buses are connected to the test signals of the output terminal circuit of the chip respectively, when the number of test signals of the input terminal circuit or the output terminal circuit of the chip becomes insufficient, input or output of the test signal of the input / output terminal circuit of the chip. Connected to the output.
【００１２】また、好ましくは、機能ブロックがテスト
モードのテスト非対象に指定された時、そのブロック入
力端子回路がそのブロックの入力回路にインアクティブ
なレベルの信号を入力し、そのブロック出力端子回路が
インアクティブなレベルの信号を通常の出力信号回路に
出力する。Further, preferably, when the functional block is designated as a non-test object in the test mode, the block input terminal circuit inputs a signal of an inactive level to the input circuit of the block, and the block output terminal circuit thereof. Outputs an inactive level signal to a normal output signal circuit.
【００１３】また、テスト信号が、機能ブロックとチッ
プの入力端子回路、出力端子回路または入出力端子回路
との間に直接１対１に接続された通常信号の入出力を介
して入力または出力されるか、または、複数の機能ブロ
ックにバス接続された通常信号のバスを介して、チップ
の入力端子回路、出力端子回路または入出力端子回路の
通常信号の入出力から入力または出力されてもよい。Further, the test signal is input or output via the input / output of the normal signal directly connected in a one-to-one relationship between the functional block and the input terminal circuit, output terminal circuit or input / output terminal circuit of the chip. Alternatively, it may be input or output from the input / output of the normal signal of the input terminal circuit, the output terminal circuit, or the input / output terminal circuit of the chip via the bus of the normal signal that is bus-connected to a plurality of functional blocks. .
【００１４】また、リセット記号をインアクティブなレ
ベルに固定することによって、テスト非対象の機能ブロ
ックをリセット状態に固定することができる。Further, by fixing the reset symbol to the inactive level, it is possible to fix the functional block not to be tested to the reset state.
【００１５】また、スタテイック回路で設計されたテス
ト非対象の機能ブロックを、クロック信号をローレベル
またハイレベルに固定することによって、停止状態に保
持することができる。Further, the functional block which is not tested and which is designed by the static circuit can be held in the stopped state by fixing the clock signal to the low level or the high level.
【００１６】[0016]
【作用】テスト信号が全ての機能ブロックにバス接続さ
れた最小本数のテスト入力信号バス、テスト出力信号バ
スを通じてチップの入力端子回路、出力端子回路もしく
は入出力端子回路に接続され、また、テスト非対象の機
能ブロックの入力回路、出力回路にインアクティブなレ
ベルの信号を入出力させてテスト対象の機能ブロックへ
の妨害を抑制することができる。[Function] The test signal is connected to the input terminal circuit, the output terminal circuit or the input / output terminal circuit of the chip through the minimum number of test input signal buses and test output signal buses which are bus-connected to all the functional blocks, and the test non- It is possible to input and output an inactive level signal to the input circuit and the output circuit of the target functional block to suppress interference with the functional block to be tested.
【００１７】[0017]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１８】図１は本発明の１実施例のブロック構成
図、図２（Ａ）はブロック入力端子回路１２１のブロッ
ク図、（Ｂ）はインアクティブ付きブロック入力端子回
路１２１のブロック図、図３（Ａ）はブロック出力端子
回路１２２のブロック図、（Ｂ）はインアクティブ付き
ブロック出力端子回路１２２のブロック図、図１は
（Ａ）ブロック入出力端子回路１２３のブロック図、
（Ｂ）はインアクティブ付きブロック入出力端子回路１
２３のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention, FIG. 2A is a block diagram of a block input terminal circuit 121, FIG. 2B is a block diagram of a block input terminal circuit 121 with inactive, and FIG. 1A is a block diagram of the block output terminal circuit 122, FIG. 1B is a block diagram of the block output terminal circuit 122 with inactive, and FIG. 1A is a block diagram of the block input / output terminal circuit 123.
(B) is a block input / output terminal circuit 1 with inactive
FIG. 23 is a block diagram of 23.
【００１９】図１において、本実施例のＩＣ装置１００
は、３つの機能ブロック、ＣＰＵ１０２、ＤＭＡコント
ローラ１０３、ランダムロジック回路（Ｌｏｇｉｃ）１
０４と、テスト制御ブロック１０１と、チップ外部との
信号入出力用の外部端子回路１１１−１１９と、機能ブ
ロック相互間及び外部端子回路との間に接続される信号
線１３０−１４０とを有する。また、各機能ブロック１
０２−１０３は、それぞれ、指定された通常動作時のモ
ードとテストモードとに応じて各ブロックに入力および
出力する信号を入力信号線群１３２、出力信号線群１３
３とテスト入力１３４、テスト出力バス１３５との間で
切り替えるブロック端子回路１２０を有する。In FIG. 1, the IC device 100 of the present embodiment.
Are three functional blocks, a CPU 102, a DMA controller 103, and a random logic circuit (Logic) 1
04, a test control block 101, external terminal circuits 111-119 for inputting / outputting signals to / from the outside of the chip, and signal lines 130-140 connected between the functional blocks and between the external terminal circuits. In addition, each functional block 1
Reference numerals 02-103 denote input signal line group 132 and output signal line group 13 for inputting and outputting signals to / from each block according to the designated normal operation mode and test mode, respectively.
3 and the test input 134 and the test output bus 135.
【００２０】信号線は、各機能ブロックにバス接続さ
れ、外部アドレス端子１１７、外部データ端子１１８を
通じて信号が入出力されるアドレスバス１３０、データ
バス１３１と、ＣＰＵ１０２、ＤＭＡ１０３の各機能ブ
ロックと外部端子回路１１１−１１３とを１対１に接続
するＮＭＩ、ＤＭＡＡＫ、ＤＭＡＲＱの信号線１３８−
１４０と、各機能ブロックを共通にして外部端子の入力
端子群１１４、出力端子群１１５に接続される入力信号
線群１３２、出力信号線群１３３と、入力信号線群、出
力信号線群の接続された回路のテストを行なうためのテ
スト入力バス１３４、テスト出力バス１３５、と機能ブ
ロック相互間の信号線１３６、１３７とからなる。入力
端子群１１４と出力端子群１１５は、通常モードのとき
は外部との接続を入力信号線群１３２と出力信号線群１
３３の側とし、テストモードのときはこれをテスト入力
バス１３４とテスト出力バス１３５側に切り替える。The signal line is bus-connected to each functional block, and an address bus 130 and a data bus 131 for inputting / outputting a signal through the external address terminal 117 and the external data terminal 118, and the functional blocks and external terminals of the CPU 102 and the DMA 103. NMI, DMAAK, and DMARQ signal lines 138 that connect the circuits 111 to 113 in a one-to-one relationship
140, the input signal line group 132 and the output signal line group 133 which are connected to the input terminal group 114 and the output terminal group 115 of the external terminals in common with each functional block, and the connection of the input signal line group and the output signal line group. It comprises a test input bus 134, a test output bus 135, and signal lines 136 and 137 between the functional blocks for testing the implemented circuit. In the normal mode, the input terminal group 114 and the output terminal group 115 are connected to the outside by the input signal line group 132 and the output signal line group 1.
33 side, and in the test mode, this is switched to the test input bus 134 side and the test output bus 135 side.
【００２１】ブロック端子回路１２０は、信号の方向や
内容により、ブロック入力端子回路１２１、ブロック出
力端子回路１２２、ブロック入出力端子回路１２３に分
類される。所属のブロックが、テストモード制御ブロッ
クを介して通常モードに指定されたときは、各機能ブロ
ックの信号をブロック間の信号線１３６、１３７や入力
信号群１３２、出力信号線群１３３に入出力し、テスト
モードのテスト対象に指定されたときは、テスト入力バ
ス１３４、テスト出力バス１３５に入出力する。テスト
モードのテスト非対象に指定されたときは、その機能ブ
ロックへの入力信号や機能ブロックからの出力信号をイ
ンアクティブなレベルの固定信号に変換する。The block terminal circuit 120 is classified into a block input terminal circuit 121, a block output terminal circuit 122, and a block input / output terminal circuit 123, depending on the direction and content of the signal. When the block to which the block belongs belongs to the normal mode via the test mode control block, the signal of each functional block is input / output to / from the signal lines 136 and 137 between blocks, the input signal group 132, and the output signal line group 133. When designated as a test target in the test mode, input / output is performed on the test input bus 134 and the test output bus 135. When it is designated as a non-test target in the test mode, the input signal to the functional block or the output signal from the functional block is converted into a fixed signal of an inactive level.
【００２２】図２（Ａ）は、ブロック入力端子回路１２
１の説明図で、通常動作モードの場合は通常モード信号
ａにより入力信号線群１３２または前位の機能ロック１
０２、１０３からの通常入力信号が選択されてセレクタ
を通過しブロックに入力される。テスト対象モードの場
合は、テスト対象モード信号ｂによりテスト入力バス１
３４からの信号が選択されてセレクタを通過しブロック
に入力される。図２（Ｂ）は、ブロック入力端子回路１
２１のブロックがテスト非対象に指定された場合の説明
図で、非テスト対象モードの信号ｃによりインアクティ
ブレベルの信号が選択されてブロックへ入力される。FIG. 2A shows a block input terminal circuit 12
In the explanatory diagram of No. 1, in the case of the normal operation mode, the input signal line group 132 or the preceding function lock 1 is generated by the normal mode signal a.
The normal input signals from 02 and 103 are selected, pass through the selector, and are input to the block. In the test target mode, the test input bus 1 is generated by the test target mode signal b.
The signal from 34 is selected, passes through the selector, and is input to the block. FIG. 2B shows a block input terminal circuit 1
In the explanatory diagram in the case where the block 21 is designated as the non-test target, the signal of the inactive level is selected by the signal c of the non-test target mode and is input to the block.
【００２３】図３（Ａ）は、ブロック出力端子回路１２
２の説明図で、通常動作モードの場合は、通常モード信
号ａにより機能ブロックからの出力信号が通常出力信号
として出力信号線群１３３または次の機能ブロックへ出
力される。テスト対象モードの場合は、テスト対象モー
ド信号ｂによりブロックからの出力信号がテスト出力バ
ス１３５へ出力される。この場合、テスト対象モードと
通常モードとは排他的であり、このブロックのテスト中
は通常動作の出力回路への出力は行なわれない。図３
（Ｂ）は、テスト非対象の場合を加えた説明図で、通常
動作モードの場合は、通常モード信号ａによりＯＲゲー
トとセレクタが駆動されてブロックの出力信号が通常出
力信号として出力され、テスト対象モードの場合は、テ
スト対象モード信号ｂによりブロック出力信号がテスト
出力バス１３５へ出力される。テスト非対象モードの場
合は、非テスト対象モード信号ｃによりＯＲゲートとセ
レクタが駆動されてインアクティブレベルの信号が通常
出力信号として出力される。図４（Ａ）は、ブロック入
出力端子回路１２３の説明図である。通常動作モードの
場合は、通常モード信号ａによって駆動されたセレクタ
を通過して通常入出力信号線から入力した信号がそのブ
ロックへ入力され、さらにブロックのコントロール信号
がアクティブの場合は、この信号と通常モード信号ａと
がＡＮＤゲートに入力されることにより、ブロックから
の出力信号が通常入出力信号線へ出力される。テスト対
象モードの場合は、テスト対象モード信号ｃにより駆動
されたセレクタを通過してテスト入力バス１３４からの
信号が入力されるとともに、ブロックからの出力信号が
テスト出力バス１３５へ出力される。次に、図４（Ｂ）
により、テスト非対象のときにインアクティブレベルの
信号を発生できる場合の説明をする。通常モードの場合
は、通常モード信号により第１のセレクタを通過して通
常の入出力信号線からの信号がブロックへ入力され、さ
らにブロックのコントロール信号がアクティブな場合
は、この信号と通常モード信号が入力されるＡＮＤゲー
トとＯＲゲートによりブロックからの出力信号が第２の
セレクタを通り通常の入出力信号線に出力される。テス
ト対象の場合は、テスト対象モード信号によりテスト入
力バスからの信号が第１のセレクタを通ってブロックに
入力され、ブロックからの出力信号がテスト出力バスへ
出力される。テスト非対象の場合は、インアクティブレ
ベルの信号が、非テスト対象モード信号により駆動され
る第１のセレクタを通ってブロックに入力されるととも
に第２のセレクタとＯＲゲートとにより通常の入出力信
号線へも出力される。この場合、インアクティブレベル
の信号をブロックの内外両方に出力しているがいずれか
一方のみにしてもよい。FIG. 3A shows the block output terminal circuit 12
In the explanatory diagram of No. 2, in the normal operation mode, the output signal from the functional block is output as the normal output signal to the output signal line group 133 or the next functional block by the normal mode signal a. In the test target mode, the test target mode signal b outputs the output signal from the block to the test output bus 135. In this case, the test target mode and the normal mode are exclusive, and no output is performed to the output circuit in the normal operation during the test of this block. Figure 3
(B) is an explanatory diagram in which the case where the test is not performed is added. In the case of the normal operation mode, the OR gate and the selector are driven by the normal mode signal a, and the output signal of the block is output as the normal output signal. In the target mode, the block output signal is output to the test output bus 135 by the test target mode signal b. In the test non-target mode, the OR gate and the selector are driven by the non-test target mode signal c, and an inactive level signal is output as a normal output signal. FIG. 4A is an explanatory diagram of the block input / output terminal circuit 123. In the normal operation mode, the signal input from the normal input / output signal line through the selector driven by the normal mode signal a is input to the block, and when the control signal of the block is active, this signal When the normal mode signal a is input to the AND gate, the output signal from the block is output to the normal input / output signal line. In the test target mode, the signal from the test input bus 134 is input through the selector driven by the test target mode signal c, and the output signal from the block is output to the test output bus 135. Next, FIG. 4 (B)
The case where an inactive level signal can be generated when the test is not performed will be described. In the normal mode, the normal mode signal passes through the first selector to input the signal from the normal input / output signal line to the block, and when the control signal of the block is active, this signal and the normal mode signal are input. The output signal from the block is output to the normal input / output signal line through the second selector by the AND gate and the OR gate to which is input. In the case of a test target, the signal from the test input bus is input to the block through the first selector by the test target mode signal, and the output signal from the block is output to the test output bus. In the case of non-test target, an inactive level signal is input to the block through the first selector driven by the non-test target mode signal, and a normal input / output signal is input by the second selector and the OR gate. It is also output to the line. In this case, the inactive level signal is output to both inside and outside of the block, but only one of them may be output.
【００２４】本発明を従来例と比較すると、第１の従来
例に対して、ＣＰＵを含めて全ての機能ブロックに通常
モードとテスト対象モードとテスト非対象モードとを与
えている。テスト時にはテスト対象の機能ブロックの通
常信号の入出力とは別のテスト用入出力からテストパタ
ーンが入出力される。また、非テスト対象のブロック
は、テスト信号から電気的に切り離されるのでテスト信
号をバス状に接続して少ないチップの端子を用いてもテ
ストを行なうことができる。テストモード時には通常信
号の入出力をインアクティブとすることによりテスト非
対象のブロックやランダムロジックが誤動作するのを防
止することができる。また、チップとブロック間で１対
１で接続されている信号線を利用するとさらにテスト用
の信号線を減らすことができる。Comparing the present invention with the conventional example, all the functional blocks including the CPU are provided with the normal mode, the test target mode, and the test non-target mode in comparison with the first conventional example. During a test, a test pattern is input / output from a test input / output different from the normal signal input / output of the functional block to be tested. In addition, since the non-test target block is electrically separated from the test signal, the test signal can be connected in a bus-like manner and the test can be performed even when the terminals of a small number of chips are used. By making the input / output of the normal signal inactive in the test mode, it is possible to prevent malfunction of the non-test target block or random logic. Further, if the signal lines connected one-to-one between the chip and the block are used, the number of test signal lines can be further reduced.
【００２５】第２の従来例との比較では、本発明は、機
能ブロック間で共用されている共通信号端子でマルチプ
レクスさせるのではなく、機能ブロックの入出力部でテ
スト非対象時の電気的切り離し手段を設けることによ
り、信号線のチップ端子への集中が防がれる。In comparison with the second conventional example, the present invention does not multiplex at the common signal terminal shared between the functional blocks, but rather makes the input / output section of the functional block electrically when not tested. By providing the disconnecting means, concentration of the signal line on the chip terminal can be prevented.
【００２６】第３の従来例との比較では、本発明は、機
能ブロックの通常信号と、チップの端子とが直接に１対
１に接続されている場合は、その信号はテスト入力信
号、テスト出力信号として接続しないことでテスト時に
も通常信号線を使用し、テスト信号の本数を削減でき
る。また本発明では、非テストモードにあるブロックに
インアクティブレベルの信号を与えることでテスト非対
象のブロックやいずれの機能ブロックにも属さないラン
ダムロジックが誤動作や予期せぬ動作をするのを防ぐこ
とができる。In comparison with the third conventional example, according to the present invention, when the normal signal of the functional block and the terminal of the chip are directly connected in a one-to-one correspondence, the signal is a test input signal or a test signal. By not connecting as an output signal, the normal signal line can be used during testing, and the number of test signals can be reduced. Further, in the present invention, by giving an inactive level signal to the block in the non-test mode, it is possible to prevent the non-test target block and the random logic not belonging to any functional block from malfunctioning or unexpectedly operating. You can
【００２７】[0027]
【発明の効果】本発明の半導体集積回路装置は、テスト
用の信号線を機能ブロックにバス接続することにより、
テスト用の信号線の本数を減少することができ、非テス
ト対象の機能ブロックを電気的に遮断し、入出力信号を
インアクティブレベルにすることができるので、非テス
ト対象の機能ブロックの動作によるノイズの発生や消費
電力増を抑制でき、複数の機能ブロックを収容する半導
体集積回路装置のテストを容易にできる効果がある。According to the semiconductor integrated circuit device of the present invention, by connecting the test signal line to the functional block by bus,
The number of test signal lines can be reduced, the non-test target functional blocks can be electrically cut off, and the input / output signals can be set to the inactive level. There is an effect that generation of noise and increase in power consumption can be suppressed, and a semiconductor integrated circuit device containing a plurality of functional blocks can be easily tested.
【図１】本発明の１実施例のブロック構成図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】（Ａ）はブロック出力端子回路１２１のブロッ
ク図、（Ｂ）はインアクティブなレベルの信号を出力す
る場合の説明図である。FIG. 2A is a block diagram of a block output terminal circuit 121, and FIG. 2B is an explanatory diagram in the case of outputting a signal of an inactive level.
【図３】（Ａ）はブロック出力端子回路１２２のブロッ
ク図、（Ｂ）はインアクティブなレベルの信号を出力す
る場合の説明図である。3A is a block diagram of a block output terminal circuit 122, and FIG. 3B is an explanatory diagram in the case of outputting a signal of an inactive level.
【図４】（Ａ）はブロック入力端子回路１２３のブロッ
ク図、（Ｂ）はインアクティブなレベルの信号を入力す
る場合の説明図である。FIG. 4A is a block diagram of a block input terminal circuit 123, and FIG. 4B is an explanatory diagram in the case of inputting an inactive level signal.
【図５】第１の従来例のブロック図である。FIG. 5 is a block diagram of a first conventional example.
【図６】第２の従来例のブロック図である。FIG. 6 is a block diagram of a second conventional example.
【図７】第３の従来例のブロック図である。FIG. 7 is a block diagram of a third conventional example.
１００ 半導体集積回路装置 １０１〜１０３ 機能ブロック １０１ ＣＰＵ １０２ ＤＭＡ １０３ Ｌｏｇｉｃ １１０ 外部端子回路 １１１ ＮＭＩ端子 １１２ ＤＭＡＡＫ端子 １１３ ＤＭＡＲＱ端子 １１４ 入力端子群 １１５ 出力端子群 １１７ 外部アドレス端子 １１８ 外部データ端子 １１９ テストモード切替え端子 １２０ ブロック端子回路 １２１ ブロック入力端子回路 １２２ ブロック出力端子回路 １２３ ブロック入出力端子回路 １３０ アドレスバス １３１ データバス １３２ 入力信号線 １３３ 出力信号線 １３４ テスト入力バス １３５ テスト出力バス １３６，１３７ 機能ブロック間信号線 １３８，１３９，１４０ 直接入出力線 100 semiconductor integrated circuit device 101-103 functional block 101 CPU 102 DMA 103 Logic 110 external terminal circuit 111 NMI terminal 112 DMAAK terminal 113 DMARQ terminal 114 input terminal group 115 output terminal group 117 external address terminal 118 external data terminal 119 test mode switching terminal 120 block terminal circuit 121 block input terminal circuit 122 block output terminal circuit 123 block input / output terminal circuit 130 address bus 131 data bus 132 input signal line 133 output signal line 134 test input bus 135 test output bus 136, 137 signal line between functional blocks 138, 139, 140 Direct input / output lines
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 27/10 ４９１ 7210−4Ｍ 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｔ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 27/04 21/822 27/10 491 7210-4M 8832-4M H01L 27/04 T
Claims (6)
される半導体集積回路装置において、 外部からの指定により通常モードとテストモードを切替
え、テストモード時に各機能ブロックごとにテスト対象
かテスト非対象かを指示するテストモード制御回路と、 前記チップに対して、通常モード時に通常信号を入力
し、テストモード時にはテスト信号を入力するチップの
入力端子回路と、通常モード時に通常信号を出力し、テ
ストモード時にはテスト信号を出力するチップの出力端
子回路と、通常モード時に通常信号を入出力し、テスト
モード時にはテスト信号を入出力するとともに通常信号
の入出力を電気的に遮断するチップの入出力端子回路
と、 前記各機能ブロックに対して、通常モード時に通常信号
を入力し、テストモード時でテスト対象の場合はテスト
信号を入力するブロック入力端子回路と、通常モード時
に通常信号を出力し、テストモード時でテスト対象の場
合はテスト信号回路にテスト信号を出力し、テスト非対
象の場合はテスト信号の出力回路を電気的に遮断するブ
ロック出力端子回路と、通常モード時に通常信号を入出
力し、テストモード時でテスト対象の場合は通常信号の
回路との接続を電気的に遮断しテスト入力信号とテスト
出力信号とを入力および出力し、テスト非対象の場合は
通常信号、テスト入力信号およびテスト出力信号を電気
的に遮断するブロック入出力端子回路とを有し、 各ブロック入力端子回路のテスト入力信号の数のうちの
最大の数以下のテスト入力信号バスと、各ブロック出力
端子回路のテスト出力信号の数のうちの最大の数以下の
テスト出力信号バスとに前記全ての機能ブロックがそれ
ぞれバス結合され、前記テスト入力バスがチップの入力
端子回路のテスト信号に、前記テスト出力バスがチップ
の出力端子回路のテスト信号にそれぞれ接続された後
に、チップの入力端子回路または出力端子回路のテスト
信号の数が不足するときは、チップの入出力端子回路の
テスト信号の入力または出力に接続されることを特徴と
する半導体集積回路装置。1. In a semiconductor integrated circuit device in which a plurality of functional blocks are formed on one chip, a normal mode and a test mode are switched by an external designation, and each functional block is tested or not tested in the test mode. A test mode control circuit for instructing whether or not, to the chip, a normal signal is input during the normal mode, and an input terminal circuit of the chip that inputs the test signal during the test mode, and a normal signal is output during the normal mode for testing. The output terminal circuit of the chip that outputs the test signal in the mode and the input / output terminal of the chip that inputs and outputs the normal signal in the normal mode and inputs and outputs the test signal in the test mode and electrically interrupts the input and output of the normal signal. Input the normal signal to the circuit and each of the functional blocks in the normal mode and test in the test mode. In the case of the target, the block input terminal circuit that inputs the test signal and the normal signal is output in the normal mode, in the test mode, the test signal is output to the test signal circuit when the test target is selected, and when the test is not the target, the test signal is output. Inputs and outputs the block output terminal circuit that electrically cuts off the signal output circuit and the normal signal in the normal mode, and electrically disconnects the connection with the circuit for the normal signal when the test target is in the test mode. It has a block input / output terminal circuit that inputs and outputs a signal and a test output signal, and that electrically blocks the normal signal, the test input signal, and the test output signal when the test is not performed. A test input signal bus that is less than or equal to the maximum number of test input signals and a test that is less than or equal to the maximum number of test output signals for each block output terminal circuit. All the functional blocks are respectively bus-coupled to a test output signal bus and the test input bus is connected to a test signal of an input terminal circuit of the chip, and the test output bus is connected to a test signal of an output terminal circuit of the chip. Later, when the number of test signals of the input terminal circuit or output terminal circuit of the chip is insufficient, the semiconductor integrated circuit device is connected to the input or output of the test signal of the input / output terminal circuit of the chip.
対象に指定されたとき、そのブロック入力端子回路がそ
のブロックの入力回路にインアクティブなレベルの信号
を入力し、そのブロック出力端子回路がインアクティブ
なレベルの信号を通常の出力信号回路に出力する請求項
１に記載の半導体集積回路装置。2. When the functional block is designated as a non-test target in the test mode, the block input terminal circuit inputs an inactive level signal to the input circuit of the block, and the block output terminal circuit becomes inactive. The semiconductor integrated circuit device according to claim 1, which outputs a signal of various levels to a normal output signal circuit.
人力端子回路、出力端子回路または入出力端子回路との
間に直接１対１に接続された通常信号の入出力を介して
入力または出力される請求項１または２に記載の半導体
集積回路装置。3. A test signal is input or output through a normal signal input / output directly connected in a one-to-one relationship between the functional block and the human power terminal circuit, output terminal circuit or input / output terminal circuit of the chip. The semiconductor integrated circuit device according to claim 1 or 2.
ス接続された通常信号のバスを介して、チップの入力端
子回路、出力端子回路または入出力端子回路の通常信号
の入出力から入力または出力される請求項１ないし３の
いずれかに記載の半導体集積回路装置。4. A test signal is input or output from an input / output of a normal signal of an input terminal circuit, an output terminal circuit or an input / output terminal circuit of a chip via a normal signal bus connected to a plurality of functional blocks by a bus. 4. The semiconductor integrated circuit device according to claim 1, wherein
に固定することによって、テスト非対象の機能ブロック
をリセット状態に固定することができる請求項１ないし
４のいずれかに記載の半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 1, wherein a functional block that is not a test target can be fixed in a reset state by fixing the reset signal at an inactive level.
対象の機能ブロックを、クロック信号をローレベルまた
はハイレベルに固定することによって、停止状態に保持
することができる請求項１ないし５のいずれかに記載の
半導体集積回路装置。6. The functional block not tested, which is designed by a static circuit, can be held in a stopped state by fixing a clock signal to a low level or a high level. The semiconductor integrated circuit device described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184110A JP2734940B2 (en) | 1993-07-26 | 1993-07-26 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184110A JP2734940B2 (en) | 1993-07-26 | 1993-07-26 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744415A true JPH0744415A (en) | 1995-02-14 |
| JP2734940B2 JP2734940B2 (en) | 1998-04-02 |
Family
ID=16147568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184110A Expired - Lifetime JP2734940B2 (en) | 1993-07-26 | 1993-07-26 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734940B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002232B2 (en) | 1996-05-30 | 2006-02-21 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of testing the same |
| JP2007192827A (en) * | 1996-05-30 | 2007-08-02 | Toshiba Corp | Testing method of semiconductor integrated circuit device |
| JP2010218277A (en) * | 2009-03-17 | 2010-09-30 | Toyota Motor Corp | Failure diagnostic system, electronic control unit, failure diagnostic method |
| US8165314B2 (en) | 2008-02-26 | 2012-04-24 | Sony Corporation | Audio output apparatus and audio output method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02163840A (en) * | 1988-12-16 | 1990-06-25 | Nec Corp | Single chip microcomputer |
| JPH0442329A (en) * | 1990-06-07 | 1992-02-12 | Hitachi Ltd | Data processor |
| JPH04138338A (en) * | 1990-09-29 | 1992-05-12 | Taisei Douro Kk | Method and apparatus for degradation accelerating test for pavement body |
| JPH04148343A (en) * | 1990-10-11 | 1992-05-21 | Hitachi Ltd | Microcomputer |
-
1993
- 1993-07-26 JP JP5184110A patent/JP2734940B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02163840A (en) * | 1988-12-16 | 1990-06-25 | Nec Corp | Single chip microcomputer |
| JPH0442329A (en) * | 1990-06-07 | 1992-02-12 | Hitachi Ltd | Data processor |
| JPH04138338A (en) * | 1990-09-29 | 1992-05-12 | Taisei Douro Kk | Method and apparatus for degradation accelerating test for pavement body |
| JPH04148343A (en) * | 1990-10-11 | 1992-05-21 | Hitachi Ltd | Microcomputer |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002232B2 (en) | 1996-05-30 | 2006-02-21 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of testing the same |
| US7208759B2 (en) | 1996-05-30 | 2007-04-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of testing the same |
| JP2007192827A (en) * | 1996-05-30 | 2007-08-02 | Toshiba Corp | Testing method of semiconductor integrated circuit device |
| US7549097B2 (en) | 1996-05-30 | 2009-06-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of testing the same |
| US8165314B2 (en) | 2008-02-26 | 2012-04-24 | Sony Corporation | Audio output apparatus and audio output method |
| JP2010218277A (en) * | 2009-03-17 | 2010-09-30 | Toyota Motor Corp | Failure diagnostic system, electronic control unit, failure diagnostic method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2734940B2 (en) | 1998-04-02 |
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