JPH0740245B2

JPH0740245B2 - メモリ干渉検出装置

Info

Publication number: JPH0740245B2
Application number: JP62208680A
Authority: JP
Inventors: 督三清原; 雅士出口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-08-21
Filing date: 1987-08-21
Publication date: 1995-05-01
Anticipated expiration: 2010-05-01
Also published as: JPS6451545A

Description

【発明の詳細な説明】産業上の利用分野本発明は、高速化のためにパイプライン処理が用いられ
た計算機等においてメモリの整合性を維持するためのメ
モリ干渉検出装置に関するものである。

オペランド・ライト時の書込み完了前や、キャッシュメ
モリを実装した場合のキャッシュ・ミス時の更新中に、
高速化のため次アクセス以降のアクセスを行なう場合
に、メモリの整合性維持のために、次アクセス以降のア
ドレスを書込み対象アドレスや更新中のアドレスと比較
し、同一アドレスでない（すなわち、メモリ干渉してい
ない）ことを確認しなければならない。この検出を行な
うのがメモリ干渉検出装置の役割である。

従来の技術従来は、主として、オペランド・ライト時には次アクセ
スを書込み完了まで、キャッシュ・ミス時には次アクセ
スを更新完了まで遅延させることによりメモリの整合性
を維持していた。メモリ干渉検出を行う場合にも、レジ
スタと比較装置の組合せにより対応していた。

第３図はこの従来のメモリ干渉検出装置のブロック図を
示すものであり、９はアドレスを保持するためのレジス
タ、10は入力されたアドレスと前記レジスタ９に保持さ
れているアドレスとを比較する比較装置である。

以上のように構成された従来のメモリ干渉検出装置にお
いては、書込み対象アドレスや更新中のアドレスを前記
レジスタ９に格納し、高速化のために行なう次アクセス
以降のアドレスと前記レジスタに保持されたアドレスを
前記比較装置10で比較する。一致していればアクセスを
書込み完了もしくは更新完了まで遅延させる。一致して
いなければ後続のアクセスを続行させる。また、書込み
完了もしくは更新完了時には、メモリ干渉検出を無効化
する。

発明が解決しようとする問題点しかしながら上記のような構成では、高速化をより進め
るために複数のアドレスを対象としてメモリ干渉を検出
しようとした場合、レジスタと比較装置の組を複数、メ
モリ干渉検出のためだけに実装しなければならず、素子
数および配線数の両面において回路規模が大幅に増加す
るという問題点を有していた。

本発明はかかる点に鑑み、素子数および配線数の両面に
おいて回路規模の大幅な増加を伴わず、複数のアドレス
を対象としたメモリ干渉の検出が可能なメモリ干渉検出
装置を提供することを目的とする。

問題点を解決するための手段本発明は、メモリ干渉を示す属性情報を付加したキャッ
シュメモリを用いたメモリ干渉検出装置である。

作用本発明は前記した構成により、メモリの整合性を維持す
るため、後続の同一アドレスへのアクセスが不可能なア
ドレスに対するキャッシュメモリのエントリにメモリ干
渉を示す情報を格納し、後続のキャッシュメモリ・アク
セス時に対応するエントリのメモリ干渉を示す情報を出
力しメモリ干渉の検出を行なうことにより、素子数およ
び配線数の両面において回路規模の大幅な増加を伴わ
ず、複数のアドレスを対象としたメモリ干渉の検出を可
能とする。

実施例第１図は本発明の一実施例におけるキャッシュメモリを
用いたメモリ干渉検出装置のブロック図を示すものであ
る。第２図にバリッドビットおよび、ウエイトビットの
制御のための真理値表を示す。（なお、キャッシュメモ
リとして２ウェイ・セットアソシアティブ方式、各エン
トリはワード（４バイト）単位の場合を示す。）同図において、１は入力アドレスバス、2aはウェイ０の
タグ部、2bはウェイ１のタグ部、3aはウェイ０のバリッ
ドビット部、3bはウェイ１のバリッドビット部、4aはウ
ェイ０のウエイトビット部、4bはウェイ１のウエイトビ
ット部、5aはウェイ０のデータ部、5bはウェイ１のデー
タ部、６は制御部、７はデータ選択装置、８は出力デー
タバスである。各エントリは、ワード（４バイト）単位
とし、バリッドビットおよび、ウエイトビットの管理も
この単位で行なう。

以上のように構成された本実施例のメモリ干渉検出装置
について、以下その動作を説明する。

前記入力アドレスバス１の下位数ビットは、インデック
スとして、前記タグ部2a、2b、前記バリッドビット部3
a、3b、前記ウエイトビット部4a、4b、前記データ部5
a、5bに接続され、記憶されている情報の選択に使用さ
れる。前記タグ部2a、2bでは、対象となるアドレスの上
位ビットが読みだされ、前記入力アドレスバス１の上位
ビットとの比較を行ない、結果の一致情報をEQ0、EQ1と
して、前記制御部６に出力する。前記バリッドビット部
3a、3bでは、対象となるアドレスのバリッドビットが読
みだされ、V0、V1として、前記制御部６に出力する。前
記ウエイトビット部4a、4bでは、対象となるアドレスの
ウエイトビットが読みだされ、W0、W1として、前記制御
部６に出力する。前記制御部６では、第２図に示した真
理値表に従い制御を行なう。キャッシュ・ヒット時に
は、前記データ部5a、5bで読出されたデータを前記デー
タ選択装置７で選択し、前記出力データバス８へ出力す
る。

バリッドビット（Ｖ）および、ウエイトビット（Ｗ）の
意味を以下に示す。

（Ｖ、Ｗ）＝（１、０）…キャッシュ・ヒット。（メモ
リ干渉なし。）（０、０）…キャッシュ・ミスヒット。
（メモリ干渉なし。）（＊、１）…メモリ干渉発生。

メモリ干渉発生時には、ウエイトビットを'1'とし、タ
グが一致するしない場合（第１表のＡの場合）はタグも
設定する。メモリ干渉解消時には、ウエイトビットを′
０′とする。この時、バリッドビットの状態（'0'また
は'1'）で、メモリ干渉解消後のデータが、有効なデー
タか、無効なデータかの識別を行う。（たとえば、ワー
ド（４バイト）内の一部のバイトのみへのメモリライト
の場合、メモリ干渉解消後のキャッシュデータ部のデー
タの一部には無効なデータが含まれている。このため、
そのワード（４バイト）は、無効なデータとして取扱は
なければならない。）後続のアクセスが、メモリ干渉発生状態のアドレスに対
する場合（第２図のＤ、Ｅ、Ｈ、Ｉの場合）、キャッシ
ュへのアクセスを繰返し行うことにより、ロック状態に
入る。その間に、メモリ干渉解消されると、自動的にロ
ック状態が解除される。

制御は、メモリ・アクセスのタイプにより以下の３つに
分けられる。

・リードのみ：キャッシュ・ミスヒット時（第２図のＡ、Ｂ、Ｆの場
合）には、メモリ干渉発生状態に設定し、ミスヒットし
たデータの読出しを行う。読出したデータをキャッシュ
にライトする際、メモリ干渉解消状態に設定する。

・ライトのみ：キャッシュ・ミスヒット時（第２図のＡ、Ｂ、Ｆの場
合）およびキャッシュ・ヒット時（第２図のＣ、Ｇの場
合）には、メモリ干渉発生状態に設定する。ライトすべ
きデータをメモリおよびキャッシュにライトする際、メ
モリ干渉解消状態に設定する。

・リードおよびライト：キャッシュ・ミスヒット時（第２図のＡ、Ｂ、Ｆの場
合）およびキャッシュ・ヒット時（第２図のＣ、Ｇの場
合）には、メモリ干渉発生状態に設定する。ライトすべ
きデータをメモリおよびキャッシュにライトする際、メ
モリ干渉解消状態に設定する。

（なお、キャッシュ・ミスヒット時（第２図のＡ、Ｂ、
Ｆの場合）には、ミスヒットしたデータの読出しを行
う。しかし、読出したデータをキャッシュにライトする
際、メモリ干渉解消状態には設定しない。）以上のように本実施例によれば、キャッシュメモリに属
性情報としてウエイトビットだけを追加することによ
り、複数のアドレスを対象としたメモリ干渉の検出を可
能とする。このため、メモリ干渉検出のために追加すべ
き素子は、メモリ干渉の発生を示すウエイトビットのみ
に限定され、配線の増加はない。

（たとえば、容量が1Kバイト、前記アドレスバス１が32
ビットの場合は、前記タグ部2a、2bに必要なビット数は
２×128×23、前記バリッドビット部3a、3bに必要なビ
ット数は２×128×１、前記ウイエトビット部4a、4bに
必要なビット数は２×128×１、前記データ部5a、5bに
必要なビット数は２×128×32となり、素子数の増加は
２％以内に限定される。）本実施例の応用としてはパイプライン処理プロセッサに
用いられるキャッシュ・メモリやアドレス変換バッフ
ァ、ミスヒット時の更新のために多くの時間が必要なデ
ィスク・キャッシュやネットワーク用バッファ等におい
て効果が著しい。

なお、第１の実施例においてキャッシュメモリとして２
ウェイ・セットアソシアティブ方式、各エントリはワー
ド（４バイト）単位の場合を示したが、方式および各エ
ントリの構成を変更してもよい。

また、第１の実施例において管理の単位をワード（４バ
イト）としたが、１バイト単位、２バイト単位等に変更
してもよい。

また、第１の実施例においてタグ部、データ部等を持つ
キャッシュメモリとしたが、回路規模の制限等によりキ
ャッシュ機能を不必要な場合は、ウエイトビット部のみ
を実装してもよい。この場合は、一種のハッシュテーブ
ルとなる。

発明の効果以上説明したように、本発明によれば、素子数および配
線数の両面において回路規模の大幅な増加を伴わず、複
数のアドレスを対象としたメモリ干渉の検出が可能なメ
モリ干渉検出装置を提供することができ、その応用はパ
イプライン処理プロセッサに用いられるキャッシュ・メ
モリやアドレス変換バッファ、ミスヒット時の更新のた
めに多くの時間が必要なディスク・キャッシュやネット
ワーク用バッファ等と広範囲に渡り、その実用的効果は
大きい。

【図面の簡単な説明】

第１図は本発明における一実施例のキャッシュメモリを
用いたメモリ干渉検出装置のブロック図、第２図はバリ
ッドビットおよび、ウエイトビットの制御のための真理
値表を示す説明図、第３図は従来のメモリ干渉検出装置
のブロック図である。１……入力アドレスバス、2a……ウェイ０のタグ部、2b
……ウェイ１のタグ部、3a……ウェイ０のバリッドビッ
ト部、3b……ウェイ１のバリッドビット部、4a……ウェ
イ０のウエイトビット部、4b……ウェイ１のウエイトビ
ット部、5a……ウェイ０のデータ部、5b……ウェイ１の
データ部、６……制御部、７……データ選択装置、８…
…出力データバス。

Claims

【特許請求の範囲】

【請求項１】オペランドライト時には書き込みが終了す
るまでの間に、キャッシュミスやオペランドプリフェッ
チに伴う主記憶へのアクセス時には読み込みが終了する
までの間に、後続のアクセスが要求された場合、後続の
アクセスに伴い入力されたアドレスに対応したデータと
同時にメモリ干渉を示す情報を出力する、メモリ干渉を
示す属性情報を付加したキャッシュメモリを用いたメモ
リ干渉検出装置。
【請求項２】オペランドライトのタイミングが、その結
果が反映すべき後続のオペランドリードのタイミングよ
り遅れる場合、先行的にライトすべきオペランドアドレ
スを登録し、オペランドライト時には書き込みが終了す
るまでの間に、キャッシュミスやオペランドプリフェッ
チに伴う主記憶へのアクセス時には読み込みが終了する
までの間に、後続のアクセスが要求された場合、後続の
アクセスに伴い入力されたアドレスに対応したデータと
同時にメモリ干渉を示す情報を出力する、メモリ干渉を
示す属性情報を付加したキャッシュメモリを用いたメモ
リ干渉検出装置。
【請求項３】キャッシュデータの管理される単位毎に、
有効なデータが存在するか否かを示すバリッドビット
と、メモリ干渉状態を示すウェイトビットを備えたこと
を特徴とする特許請求の範囲第１項記載のメモリ干渉検
出装置。
【請求項４】キャッシュデータの管理される単位毎に、
有効なデータが存在するか否かを示すバリッドビット
と、メモリ干渉状態を示すウェイトビットを備え、先行
的にライトすべきオペランドアドレスを登録する場合に
は、前記ウェイトビットをセットすることを特徴とする
特許請求の範囲第２項記載のメモリ干渉検出装置。
【請求項５】キャッシュデータの管理される単位毎に、
有効なデータが存在するか否かを示すバリッドビット
と、オペランドライト時には書き込みが終了するまでの
間、キャッシュミスやオペランドプリフェッチに伴う主
記憶へのアクセス時には読み込みが終了するまでの間、
等のメモリ干渉状態を示すウェイトビットを備えたこと
を特徴とする特許請求の範囲第１項記載のメモリ干渉検
出装置。
【請求項６】キャッシュデータの管理される単位毎に、
有効なデータが存在するか否かを示すバリッドビット
と、オペランドライト時には先行的にライトすべきオペ
ランドアドレスを登録する時点から実際に書き込みが終
了するまでの間、キャッシュミスやオペランドプリフェ
ッチに伴う主記憶へのアクセス時には読み込みが終了す
るまでの間、等のメモリ干渉状態を示すウェイトビット
を備えたことを特徴とする特許請求の範囲第２項記載の
メモリ干渉検出装置。