JPH0738409B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法にかかわり、半導体基板
上の各素子間を電気的に絶縁分離するために、素子間の
領域に絶縁膜を埋め込む半導体装置の製造方法に関する
ものである。The present invention relates to a method for manufacturing a semiconductor device, and relates to a method for manufacturing a semiconductor device in which an insulating film is embedded in a region between elements in order to electrically insulate elements from each other on a semiconductor substrate. It is a thing.

半導体としてシリコンを用いた半導体装置、特にMOS型
半導体装置においては寄生チャネルによる絶縁不良をな
くし、かつ寄生容量を小さくするために素子間のいわゆ
るフィールド領域に厚い、酸化膜を形成する事が行われ
ている。In a semiconductor device using silicon as a semiconductor, particularly in a MOS semiconductor device, a thick oxide film is formed in a so-called field region between elements in order to eliminate insulation failure due to a parasitic channel and reduce parasitic capacitance. ing.

従来このような酸化膜を用いる素子間分離法として、フ
ィールド領域のシリコン基板を一部エッチングして凹部
を形成し、ここにフィールド酸化膜を埋め込む方法とし
て例えばBOX法がある。BOX法に代表される基板をエッチ
ングした後、酸化膜を埋め込む素子間分離法は素子分離
後、基板表面がほぼ平坦になり、しかも分離領域の寸法
は一度のマスク合せで決められる。そのため高集積化さ
れた集積回路を製作する上で非常に有効な素子分離技術
である。Conventionally, as an element isolation method using such an oxide film, there is a BOX method, for example, as a method of partially etching a silicon substrate in a field region to form a recess and filling the field oxide film therein. In the element isolation method in which an oxide film is embedded after etching a substrate represented by the BOX method, the surface of the substrate is almost flat after element isolation, and the size of the isolation region is determined by one mask alignment. Therefore, it is a very effective element isolation technique for manufacturing highly integrated circuits.

BOX法を第１図を用いて簡単に説明する。第１図（ａ）
に示すように、比抵抗５〜50Ωcm程度のＰ（100）シリ
コン基板（１）を用意する。次に熱酸化膜（２）を形成
し、その上にマスク材となる第一の膜、例えばAl膜
（３）を堆積し、通常の写真食刻工程によってレジスト
膜（４）で素子形成予定領域上を覆いAl膜（３）および
熱酸化膜（２）をパターニングする。次に（ｂ）図に示
すようにAl膜（３）をマスクにしてシリコン基板（１）
をエッチングしフィールド領域に凹部をつくる。次に同
じマスクを用いてフィールド領域の凹部底面にボロンを
イオン注入（５）する。次に（ｃ）図に示すようにフィ
ールド領域の溝を酸化膜（６）で、ほぼ平坦になるまで
埋め込む。酸化膜の埋め込み方法としては、次に述べる
ような２段階の埋め込み技術を用いる。即ち第一段階に
おいては、Al膜（３）を残したまま半導体表面全面に例
えばプラズマCVDSiO₂膜を堆積する。次に例えば、緩衝
弗酸で、プラズマCVDSiO₂膜を一部エッチングすると、
上記凹部側面に堆積したプラズマCVDSiO₂膜はエッチン
グ速度が速いために選択的に除去されてしまう。その
後、Al膜を例えばH₂SO₄とH₂O₂の混液で除去すると、Al
膜上のプラズマCVDSiO₂膜もリフトオフされ、結局フィ
ールドの凹部は周辺にのみ細いＶ字溝を残して上記プラ
ズマSiO₂膜で埋め込まれる。次に全面にCVDSiO₂膜を堆
積し、CVDSiO₂膜の表面をレジスト膜で平坦化し、レジ
ストとCVDSiO₂膜のエッチング速度が等しくなるような
エッチング条件で、素子形成領域のシリコン基板が露出
するまでエッチングすると、上記周辺の細いＶ字溝はCV
DSiO₂膜で埋め込まれ、結果として（ｃ）図に示すよう
に、フィールド領域の凹部はほぼ平坦に酸化膜で埋め込
まれる。その後は、素子形成領域に所望の素子を形成す
る。例えばMOS型トランジスタを試作した場合を（ｄ）
図に示す。（ｄ）図においてはゲート酸化膜（７）とゲ
ート電極材料であるpoly Si膜（８）を示している。図
面とは垂直方向にそれぞれソースとドレインになる拡散
層がある（図面では省略）（ｄ）図はMOSトランジスタ
のトランジスタ幅Ｗ方向に切断した場合の断面図を示し
ており、フィールド酸化膜（６）の間隔がトランジスタ
幅Ｗを表わす事になる。しかしながら、このような従来
のBOX法による素子分離においてはフィールドに形成し
た凹部の側壁には反転を防止するためのボロンのイオン
注入が行われていない。そのため、上記側壁において
は、寄生チャネルが形成されやすくなり、特にゲート電
極（８）によって側面の上部にはMOSトランジスタの閾
値電圧より低いゲート電圧で寄生チャネルが形成されて
しまう。この様子を示したのが第２図である。第２図は
試作したトランジスタのサブ・スレシホールド特性（lo
gI_D-V_G特性）を示したもので、本来の特性に上記溝部
側面でできる寄生トランジスタの特性が加算されるた
め、実線で示すようなキンクを持った特性が現われる。
このように従来、上記凹部側面にできる寄生トランジス
タはOFF状態でのリーク電流の原因となり素子特性を劣
化させる事になる。The BOX method will be briefly described with reference to FIG. Fig. 1 (a)
As shown in, a P (100) silicon substrate (1) having a specific resistance of about 5 to 50 Ωcm is prepared. Next, a thermal oxide film (2) is formed, a first film, for example, an Al film (3) to be a mask material is deposited on the thermal oxide film (2), and a resist film (4) is to be formed into an element by a normal photo-etching process. The Al film (3) and the thermal oxide film (2) covering the region are patterned. Next, as shown in FIG. 2 (b), the Al substrate (3) is used as a mask to form the silicon substrate (1).
To make a recess in the field region. Next, using the same mask, boron is ion-implanted (5) into the bottom of the recess in the field region. Next, as shown in FIG. 3C, the trench in the field region is filled with the oxide film (6) until it is almost flat. As a method of filling the oxide film, a two-stage filling technique as described below is used. That is, in the first stage, for example, a plasma CVD SiO ₂ film is deposited on the entire surface of the semiconductor while leaving the Al film (3). Next, for example, by partially etching the plasma CVD SiO ₂ film with buffered hydrofluoric acid,
The plasma CVD SiO ₂ film deposited on the side surface of the concave portion has a high etching rate and is selectively removed. After that, if the Al film is removed by a mixed solution of H ₂ SO ₄ and H ₂ O ₂ , for example, Al
The plasma CVD SiO ₂ film on the film is also lifted off, and eventually the field recess is filled with the plasma SiO ₂ film leaving a thin V-shaped groove only in the periphery. Next, a CVDSiO ₂ film is deposited on the entire surface, the surface of the CVDSiO ₂ film is flattened with a resist film, and the silicon substrate in the element formation region is exposed under the etching conditions so that the etching rates of the resist and the CVDSiO ₂ film are equal. After etching, the thin V-shaped groove around the above is CV
It is filled with a DSiO ₂ film, and as a result, as shown in FIG. 3C, the concave portion of the field region is almost flatly filled with an oxide film. After that, a desired element is formed in the element formation region. For example, if a prototype MOS transistor is used (d)
Shown in the figure. In the figure (d), a gate oxide film (7) and a poly Si film (8) which is a gate electrode material are shown. There are diffusion layers serving as a source and a drain in the vertical direction (not shown in the drawing) in the vertical direction (d). The drawing shows a cross-sectional view of the MOS transistor taken in the direction of the transistor width W. ) Represents the transistor width W. However, in such element isolation by the conventional BOX method, boron ion implantation for preventing inversion is not performed on the sidewall of the recess formed in the field. Therefore, a parasitic channel is likely to be formed on the side wall, and in particular, the gate electrode (8) causes a parasitic channel to be formed on the upper portion of the side surface at a gate voltage lower than the threshold voltage of the MOS transistor. This is shown in FIG. Figure 2 shows the sub-threshold characteristics (lo
shows the gI _D -V _G characteristics), because the characteristics of the parasitic transistor can be in the groove sides original characteristics are added, appears characteristic having a kink such as shown by the solid line.
As described above, conventionally, the parasitic transistor formed on the side surface of the concave portion causes a leak current in the OFF state and deteriorates the element characteristics.

本発明は、かかる従来法の欠点に鑑みなされたもので異
方性エッチングによる凹部形成前に、素子形成領域表面
に設けた被膜をマスクに基体と同導伝型不純物のイオン
注入を施して、凹部側壁にも基体と同導伝型不純物の添
加を行い、しかる後、この凹部表面を熱酸化すると共に
堆積絶縁物で埋め込んで、高集積化を計りながら素子特
性を向上させた素子間分離法を実現する半導体装置の製
造方法を提供するものである。The present invention has been made in view of the drawbacks of the conventional method.Before formation of the recesses by anisotropic etching, ion-implantation of the substrate and the same conductivity type impurities is performed by using the coating film provided on the surface of the element formation region as a mask. An element isolation method in which the same conductivity type impurities as the substrate are added to the side walls of the recess, and then the surface of the recess is thermally oxidized and embedded with a deposited insulator to improve the device characteristics while achieving high integration. The present invention provides a method for manufacturing a semiconductor device that realizes the above.

以下本発明の一実施例を第３図（ａ）〜（ｇ）を用いて
説明する。An embodiment of the present invention will be described below with reference to FIGS.

半導体基体、例えばＰ型シリコン基板（21）上に、被膜
例えば熱酸化膜（22）及びシリコン窒化膜（23）により
素子領域を覆う。次にシリコン窒化膜をマスクとして基
板に基板と同導伝型不純物、例えばボロンを例えば140K
Vで１×10¹³/cm^-2イオン注入しボロンのイオン注入層
（24）を形成する。イオン注入の特性で、このとき注入
されたボロンは一部マスク下の部分にも分布する。この
マスク下の部分への分布の拡がりの程度ａは約0.14μｍ
である（第３図（ａ））。次にウエハーを例えば1000℃
のN₂雰囲気で30分熱処理してボロンを拡散させると横方
向の拡がりａは約0.3μｍとなる（第３図（ｂ））。次
に第３図（ｃ）に示したように窒化膜（23）をマスクと
して基板シリコン（21）を例えばボロン分布のピークよ
り深くリアクティブ・イオン・エッチングすることによ
り素子間の部分に凹部を形成する。次に再びボロンを例
えば50KVで１×10¹²cm^-2でイオン注入し凹部の底にボロ
ンのイオン注入層（25）を形成する。次に第３図（ｄ）
の如く全面にプラズマSiO₂（26）を例えば1.5μｍ堆積
する。これとHFとH₂Oの混液（HF:H₂O＝1:20）で例えば
約１分エッチングすると第３図（ｅ）の如く、段差部の
側壁についたSiO₂のみ選択的に除去される。次に例えば
1000℃のドライ酸素雰囲気で約20分酸化することにより
露出したシリコン表面を酸化膜（27）で覆う。この酸化
は界面リーク低減の効果がある。次に窒化膜（23）をエ
ッチング除去すると窒化膜上のプラズマSiO₂（28）も同
時に除去され、さらに酸化膜（22）を除去すれば第３図
（ｆ）に示した様に、素子形成領域周辺部に一定形状の
溝（29）を残してフィールド領域が、ほぼ全面酸化膜に
よって埋め込まれる。次いでこの溝をCVDSiO₂で埋めれ
ば完全に平坦なフィールド酸化膜の形状が得られる。こ
のCVDSiO₂の埋め込み方法は従来例と同じ方法でもよい
し、その他いかなる方法を用いてもよい。次に例えばゲ
ート酸化膜（30）ポリシリコンのゲート（31）を形成
し、ポリシリコンのゲート（31）をマスクにAsをイオン
注入してソース，ドレインが形成されMOSトランジスタ
が完成される（第３図（ｇ））。さて、以上に述べた方
法では出来上った素子のサブスレシホールド特性は第２
図に示されたの特性の如くなり従来例の様にリーク電
流の生じることが無くなった。これは、第３図（ｇ）に
も示した様にフィールド酸化膜の側壁部（32）にボロン
が導入されている為である。このように本発明によれば
凹部側壁が急峻であっても側壁に充分な量の不純物を添
加する事が出来、素子特性を向上させる事が出来る。
又、拡散によって十分横方向の拡りａ（第３図（ａ）参
照）も大きく（0.3μｍ）なっており、その後のSi基板
のエッチング工程（第３図（ｃ））でサイドエッチが入
っても側壁部のボロンがなくなることもなく、製品の歩
留りも向上させることが出来る。以上に述べた如く、本
発明による方法は、従来の方法に較べて数々のすぐれた
特徴をもっている。尚、前記実施例では窒化膜マスクを
用いた場合のみを述べたが、これはその他ポリSi,りん
ドープSiO₂他いかなる材料であっても、その後Siエッチ
ング前に導入される熱工程に耐え得るものであれば何で
もよい。又、Siの溝にSiO₂を埋め込む手法として２段階
で埋め込む場合についてのみ述べたが、これは他の方法
を用いてもよい。又、基板としてＰ型基板の場合のみを
述べたがＮ型基板でもよく、又P,N両方の存在するいわ
ゆるCMOSのプロセスに用いてもよい。又SOSやその他絶
縁膜上に形成された半導体膜に素子を形成する場合に用
いてもよい。そしてこの様な場合、基板のエッチングを
下の絶縁膜表面にまで達する如く行ってもよい。The element region is covered with a film such as a thermal oxide film (22) and a silicon nitride film (23) on a semiconductor substrate such as a P-type silicon substrate (21). Next, using the silicon nitride film as a mask, the same conductivity type impurity as the substrate, such as boron, is applied to the substrate for example at 140K.
1 × 10 ¹³ / cm ⁻² ions are implanted with V to form a boron ion implantation layer (24). Due to the characteristics of ion implantation, the boron implanted at this time is partially distributed in the portion under the mask. The extent a of the distribution to the area under the mask is about 0.14 μm
(Fig. 3 (a)). Next, the wafer is heated to 1000 ℃
When heat treatment is performed for 30 minutes in N ₂ atmosphere to diffuse boron, the lateral expansion a becomes about 0.3 μm (FIG. 3 (b)). Next, as shown in FIG. 3 (c), the substrate silicon (21) is subjected to reactive ion etching deeper than the peak of the boron distribution, for example, by using the nitride film (23) as a mask to form recesses in the portions between the elements. Form. Next, boron is ion-implanted again at, for example, 50 KV and 1 × 10 ¹² cm ⁻² to form a boron ion-implanted layer (25) at the bottom of the recess. Next, FIG. 3 (d)
Plasma SiO ₂ (26) is deposited on the entire surface as described above, for example, 1.5 μm. Etching with this mixed solution of HF and H ₂ O (HF: H ₂ O = 1: 20) for about 1 minute, for example, selectively removes only SiO _{2 on} the side wall of the step as shown in FIG. 3 (e). It Then for example
The surface of silicon exposed by oxidizing for about 20 minutes in a dry oxygen atmosphere at 1000 ° C. is covered with an oxide film (27). This oxidation has the effect of reducing the interface leak. Next, when the nitride film (23) is removed by etching, the plasma SiO ₂ (28) on the nitride film is also removed at the same time, and when the oxide film (22) is removed, the device formation as shown in FIG. The field region is almost entirely filled with the oxide film, leaving a groove (29) having a constant shape in the peripheral portion of the region. Then, this groove is filled with CVD SiO ₂ to obtain a completely flat shape of the field oxide film. The CVD SiO ₂ embedding method may be the same as the conventional method, or any other method may be used. Next, for example, a gate oxide film (30), a polysilicon gate (31) is formed, and As is ion-implanted using the polysilicon gate (31) as a mask to form a source and a drain to complete a MOS transistor (first). Fig. 3 (g)). By the way, the subthreshold characteristic of the device completed by the method described above is the second
The characteristics shown in the figure are obtained, and the occurrence of leakage current as in the conventional example is eliminated. This is because boron is introduced into the side wall portion (32) of the field oxide film as shown in FIG. 3 (g). As described above, according to the present invention, even if the side wall of the recess is steep, a sufficient amount of impurities can be added to the side wall, and the device characteristics can be improved.
In addition, the lateral spread a (see FIG. 3 (a)) is sufficiently large (0.3 μm) due to diffusion, and side etching occurs in the subsequent Si substrate etching step (FIG. 3 (c)). However, the boron on the side wall is not lost, and the yield of products can be improved. As described above, the method according to the present invention has many excellent characteristics as compared with the conventional methods. In the above-mentioned embodiment, only the case where the nitride film mask is used is described. However, any other material such as poly-Si, phosphorus-doped SiO _{2 and the} like can withstand a heat step introduced before Si etching thereafter. Anything will do. Further, as the method of burying SiO _{2 in the} Si groove, only the case of burying in two steps has been described, but other methods may be used. Although only the P-type substrate has been described as the substrate, it may be an N-type substrate or may be used in a so-called CMOS process in which both P and N exist. It may also be used when forming an element on a semiconductor film formed on SOS or other insulating films. In such a case, the substrate may be etched so as to reach the surface of the underlying insulating film.

【図面の簡単な説明】[Brief description of drawings]

第１図（ａ）〜（ｄ）は従来法を説明する為の工程断面
図、第２図は従来法で得られるI_D-V_G特性図、第３図
（ａ）〜（ｇ）は本発明の一実施例を示す工程断面図で
ある。 図に於て 1,21……シリコン基板 ３……Al膜 23……シリコン窒化膜 5,24……ボロン，イオン注入層1 (a) to 1 (d) are process sectional views for explaining the conventional method, FIG. 2 is an I _D -V _G characteristic diagram obtained by the conventional method, and FIGS. 3 (a) to 3 (g) are FIG. 3 is a process sectional view showing an example of the present invention. In the figure, 1,21 …… Silicon substrate 3 …… Al film 23 …… Silicon nitride film 5,24 …… Boron, ion implantation layer

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】半導体基体のチャネル形成予定領域上に選
択的に被膜を形成する工程と、この被膜をマスクとして
基体と同導伝型不純物をイオン注入する工程と、このイ
オン注入された不純物を熱拡散させる工程と、前記被膜
をエッチングマスクとして基体を異方性エッチングし、
前記被膜下のチャネル領域の側壁全面に前記不純物が添
加された凹部を形成するとともに前記凹部の底面を前記
不純物の拡散ピーク位置よりも深くなるようにする工程
と、その後、前記凹部底面に基体と同導伝型不純物をイ
オン注入し、拡散させる工程と、この凹部を絶縁物で埋
め込み素子間分離領域を形成する工程とを備えた事を特
徴とする半導体装置の製造方法。1. A step of selectively forming a film on a region of a semiconductor substrate on which a channel is to be formed, a step of ion-implanting the same conductivity type impurities as the substrate with the film as a mask, and a step of removing the ion-implanted impurity. A step of thermally diffusing and anisotropically etching the substrate using the coating as an etching mask,
Forming a recess in which the impurity is added on the entire side wall of the channel region under the coating, and making the bottom of the recess deeper than the diffusion peak position of the impurity; and then forming a substrate on the bottom of the recess. 1. A method of manufacturing a semiconductor device, comprising: a step of ion-implanting the same conductivity type impurity and diffusing it; and a step of forming an inter-element isolation region by filling the recess with an insulator.