JPH06310534A - Manufacture of soi type mos transistor - Google Patents
Manufacture of soi type mos transistorInfo
- Publication number
- JPH06310534A JPH06310534A JP12207593A JP12207593A JPH06310534A JP H06310534 A JPH06310534 A JP H06310534A JP 12207593 A JP12207593 A JP 12207593A JP 12207593 A JP12207593 A JP 12207593A JP H06310534 A JPH06310534 A JP H06310534A
- Authority
- JP
- Japan
- Prior art keywords
- region
- mos transistor
- source
- type mos
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高速ＭＯＳトランジス
タであるＳＯＩ型ＭＯＳトランジスタの製造方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an SOI type MOS transistor which is a high speed MOS transistor.
【０００２】[0002]
【従来の技術】高速ＭＯＳトランジスタとして、ＳＯＩ
型のＭＯＳトランジスタの研究がなされてきている。2. Description of the Related Art SOI is used as a high-speed MOS transistor.
Type MOS transistors have been studied.
【０００３】ＳＯＩ型のＭＯＳトランジスタを製造する
上でＢｕｌｋ型のＭＯＳトランジスタと大きく異なる点
は素子分離領域にある。A great difference in manufacturing an SOI type MOS transistor from a bulk type MOS transistor lies in an element isolation region.
【０００４】図３にＢｕｌｋ型ＭＯＳトランジスタとＳ
ＯＩ型ＭＯＳトランジスタの断面構造を示す。FIG. 3 shows a bulk type MOS transistor and S
The cross-sectional structure of an OI type MOS transistor is shown.
【０００５】図３（ａ）はＭＯＳトランジスタの平面
図、図３（ｂ）は図３（ａ）のＡ−Ａ′線断面図で、Ｂ
ｕｌｋ型ＭＯＳトランジスタを示す。また、図３（ｃ）
は同様の部分の断面図として、ＳＯＩ型ＭＯＳトランジ
スタを示す。FIG. 3A is a plan view of the MOS transistor, and FIG. 3B is a sectional view taken along the line AA 'of FIG.
A ulk type MOS transistor is shown. In addition, FIG.
Shows an SOI type MOS transistor as a sectional view of a similar portion.
【０００６】図３において、２０１は素子領域となるＳ
ｉ基板、２０２は素子分離領域、２０３はゲート電極、
２０４，２０５はソース・ドレイン領域、２０６，２０
７はソース・ドレインのコンタクト、２０８，２０９は
ソース・ドレインの電極、２１０は下地酸化膜を示す。In FIG. 3, 201 is an element region S
i substrate, 202 is an element isolation region, 203 is a gate electrode,
Reference numerals 204 and 205 denote source / drain regions, and 206 and 20.
Reference numeral 7 is a source / drain contact, 208 and 209 are source / drain electrodes, and 210 is a base oxide film.
【０００７】図３（ｂ）に示すＢｕｌｋ型ＭＯＳトラン
ジスタの場合、素子分離領域２０２の下には十分な深さ
で素子領域となるＳｉ基板２０１の領域が存在するのに
対し、図３（ｃ）に示すＳＯＩ型ＭＯＳトランジスタの
場合、素子分離領域２０２の下に絶縁膜としての下地酸
化膜２１０が形成されており、素子領域となるＳｉ基板
２０１が素子分離領域２０２及び下地酸化膜２１０によ
る絶縁膜に狭まれた構造となる。In the case of the bulk type MOS transistor shown in FIG. 3B, there is a region of the Si substrate 201 which becomes a device region with a sufficient depth below the device isolation region 202, while in FIG. In the case of the SOI type MOS transistor shown in (1), a base oxide film 210 as an insulating film is formed below the element isolation region 202, and the Si substrate 201 to be the element region is insulated by the element isolation region 202 and the base oxide film 210. The structure is narrowed by the membrane.
【０００８】従来、このようなＳＯＩ型ＭＯＳトランジ
スタを作製する場合、素子領域となる基板２０１に対
し、チャネル領域の導電型を決定すべく、ソース・ドレ
イン領域とは反対導電型の不純物をイオン注入等の方法
により導入した後、素子分離領域となる酸化膜２０２を
形成していた。Conventionally, in the case of manufacturing such an SOI type MOS transistor, an impurity having a conductivity type opposite to that of the source / drain regions is ion-implanted into the substrate 201 which is an element region in order to determine the conductivity type of the channel region. After the introduction by the method described above, the oxide film 202 to be the element isolation region was formed.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上述し
た図３（ｃ）に示すようなＳＯＩ型ＭＯＳトランジスタ
には、Ｓｉ基板２０１と絶縁膜２０２，２１０界面に固
定電荷が形成され、その界面が不安定になるという問題
点がある。However, in the SOI type MOS transistor as shown in FIG. 3 (c) described above, fixed charges are formed at the interface between the Si substrate 201 and the insulating films 202 and 210, and the interface is not formed. There is a problem that it becomes stable.
【００１０】これは、素子分離の酸化工程を行う場合
に、従来、先に導入しておいたソース・ドレイン領域と
は反対導電型の不純物が、素子分離の酸化膜２０２中に
偏析され、素子領域となるＳｉ基板２０１の不純物濃度
を不安定にするためであり、このような現象により、Ｍ
ＯＳトランジスタのしきい値電圧が一定せず、またＯＦ
Ｆ時にソース・ドレイン間にリーク電流が発生する等の
問題が生じる。This is because, when an oxidation step for element isolation is performed, impurities having a conductivity type opposite to that of the source / drain regions, which has been conventionally introduced, are segregated in the oxide film 202 for element isolation, and This is for making the impurity concentration of the Si substrate 201 which becomes the region unstable, and by such a phenomenon, M
The threshold voltage of the OS transistor is not constant, and the OF
At the time of F, there arises a problem that a leak current is generated between the source and the drain.
【００１１】［発明の目的］本発明は、上述した従来例
における問題点を解消するためになされたもので、ＭＯ
Ｓトランジスタのしきい値電圧を均一にし、かつＯＦＦ
時のリーク電流を抑制することができるＳＯＩ型ＭＯＳ
トランジスタの製造方法を得ることを目的とする。[Object of the Invention] The present invention has been made in order to solve the above-mentioned problems in the conventional example.
Makes the threshold voltage of the S transistor uniform and turns it off
SOI type MOS capable of suppressing leakage current at the time
It is an object to obtain a method for manufacturing a transistor.
【００１２】[0012]
【課題を解決するための手段】本発明は、前述した課題
を解決するための手段として、素子分離領域の形成後
に、素子領域となるＳｉ領域に対してソース・ドレイン
領域とは反対導電形の不純物を注入し、該不純物領域を
下地絶縁膜及び前記素子分離領域の側壁まで到達させる
ことを特徴とするＳＯＩ型ＭＯＳトランジスタの製造方
法を有する。According to the present invention, as means for solving the above-mentioned problems, after the formation of the element isolation region, the Si region to be the element region has a conductivity type opposite to that of the source / drain region. There is provided a method for manufacturing an SOI-type MOS transistor, characterized in that an impurity is injected and the impurity region reaches the side wall of the base insulating film and the element isolation region.
【００１３】[0013]
【作用】本発明によれば、ＳＯＩ型ＭＯＳトランジスタ
において、素子分離領域を形成した後に、ソース・ドレ
イン領域とは反対導電型の素子領域となる基板の濃度を
決定する不純物を導入することにより、従来発生してい
た素子分離領域形成のための酸化工程による不純物濃度
の変化を無くすことができる。特に、本発明によれば、
素子領域と素子分離領域側壁部の界面近傍の不純物濃度
を安定して制御することができる。According to the present invention, in an SOI type MOS transistor, after forming an element isolation region, by introducing an impurity for determining the concentration of a substrate which becomes an element region having a conductivity type opposite to that of a source / drain region, It is possible to eliminate the change in the impurity concentration caused by the oxidation process for forming the element isolation region, which has occurred conventionally. In particular, according to the invention,
It is possible to stably control the impurity concentration near the interface between the element region and the sidewall of the element isolation region.
【００１４】従って、素子領域となる基板濃度の制御性
を向上させることができ、所望の不純物濃度を得ること
ができる。このため、ＭＯＳトランジスタのしきい値電
圧が均一に形成され、ＯＦＦ時のリーク電流も抑制する
ことが可能となる。Therefore, the controllability of the concentration of the substrate serving as the element region can be improved, and a desired impurity concentration can be obtained. Therefore, the threshold voltage of the MOS transistor is formed uniformly, and the leak current at the time of OFF can be suppressed.
【００１５】更には、素子分離領域を予め形成してある
ため、ウエルが自己整合的に形成され、ＣＭＯＳ化等に
おいて、微細化を行う有効な手段となり得る。Furthermore, since the element isolation region is formed in advance, the well is formed in a self-aligned manner, which can be an effective means for miniaturization in CMOS and the like.
【００１６】[0016]
【実施例】以下、本発明を図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００１７】図１は本発明によるＳＯＩ型ＭＯＳトラン
ジスタの製造方法を好適に示す実施態様例である。FIG. 1 shows an example of a preferred embodiment of a method for manufacturing an SOI type MOS transistor according to the present invention.
【００１８】図１（ａ）はＳＯＩ基板である。例えば、
ＳＩＭＯＸウエハであれば、１０１はシリコン基板、１
０２は酸化膜、１０３はデバイスを形成するためのシリ
コン層である。FIG. 1A shows an SOI substrate. For example,
If it is a SIMOX wafer, 101 is a silicon substrate, 1
Reference numeral 02 is an oxide film, and 103 is a silicon layer for forming a device.
【００１９】また、図１（ｂ）は素子分離の手法とし
て、ＬＯＣＯＳ酸化を用いる場合のフローである。１０
４は酸化膜、１０５はパターニングされた窒化膜であ
る。これを熱酸化することにより、図１（ｃ）を得る。
熱酸化により形成されるフィールド酸化膜１０６は、下
地酸化膜１０２と接触し、素子が完全に分離される。Further, FIG. 1B is a flow when LOCOS oxidation is used as a device isolation method. 10
Reference numeral 4 is an oxide film, and 105 is a patterned nitride film. By thermally oxidizing this, FIG. 1 (c) is obtained.
The field oxide film 106 formed by thermal oxidation comes into contact with the underlying oxide film 102, and the element is completely separated.
【００２０】続いて、窒化膜、酸化膜除去後ゲート酸化
を行い、基板濃度決定のためイオン注入等の方法を用
い、図（ｄ）に示すように不純物１０７を導入する。Subsequently, after the nitride film and the oxide film are removed, gate oxidation is performed, and an impurity 107 is introduced as shown in FIG. 3D using a method such as ion implantation for determining the substrate concentration.
【００２１】従来から、基板濃度決定のため、イオン注
入等の方法を用い不純物を導入する手法があるが、従来
の場合はしきい値をコントロールするために、ゲート酸
化膜直下の極表面領域のみに不純物を導入した。本発明
では、素子分離領域側壁に不純物１０７を導入すること
が第１の目的である。付加的な効果として、しきい値を
制御することも可能となる。更に、ＣＭＯＳ構成にする
場合、ウエルを自己整合的に形成できるため、微細化に
対しても有効な手法となる。Conventionally, there is a method of introducing impurities using a method such as ion implantation for determining the substrate concentration, but in the conventional case, only the pole surface region directly under the gate oxide film is controlled in order to control the threshold value. Impurities were introduced into. In the present invention, the first purpose is to introduce the impurity 107 into the sidewall of the element isolation region. As an additional effect, it is also possible to control the threshold value. Furthermore, when the CMOS structure is used, the wells can be formed in a self-aligned manner, which is an effective method for miniaturization.
【００２２】図１（ｅ）に示す１０８はゲート電極であ
り、１０９はソース・ドレイン形成のための不純物導入
である。また、図１（ｆ）に示す１１０はチャネル領
域、１１１，１１２は、ソース・ドレイン領域、１１３
は層間絶縁膜、１１４は、ソース・ドレインのための電
極である。Reference numeral 108 shown in FIG. 1E is a gate electrode, and 109 is an impurity introduction for forming a source / drain. Further, in FIG. 1F, 110 is a channel region, 111 and 112 are source / drain regions, 113
Is an interlayer insulating film, and 114 is an electrode for source / drain.
【００２３】次に、プロセス条件を含め、詳細な製造方
法を示す。Next, a detailed manufacturing method including process conditions will be described.
【００２４】例えば、市販されているＳＩＭＯＸウエハ
を用いた場合、酸素系の注入条件にもよるが、図１
（ａ）に示す酸化膜１０２は、３０００〜４０００Å，
Ｓｉデバイス層は、２０００Å程度になる。Ｓｉデバイ
ス層は熱処理のため、不純物は１０14ｃｍ-3以下となっ
ている。Ｓｉデバイス層の厚さは、この後エピタキシャ
ル成長等を行い、厚くすることも可能である。For example, when a commercially available SIMOX wafer is used, it depends on the oxygen-based implantation conditions, as shown in FIG.
The oxide film 102 shown in (a) is 3000 to 4000 Å,
The Si device layer is about 2000 Å. Due to the heat treatment of the Si device layer, impurities are 10 14 cm −3 or less. The thickness of the Si device layer can be increased by performing epitaxial growth or the like thereafter.
【００２５】次に、ＬＯＣＯＳ酸化のための、酸化膜１
０４と窒化膜１０５を図１（ｂ）に示すように形成す
る。この膜厚により、ＬＯＣＯＳ酸化のエッヂ部分の形
成、つまり、素子分離側壁の形状が変化する。通常、窒
化膜エッチング時の選択比も考え、２００〜５００Å程
度の酸化膜上に、１０００〜２０００Å程度の窒化膜１
０５を形成し、この窒化膜１０５をパターニングする。Next, oxide film 1 for LOCOS oxidation
04 and the nitride film 105 are formed as shown in FIG. This film thickness changes the formation of the edge portion of LOCOS oxidation, that is, the shape of the element isolation side wall. Usually, considering the selection ratio when etching the nitride film, the nitride film 1 of about 1000 to 2000Å is formed on the oxide film of about 200 to 500Å.
05 is formed, and the nitride film 105 is patterned.
【００２６】次に、フィールド酸化を施す。シリコン厚
が〜２０００Å程度であれば、〜５０００Å程度の酸化
で完全な素子分離が形成可能となる（図１（ｃ）参
照）。Next, field oxidation is performed. If the silicon thickness is about 2000 Å, complete element isolation can be formed by oxidation of about 5000 Å (see FIG. 1C).
【００２７】続いて、リン酸処理等により、窒化膜１０
５を除去し、フッ酸処理等により、酸化膜を除去する
（図１（ｄ）参照）。Subsequently, the nitride film 10 is subjected to phosphoric acid treatment or the like.
5 is removed, and the oxide film is removed by hydrofluoric acid treatment or the like (see FIG. 1D).
【００２８】次に、ゲート酸化膜を形成する。ゲート酸
化膜厚は、１００〜５００Å程度形成する。Next, a gate oxide film is formed. The gate oxide film thickness is formed to about 100 to 500 Å.
【００２９】続いて、本発明の特徴である不純物の導入
を行う（図１（ｄ）参照）。例えば、不純物としてＰ形
不純物１０７を用いるならば、ＢＦ2 + よりもＢ+ の方
がよい。ＢＦ2 + の不純物分布に比較し、Ｂ+ の方が広
域に広がる点にある。これもまた本発明の特徴である。Subsequently, the introduction of impurities, which is a feature of the present invention, is carried out (see FIG. 1 (d)). For example, if P-type impurities 107 are used as impurities, B + is better than BF 2 + . Compared to the impurity distribution of BF 2 + , B + is spread over a wider area. This is also a feature of the present invention.
【００３０】更に、不純物注入後、不純物１０７がフィ
ールド酸化膜の素子分離領域１０６側壁に十分到達する
ように熱処理を行う。このため、１０００℃以上の熱処
理により、十分な基板濃度を得ることができる。この後
のプロセスで、素子分離側壁の不純物濃度が確保されて
いることが必要である。Further, after the impurity implantation, heat treatment is performed so that the impurities 107 sufficiently reach the side wall of the element isolation region 106 of the field oxide film. Therefore, a sufficient substrate concentration can be obtained by heat treatment at 1000 ° C. or higher. In the subsequent process, it is necessary to secure the impurity concentration on the element isolation side wall.
【００３１】続いて、ゲート電極１０８等の形成を行
い、ソース・ドレイン形成のための不純物１０９をイオ
ン注入し、ソース・ドレイン領域１１１，１１２を形成
し、更に各々の領域の電極等を形成する（図１（ｅ）参
照）。Subsequently, the gate electrode 108 and the like are formed, the impurity 109 for forming the source / drain is ion-implanted to form the source / drain regions 111 and 112, and further the electrodes and the like in each region are formed. (See FIG. 1 (e)).
【００３２】［他の実施例］前記実施例では、素子分離
にＬＯＣＯＳ酸化を用いた場合について説明したが、本
発明は、ＬＯＣＯＳ酸化に限ったことではない。本発明
のポイントは、素子分離工程後に基板濃度を決定する点
にある。例えば、メサ型の素子分離を行っても同様の効
果が期待できる。[Other Embodiments] Although the LOCOS oxidation is used for element isolation in the above embodiments, the present invention is not limited to the LOCOS oxidation. The point of the present invention is to determine the substrate concentration after the element isolation process. For example, the same effect can be expected by performing mesa-type element isolation.
【００３３】図２にメサ型のＭＯＳトランジスタの平面
図（ａ）及びそのＢ−Ｂ’断面図（ｂ）を示す。図２に
おいて、３０１はシリコン基板、３０２は下地酸化膜、
３０３はチャネル部（素子領域となる基板）、３０４は
ゲート電極、３０５，３０６はソース・ドレイン領域で
ある。FIG. 2 shows a plan view (a) of the mesa type MOS transistor and a BB 'sectional view (b) thereof. In FIG. 2, 301 is a silicon substrate, 302 is a base oxide film,
Reference numeral 303 is a channel portion (a substrate to be an element region), 304 is a gate electrode, and 305 and 306 are source / drain regions.
【００３４】このような構造では、従来、前述した理由
で矢印のソース・ドレイン間リークが発生するという問
題があった。In such a structure, conventionally, there has been a problem that the leakage between the source and the drain indicated by the arrow occurs due to the above-mentioned reason.
【００３５】本実施例でも、素子分離工程の後に、素子
領域となる基板（チャネル部）３０３の不純物濃度を決
定すべくソース・ドレイン領域とは反対導電型の不純物
の注入工程を行なう。Also in the present embodiment, after the element isolation step, the step of implanting an impurity of the conductivity type opposite to that of the source / drain regions is performed in order to determine the impurity concentration of the substrate (channel portion) 303 which becomes the element region.
【００３６】本発明の方法によれば、図２（ｂ）に示す
ように、素子領域となる基板（チャネル部）３０３は、
その端部が薄膜化されている。According to the method of the present invention, as shown in FIG. 2 (b), the substrate (channel portion) 303 which becomes the element region is
Its end is thinned.
【００３７】このため、このような形状の基板３０３に
対して不純物のイオン注入を行なうと、基板濃度が端部
で増加することになり、端部で発生するソース・ドレイ
ン間リークが抑制される。Therefore, when the impurity ions are implanted into the substrate 303 having such a shape, the substrate concentration increases at the end portion, and the source-drain leak that occurs at the end portion is suppressed. .
【００３８】[0038]
【発明の効果】以上説明したように、本発明によれば、
素子分離工程後に、素子領域となる基板濃度を決定する
ためのソース・ドレイン領域とは反対導電型の不純物導
入工程を行うことにより、注入した不純物の濃度が変化
させられることが無く、安定した所望の濃度の素子領域
基板が得られる。As described above, according to the present invention,
After the element isolation step, the impurity concentration of the implanted impurities is not changed by performing the impurity introduction step of the conductivity type opposite to that of the source / drain regions for determining the concentration of the substrate to be the element region. A device region substrate having a concentration of is obtained.
【００３９】このため、ＭＯＳトランジスタのしきい値
電圧が均一に形成され、ＳＯＩ型ＭＯＳトランジスタ特
有のソース・ドレイン間リーク電流を抑制することがで
きるという効果が得られる。Therefore, the threshold voltage of the MOS transistor is formed uniformly, and the effect that the leak current between the source and the drain peculiar to the SOI type MOS transistor can be suppressed can be obtained.
【００４０】また、本発明の特徴は、トランジスタの構
造的な変化を伴うことなく、リーク電流を抑制でき、微
細化に対しても有効な手法である。Further, the feature of the present invention is that the leak current can be suppressed without any structural change of the transistor and the method is effective for miniaturization.
【図１】本発明のプロセスフロー図である。FIG. 1 is a process flow diagram of the present invention.
【図２】本発明のメサ型ＭＯＳトランジスタへの応用例
を示す図である。FIG. 2 is a diagram showing an application example of the present invention to a mesa type MOS transistor.
【図３】従来例のＳＯＩ型ＭＯＳトランジスタの構造、
及びソース・ドレインリーク電流を説明するための図で
ある。FIG. 3 is a structure of a conventional SOI type MOS transistor,
FIG. 6 is a diagram for explaining source / drain leakage current.
１０１ シリコン基板 １０２ 下地酸化膜 １０３ 素子領域となるシリコン基板 １０４ 酸化膜 １０５ 窒化膜 １０６ フィールド酸化膜（素子分離領域） １０７ 素子領域となる基板濃度を決定するための、
ソース・ドレインとは反対導電型の不純物 １０８ ゲート電極 １０９ ソース・ドレイン形成のための不純物 １１０ チャネル領域 １１１，１１２ ソース・ドレイン領域 １１３ 層間絶縁膜 ２０１ 素子領域となるＳｉ基板、 ２０２ 素子分離領域、 ２０３ ゲート電極、 ２０４，２０５ ソース・ドレイン領域、 ２０６，２０７ ソース・ドレインのコンタクト、 ２０８，２０９ ソース・ドレインの電極、 ２１０ 下地酸化膜、 ３０１ シリコン基板、 ３０２ 下地酸化膜、 ３０３ チャネル部（素子領域となる基板）、 ３０４ ゲート電極、 ３０５，３０６ ソース・ドレイン101 Silicon Substrate 102 Underlying Oxide Film 103 Silicon Substrate to Be Element Region 104 Oxide Film 105 Nitride Film 106 Field Oxide Film (Element Isolation Region) 107 To Determine the Concentration of Substrate to Be Element Region,
Impurities of opposite conductivity type to the source / drain 108 Gate electrode 109 Impurities for forming source / drain 110 Channel regions 111, 112 Source / drain regions 113 Inter-layer insulation film 201 Si substrate to be an element region 202 Element isolation region 203 Gate electrode, 204, 205 source / drain region, 206, 207 source / drain contact, 208, 209 source / drain electrode, 210 underlying oxide film, 301 silicon substrate, 302 underlying oxide film, 303 channel part (device region and Substrate), 304 gate electrode, 305, 306 source / drain
Claims (5)
領域に対してソース・ドレイン領域とは反対導電型の不
純物を注入し、該不純物領域を下地絶縁膜及び素子分離
領域の側壁まで到達させることを特徴とするＳＯＩ型Ｍ
ＯＳトランジスタの製造方法。1. A Si that becomes an element region after an element isolation process.
An SOI type M characterized in that an impurity having a conductivity type opposite to that of the source / drain region is implanted into the region and the impurity region reaches the sidewalls of the base insulating film and the element isolation region.
Manufacturing method of OS transistor.
形の不純物を注入した後、該不純物領域を下地絶縁膜及
び素子分離領域の側壁まで到達させる熱処理工程を含む
ことを特徴とする請求項１に記載のＳＯＩ型ＭＯＳトラ
ンジスタの製造方法。2. The method according to claim 1, further comprising a heat treatment step of implanting an impurity having a conductivity type opposite to that of the source / drain regions and then reaching the sidewalls of the base insulating film and the element isolation region. A method for manufacturing an SOI-type MOS transistor according to 1.
請求項１記載のＳＯＩ型ＭＯＳトランジスタの製造方
法。3. The method for manufacturing an SOI type MOS transistor according to claim 1, wherein the impurity region is a P type impurity region.
ることを特徴とする請求項３に記載のＳＯＩ型ＭＯＳト
ランジスタの製造方法。4. The method for manufacturing an SOI-type MOS transistor according to claim 3, wherein B + ions are used as the P-type impurities.
おいて、素子分離工程後、素子領域となるＳｉ基板に対
して、ソース・ドレイン領域とは反対導電型の不純物の
注入工程を行なうことを特徴とするＳＯＩ型ＭＯＳトラ
ンジスタの製造方法。5. A mesa-type SOI MOS transistor is characterized in that after the element isolation step, a step of implanting an impurity of a conductivity type opposite to that of the source / drain regions is performed on the Si substrate to be the element region. Method for manufacturing SOI type MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12207593A JPH06310534A (en) | 1993-04-27 | 1993-04-27 | Manufacture of soi type mos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12207593A JPH06310534A (en) | 1993-04-27 | 1993-04-27 | Manufacture of soi type mos transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310534A true JPH06310534A (en) | 1994-11-04 |
Family
ID=14827036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12207593A Pending JPH06310534A (en) | 1993-04-27 | 1993-04-27 | Manufacture of soi type mos transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310534A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192840B2 (en) | 2002-10-30 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method using oxygen ion implantation |
| JP2010206102A (en) * | 2009-03-05 | 2010-09-16 | Seiko Epson Corp | Semiconductor device and method of manufacturing the same |
-
1993
- 1993-04-27 JP JP12207593A patent/JPH06310534A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192840B2 (en) | 2002-10-30 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method using oxygen ion implantation |
| JP2010206102A (en) * | 2009-03-05 | 2010-09-16 | Seiko Epson Corp | Semiconductor device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5494846A (en) | Method of manufacturing semiconductor device | |
| US6096583A (en) | Semiconductor device and manufacturing method thereof | |
| JPH09129721A (en) | Manufacture of semiconductor device | |
| US5872044A (en) | Late process method for trench isolation | |
| JPH0923010A (en) | Semiconductor element and its preparation | |
| JPH0982956A (en) | Semiconductor device and manufacture thereof | |
| US6724049B2 (en) | SOI semiconductor device with insulating film having different properties relative to the buried insulating film | |
| US6326272B1 (en) | Method for forming self-aligned elevated transistor | |
| US5342803A (en) | Method for isolating circuit elements for semiconductor device | |
| JPS626671B2 (en) | ||
| JPH11145273A (en) | Manufacture of semiconductor device | |
| JPH10214888A (en) | Manufacture of semiconductor device | |
| JPH04276662A (en) | Manufacture of semiconductor device | |
| JPH06310534A (en) | Manufacture of soi type mos transistor | |
| KR19980081139A (en) | Method of forming a CMOS circuit device | |
| JP2021153163A (en) | Manufacturing method for semiconductor device, and semiconductor device | |
| GB2123605A (en) | MOS integrated circuit structure and method for its fabrication | |
| JPH0923013A (en) | Semiconductor element and its preparation | |
| JPS6112390B2 (en) | ||
| JPH0334655B2 (en) | ||
| JP2531688B2 (en) | Method for manufacturing semiconductor device | |
| JP2000306991A (en) | Fabrication of semiconductor device | |
| JP2674568B2 (en) | Method for manufacturing semiconductor device | |
| JPH0779126B2 (en) | Method for manufacturing semiconductor device | |
| JPH05121535A (en) | Diffusion method for impurity and dielectric isolation method of wafer |