JP2018152811A - 電圧制御発振器 - Google Patents

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Abstract

【課題】一つの実施形態は、組み込まれるシステムの回路特性への影響が回避され、且つ、温度補償用の容量素子を追加することなく温度依存性が抑制できる構成を備えた電圧制御発振器を提供することを目的とする。【解決手段】一つの実施形態によれば、容量素子の容量とインダクタンス素子のインダクタンスの値で発振周波数が定まる電圧制御発振器であって、前記容量素子は印加される電圧によって容量が変化する可変容量素子を有する。前記可変容量素子の一方の電極に接続され、発振周波数を制御する制御電圧が印加される制御入力端を有する。温度と共に変化する電圧を生成する補償電圧生成回路を有する。一端が前記可変容量素子の他方の電極に直接接続され、他端に前記補償電圧生成回路の出力端の電圧が供給される抵抗素子を有する。【選択図】図２

Description

本実施形態は、電圧制御発振器に関する。
従来、電圧制御発振器の発振周波数が温度によって変動する温度依存性を抑制する為、温度補償用の容量素子を付加する技術が開示されている。しかしながら、温度補償用の容量素子の追加は、本来不要な容量を追加することになる為、電圧制御発振器の雑音特性を劣化させ、かつ電圧制御発振器を形成する半導体集積回路の面積を増加させる為、コストアップとなる。また、電圧制御発振器は、例えば、位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）においてループフィルタからの信号によって発振周波数が制御される。温度補償用の回路がＰＬＬのループ特性に影響を与えてしまう場合、ＰＬＬ回路の動作を不安定にする。従って、電圧制御発振器の温度依存性を抑制する構成は、組み込まれるシステムの回路特性に影響を与えず、また、温度補償用の容量素子の追加の必要が無く、電圧制御発振器の特性を劣化させず、且つコストが軽減出来る構成であることが望まれる。
米国特許出願公開第２００９／００３３４２８号明細書 特許第５５２８９４４号公報
一つの実施形態は、組み込まれるシステムの回路特性への影響が回避され、且つ、温度補償用の容量素子を追加することなく温度依存性が抑制できる構成を備えた電圧制御発振器を提供することを目的とする。
一つの実施形態によれば、容量素子の容量とインダクタンス素子のインダクタンスの値で発振周波数が定まる電圧制御発振器であって、前記容量素子は印加される電圧によって容量が変化する可変容量素子を有する。前記可変容量素子の一方の電極に接続され、発振周波数を制御する制御電圧が印加される制御入力端を有する。温度と共に変化する電圧を生成する補償電圧生成回路を有する。一端が前記可変容量素子の他方の電極に直接接続され、他端に前記補償電圧生成回路の出力端の電圧が供給される抵抗素子を有する。
図１は、実施形態にかかる電圧制御発振器が組み込まれるＰＬＬ回路の構成例を示す図である。 図２は、第１の実施形態の電圧制御発振器の構成を示す図である。 図３は、図２の実施形態の電圧制御発振器の温度変化と容量の変化の関係を説明する為の図である。 図４は、電圧制御発振器のシミュレーション結果を示す図である。 図５は、図２の第１の実施形態の電圧制御発振器の構成を具体的に示す図である。 図６は、第２の実施形態の電圧制御発振器の構成を示す図である。 図７は、図６の第２の実施形態の電圧制御発振器の構成を具体的に示す図である。 図８は、抵抗素子の構成例を概略的に示す図である。 図９は、可変容量素子の構成例を示す図である。 図１０は、可変容量素子の他の構成例を示す図である。 図１１は、補償電圧生成回路の一つの構成例を示す図である。 図１２は、補償電圧生成回路の他の構成例を示す図である。
以下に添付図面を参照して、実施形態にかかる電圧制御発振器を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
図１は、実施形態にかかる電圧制御発振器が組み込まれるＰＬＬ回路の構成例を示す図である。ＰＬＬ回路は、位相周波数比較器１、チャージポンプ回路２、ループフィルタ３、電圧制御発振器４、及び分周器６を有する。
位相周波数比較器１には、入力ＲＥＦと分周器６の出力信号が供給される。位相周波数比較器１は、入力ＲＥＦと分周器６の出力信号の位相差を比較し、その比較結果に応じて出力信号（ＵＰ、ＤＮ）を出力する。出力信号ＵＰは、電圧制御発振器４の発振周波数を増加させる信号であり、入力ＲＥＦの立ち上がりあるいは立ち下がりが分周器６の出力信号の立ち上がりあるいは立ち下がりよりも早い場合に、その時間差だけ出力がＨｉになる。逆に出力信号ＤＮは電圧制御発振器４の発振周波数を減少させる信号であり、分周器６の出力信号の立ち上がりあるいは立ち下がりが入力ＲＥＦの立ち上がりあるいは立ち下がりよりも早い場合に、その時間差だけ出力がＨｉになる。出力信号（ＵＰ、ＤＮ）は、例えば、デジタル信号である。
位相周波数比較器１の出力信号（ＵＰ、ＤＮ）は、チャージポンプ回路２に供給される。チャージポンプ回路２は、位相周波数比較器１の出力信号（ＵＰ、ＤＮ）がＨｉとなっている時間だけ、ループフィルタ３に電流を流し込む、あるいはループフィルタ３から電流を引き抜く。
ループフィルタ３は、例えば、抵抗素子と容量素子によるローパスフィルタを構成する。位相ノイズ特性を決定し、ＰＬＬ回路の動作を安定化させる。ループフィルタ３の制御電圧Ｖｔｕｎｅは、電圧制御発振器４に供給される。
電圧制御発振器４は、補償電圧生成回路５を有する。補償電圧生成回路５は、温度変化による発振周波数の変動を抑制する為の補償電圧Ｖｂｉａｓを生成する。補償電圧Ｖｂｉａｓは、電圧制御発振器４の周波数を決定するＬＣ共振回路（図示せず）に供給される。補償電圧生成回路５を含めた電圧制御発振器４の実施形態の構成については、後述する。電圧制御発振器４の出力ＯＵＴが出力される。
電圧制御発振器４の出力ＯＵＴは、分周器６に供給される。分周器６は、出力ＯＵＴを１／Ｎ倍に分周して位相周波数比較器１に供給する。ＰＬＬ回路は、位相周波数比較器１に供給される入力ＲＥＦと分周器６からの信号を比較して、両者が一致する様に動作する。すなわち、入力ＲＥＦを１／Ｎ倍に分周した出力ＯＵＴが出力される様に動作する。
（第１の実施形態）
図２は、第１の実施形態の電圧制御発振器４の構成を示す図である。本実施形態の電圧制御発振器４は、電源電圧ＶＤＤが印加される電源供給線１０と接地電位が印加される電源供給線１１の間に接続される補償電圧生成回路５を有する。補償電圧生成回路５は、温度と共に変化する補償電圧Ｖｂｉａｓを生成する。補償電圧生成回路５は、温度の上昇に従って電流値が減少する電流Ｉｃを供給する負の温度特性電流源２０と抵抗３０の直列回路を有する。
負の温度特性電流源２０は、負の傾きで絶対温度に比例して減少する電流を供給する絶対温度相補（ＣＴＡＴ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）電流源で構成することができる。
抵抗３０には、負の温度特性電流源２０の電流Ｉｃが供給される。電流Ｉｃによる電圧降下に応じた補償電圧Ｖｂｉａｓが、出力端Ｘに発生する。
電圧制御発振器４は、ＰＭＯＳトランジスタ６０を有する。ＰＭＯＳトランジスタ６０のソースは電源供給線１０に接続され、ドレインはインダクタンス素子６１に接続される。ＰＭＯＳトランジスタ６０のゲートには、バイアス電圧ＶＢが供給される。ＰＭＯＳトランジスタ６０のドレインが接続される点６３はインダクタンス素子６１の中間点で、インダクタンス素子６１のインダクタンスの１／２の値のポイントである。
インダクタンス素子６１の一端が接続されるＰ点と他端が接続されるＱ点の間には、容量素子４０、可変容量素子４１、可変容量素子４２、及び容量素子４３の直列回路が接続される。インダクタンス素子６１と、容量素子４０、可変容量素子４１、可変容量素子４２、及び容量素子４３の直列回路は、ＬＣ共振回路７を構成する。
可変容量素子４１と可変容量素子４２の一方の電極の共通の接続端である制御入力端４８には、制御電圧Ｖｔｕｎｅが供給される。制御電圧Ｖｔｕｎｅの値により可変容量素子４１、４２の容量を変化させて電圧制御発振器の発振周波数を制御する。制御電圧Ｖｔｕｎｅは、例えば、ＰＬＬ回路のループフィルタ３から供給される。
可変容量素子４１とＰ点との間に接続される容量素子４０、及び、可変容量素子４２とＱ点との間に接続される容量素子４３は、夫々、Ｐ点、Ｑ点の直流電圧が可変容量素子４１と４２に影響を与えることを防止する。これにより、制御電圧Ｖｔｕｎｅと補償電圧Ｖｂｉａｓの差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）による可変容量素子４１、４２の容量の制御が可能になる。
容量素子４０と可変容量素子４１の他方の電極の接続点４６、及び、可変容量素子４２の他方の電極と容量素子４３との接続点４７は、夫々対応する抵抗素子４４、４５の各々の一端に直接接続され、抵抗素子４４、４５の各々の他端は補償電圧生成回路５の出力端Ｘに直接接続されて、補償電圧Ｖｂｉａｓの供給を受ける。ここで言う直接接続は、抵抗素子４４、４５の抵抗の値を変化させる能動素子等の回路素子を介さず、配線、ビア（Ｖｉａ）等による一般的な接続構成を含む。抵抗素子４４、４５は、可変容量素子４１、４２にバイアス電圧を印加するバイアス抵抗として機能する。
抵抗素子４４、４５を介して供給される出力端Ｘの補償電圧Ｖｂｉａｓによって可変容量素子４１と４２の容量は制御される。可変容量素子４１、４２を充放電する制御ではない為、抵抗素子４４、４５は、高抵抗とすることが出来る。抵抗素子４４、４５の抵抗値は、可変容量素子４４、４５のインピーダンスに対して十分に高い値、例えば、数ＫΩに設定される。
抵抗素子４４、４５を高抵抗とすることで、接続点４６、４７から補償電圧生成回路５側を見た場合のインピーダンスが高くなる為、補償電圧生成回路５の回路特性が制御入力端４８に接続される回路側に及ぼす影響を回避することが出来る。抵抗素子４４、４５の構成については、後述する。
可変容量素子４１、４２としては、例えば、印加する電圧で容量が変化するバラクタを用いる。制御電圧Ｖｔｕｎｅと補償電圧Ｖｂｉａｓの差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）を生成し、その差電圧を調整することによって可変容量素子４１、４２の容量を調整することが出来る。差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）を大きくすることによりバラクタの空乏層を広げて容量を小さくし、逆に、差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）を小さくすることによりバラクタの空乏層を狭めて可変容量素子４１、４２の容量を増大させる制御とすることが出来る。
電流Ｉｃは、温度の上昇に従って減少する。従って、電流Ｉｃと抵抗３０によって生じる補償電圧Ｖｂｉａｓも温度の上昇に従って減少する。この為、制御電圧Ｖｔｕｎｅが一定の場合、差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）は、温度の上昇に従って増加する。すなわち、温度の上昇に従って増加する差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）が、可変容量素子４１、４２の電極間に印加される。これにより、可変容量素子４１、４２の容量は、温度の上昇と共に減少する。
インダクタンス素子６１の一端が接続されるＰ点には、ＮＭＯＳトランジスタ３２のドレインが接続される。ＮＭＯＳトランジスタ３２のソースは電源供給線１１に接続される。インダクタンス素子６１の他端が接続されるＱ点には、ＮＭＯＳトランジスタ３３のドレインが接続される。ＮＭＯＳトランジスタ３３のソースは電源供給線１１に接続される。ＮＭＯＳトランジスタ３２のゲートはＮＭＯＳトランジスタ３３のドレインに接続され、ＮＭＯＳトランジスタ３３のゲートは、ＮＭＯＳトランジスタ３２のドレインに接続される。すなわち、ＮＭＯＳトランジスタ３２と３３はクロスカップル接続を構成する。
クロスカップル接続されたＮＭＯＳトランジスタ３２と３３は負性抵抗として動作する。ＬＣ共振回路７のロスを、クロスカップル接続されたＮＭＯＳトランジスタ３２と３３が補い、ＬＣ共振回路７の共振周波数によって定まる周波数で電圧制御発振器４が発振する。ＮＭＯＳトランジスタ３２、３３のドレインが接続される端子５２、５３から正相出力ＶＯＰ、逆相出力ＶＯＮが夫々出力される。
電圧制御発振器４の発振周波数は、およそ、１／（２π√（Ｌ×Ｃ））で示される。ここで、Ｌはインダクタンス素子６１のインダクタンス、Ｃは容量素子４０、可変容量素子４１、４２、及び容量素子４３の直列回路の容量とＮＭＯＳトランジスタ３２と３３およびインダクタンス素子６１の寄生容量で夫々定まる。
ＮＭＯＳトランジスタ３２と３３のドレインの寄生容量（図示せず）は、温度の上昇に従って増大する。ＬＣ共振回路７の容量ＣにＮＭＯＳトランジスタ３２と３３のドレインの寄生容量が加算される為、温度補償がない構成の場合には電圧制御発振器４の発振周波数は、温度の上昇に従って一般的に減少する。
本実施形態の電圧制御発振器４においては、温度と共に変化する補償電圧Ｖｂｉａｓが抵抗素子４４、４５を介して可変容量素子４１、４２の一方の電極に夫々供給される。これにより、温度変化による発振周波数の変動を抑制することが出来る。例えば、クロスカップル接続されたＮＭＯＳトランジスタ３２、３３のドレインの寄生容量（図示せず）が温度の上昇に従って増大することによる発振周波数の低下を抑制することが出来る。
可変容量素子４１、４２の両電極間に制御電圧Ｖｔｕｎｅと補償電圧Ｖｂｉａｓの差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）を印加し、ＬＣ共振回路７を構成する可変容量素子４１、４２の容量自体を制御して温度依存性を抑制する。この為、温度補償用の容量素子を別途設ける必要が無い。温度補償用の容量素子の追加に伴う電圧制御発振器の雑音特性の劣化、集積回路の面積の増大、及びコストアップを回避することが出来る。
また、補償電圧生成回路５の出力端Ｘは、抵抗素子４４、４５により可変容量素子４１、４２に直接接続される。可変容量素子４１、４２へのバイアス抵抗として機能する抵抗素子４４、４５を高抵抗とする簡易な構成で、補償電圧生成回路５の回路特性が制御電圧Ｖｔｕｎｅを生成する回路側へ影響することを回避することが出来る。例えば、制御電圧Ｖｔｕｎｅを供給するループフィルタ３への影響が回避される。この為、補償電圧生成回路５の回路特性を考慮せずに、ループフィルタ３を含むＰＬＬ回路の設計が可能となる。結果として、電圧制御発振器４が組み込まれるＰＬＬ回路の回路動作を安定化させることが出来る。また、抵抗素子４４、４５により補償電圧生成回路５の回路特性が制御電圧Ｖｔｕｎｅを生成する回路側へ影響することを回避することができるため、例えば補償電圧生成回路５と抵抗素子４４、４５の間に補償電圧生成回路の雑音を低減するためのフィルタ(図示せず)を挿入することも可能である。また、バイアス抵抗として機能する抵抗素子４４、４５を補償電圧生成回路５の出力端Ｘに接続することにより、制御入力端４８側にはバイアス抵抗を設ける必要が無い。この為、ループフィルタ３と制御入力端４８との間の回路要素を削減することが出来る為、ループフィルタ３の設計が容易になる。
図３は、図２の実施形態の電圧制御発振器４の温度変化と容量の変化の関係を説明する為の図である。図３（Ａ）は、温度と補償電圧生成回路５が出力する補償電圧Ｖｂｉａｓの関係を示す。図２の実施形態の電圧制御発振器４の補償電圧生成回路５の負の温度特性電流源２０の電流Ｉｃは、低温Ｔ１から高温Ｔ２への上昇に従って減少する。従って、その電流Ｉｃと抵抗３０によって生じる補償電圧Ｖｂｉａｓは、ΔＶだけ減少する。これにより、制御電圧Ｖｔｕｎｅが一定の場合、制御電圧Ｖｔｕｎｅと補償電圧Ｖｂｉａｓの差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）は、温度の上昇に従って増加する。
図３（Ｂ）は、制御電圧Ｖｔｕｎｅと補償電圧Ｖｂｉａｓの差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）と可変容量素子４１、４２の容量との関係を示す。図２の実施形態の電圧制御発振器４の可変容量素子４１、４２の容量が、例えば、逆バイアスされるＰＮ接合の空乏層で構成される場合、差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）がΔＶだけ増加することにより空乏層が広がり容量が減少する。すなわち、温度がＴ１からＴ２へ上昇することに従って可変容量素子４１、４２の容量が減少する。可変容量素子４１、４２の容量の減少は、電圧制御発振器４の発振周波数を高める方向に作用する為、温度の上昇によって発振周波数が低下する電圧制御発振器４の温度依存性を抑制することが出来る。
図４は、電圧制御発振器のシミュレーション結果を示す。横軸は温度、縦軸は発振周波数を正規化した比を示す。２０℃におけるＡの発振周波数を基準にして正規化したものである。図４において、Ａは、図２の実施形態の電圧制御発振器４の発振周波数の変化を示す。Ｂは比較の為に、補償電圧生成回路５を備えない構成について行ったシミュレーション結果である。
温度を−４０℃から１００℃まで変化させた場合、補償電圧生成回路５を備えない構成Ｂでは、発振周波数は１．００５６５〜０．９９４６５まで変動し、変動Δｆは０．０１１となりその変動の割合は１．１％である。これに対し、本実施形態Ａにおいては、発振周波数は１．００００４〜０．９９９５５まで変動し、変動Δｆは０．０００４９である。すなわち、その変動の割合は０．０５％に抑制される。温度の上昇に従って増加する差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）によって可変容量素子４１、４２の容量を制御することにより、温度変化による発振周波数の変動が大幅に抑制される。
図５は、図２の実施形態の電圧制御発振器４の補償電圧生成回路５の構成を具体的に示す図である。既述した実施形態に対応する構成要素については同一の符号を付し、重複した記載は必要な場合にのみ行う。以下、同様である。
電圧制御発振器４のＰＭＯＳトランジスタ６０のゲートには、制御回路７０からバイアス電圧ＶＢが供給される。
補償電圧生成回路５は、負の温度特性電流源２０を有する。負の温度特性電流源２０は、電源供給線１０にソースが接続されたＰＭＯＳトランジスタ２１、２２を有する。ＰＭＯＳトランジスタ２１と２２のゲートは共通接続される。
ＰＭＯＳトランジスタ２１のドレインは、ＮＭＯＳトランジスタ２３のゲートとドレインに接続される。ＮＭＯＳトランジスタ２３のソースは、ＰＮＰトランジスタ２６のエミッタに接続される。ＰＮＰトランジスタ２６のコレクタとベースは、電源供給線１１に接続される。ＰＮＰトランジスタ２６は、ダイオード接続を構成する。
ＰＭＯＳトランジスタ２２のゲートとドレインは、ＮＭＯＳトランジスタ２４のドレインに接続される。ＮＭＯＳトランジスタ２４のソースは、抵抗２５の一端に接続される。抵抗２５の他端は、電源供給線１１に接続される。ＮＭＯＳトランジスタ２３と２４のゲートは共通接続される。
ＰＭＯＳトランジスタ２７のソースは電源供給線１０に接続され、ゲートはＰＭＯＳトランジスタ２１と２２のゲート、及びＰＭＯＳトランジスタ２２のドレインに接続される。ＰＭＯＳトランジスタ２１、２２、及び２７はカレントミラー回路を構成する。
ＰＭＯＳトランジスタ２７のドレインは、出力端Ｘにおいて抵抗３０に接続される。出力端Ｘに補償電圧Ｖｂｉａｓが発生する。
ＮＭＯＳトランジスタ２３と２４の寸法を同じにすると、ダイオード接続のＰＮＰトランジスタ２６のベース・エミッタ間電圧Ｖｂｅが抵抗２５の両端に印加される。この為、抵抗２５には、Ｖｂｅ／Ｒ２５で示される電流が流れる。
ベース・エミッタ間電圧Ｖｂｅは、温度の上昇と共に減少する負の温度係数を有し、一般的に、−２ｍＶ／℃の温度係数を有する。従って、抵抗２５を流れる電流は、負の温度係数を有する。抵抗２５を流れる電流は、ＮＭＯＳトランジスタ２４とＰＭＯＳトランジスタ２２を流れる。
ＰＭＯＳトランジスタ２２と２７はカレントミラー回路を構成する為、両者が同じ寸法の場合、ＰＭＯＳトランジスタ２７のドレイン電流はＰＭＯＳトランジスタ２２のドレイン電流と同じになる。すなわち、ＰＭＯＳトランジスタ２２のドレイン電流と同じ値の電流が抵抗３０に供給される。従って、ＰＭＯＳトランジスタ２７から抵抗３０に供給される電流は温度と共に減少する為、温度と共に減少する補償電圧Ｖｂｉａｓが出力端Ｘに発生する。
（第２の実施形態）
図６は、第２の実施形態の電圧制御発振器４の構成を示す図である。本実施形態の電圧制御発振回路４の補償電圧生成回路５は、温度の上昇と共に電流値が増加する電流Ｉｐを出力する正の温度特性電流源８０を有する。
正の温度特性電流源８０は、正の傾きで絶対温度に比例する特性を有する絶対温度比例（ＰＴＡＴ：Ｐｒｏｐｏｒｔｉｏｎａｌ ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）の電流源で構成することが出来る。
抵抗３０には正の温度特性電流源８０の電流Ｉｐが供給される。電流Ｉｐが温度の上昇と共に増加する為、抵抗３０における電圧降下は温度と共に増加する。出力端Ｙの補償電圧Ｖｂｉａｓは、電源電圧ＶＤＤから抵抗３０における電圧降下を差し引いた電圧である。従って、電源電圧ＶＤＤが一定の場合、出力端Ｙの補償電圧Ｖｂｉａｓは、温度の上昇と共に減少する。結果として、可変容量素子４１、４２の両電極間に印加される制御電圧Ｖｔｕｎｅとの差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）は、温度の上昇と共に増加する。この為、可変容量素子４１、４２の容量は温度の上昇に従って減少し、発振周波数を増加させる方向に作用する。これにより、温度の上昇によって発振周波数が低下する電圧制御発振器４の温度依存性を抑制することが出来る。
本実施形態の電圧制御発振器４の補償電圧生成回路５は、温度の上昇と共に増加する電流Ｉｐを供給する正の温度特性電流源８０と抵抗３０によって温度の上昇に従って減少する補償電圧Ｖｂｉａｓを生成する。制御電圧Ｖｔｕｎｅとの差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）を可変容量素子４１、４２の両電極間に印加することにより電源電圧発振器４の温度依存性を抑制することが出来る。また、補償電圧生成回路５の出力端Ｙを、高抵抗の抵抗素子４４、４５を介してＬＣ共振回路７に接続することにより、補償電圧生成回路５の回路特性の影響が制御入力端４８に接続される回路側に与える影響を回避することが出来る。
図７は、図６の第２の実施形態の電圧制御発振器４の補償電圧生成回路５の構成を具体的に示す図である。
本実施形態の補償電圧生成回路５は、正の温度特性電流源８０を有する。正の温度特性電流源８０は、電源供給線１０にソースが接続されたＰＭＯＳトランジスタ８１、８２を有する。ＰＭＯＳトランジスタ８１と８２のゲートは共通接続される。
ＰＭＯＳトランジスタ８１のドレインは、ＮＭＯＳトランジスタ８３のゲートとドレインに接続される。ＮＭＯＳトランジスタ８３のソースは、ＰＮＰトランジスタ８６のエミッタに接続される。ＰＮＰトランジスタ８６のコレクタとベースは、電源供給線１１に接続される。ＰＮＰトランジスタ８６は、ダイオード接続を構成する。
ＰＭＯＳトランジスタ８２のゲートとドレインは、ＮＭＯＳトランジスタ８４のドレインに接続される。ＮＭＯＳトランジスタ８４のソースは、抵抗８５の一端に接続される。抵抗８５の他端は、ＰＮＰトランジスタ８７のエミッタに接続される。ＰＮＰトランジスタ８７のコレクタとベースは、電源供給線１１に接続される。ＰＮＰトランジスタ８７は、ダイオード接続を構成する。
ＮＭＯＳトランジスタ８３と８４のゲートは共通接続され、ＮＭＯＳトランジスタ８３のドレインにも接続される。
ＰＭＯＳトランジスタ８８のソースは電源供給線１０に接続され、ゲートはＰＭＯＳトランジスタ８１と８２のゲート、及びＰＭＯＳトランジスタ８２のドレインに接続される。ＰＭＯＳトランジスタ８１、８２、及び８８はカレントミラー回路を構成する。
ＰＭＯＳトランジスタ８８のドレインは、ＮＭＯＳトランジスタ８９のドレインに接続される。ＮＭＯＳトランジスタ８９のゲートとドレインは接続され、ソースは電源供給線１１に接続される。ＮＭＯＳトランジスタ８９のゲートは、ＮＭＯＳトランジスタ９０のゲートに接続される。ＮＭＯＳトランジスタ９０のソースは電源供給線１１に接続される。ＮＭＯＳトランジスタ８９と９０はカレントミラー回路を構成する。
ＮＭＯＳトランジスタ９０のドレインは出力端Ｙにおいて抵抗３０の一端に接続される。抵抗３０の他端は電源供給線１０に接続される。出力端Ｙに補償電圧Ｖｂｉａｓが発生する。
例えば、ＰＮＰトランジスタ８６と８７のエミッタ面積の比を１：ｎにすると、そのベース・エミッタ間電圧Ｖｂｅの差分ΔＶｂｅ（＝（ｋＴ／ｑ）ｌｎ（ｎ））が抵抗８５の両端に印加される。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷を示す。すなわち、絶対温度Ｔに比例する電圧ΔＶｂｅが抵抗８５の両端に印加される。この為、抵抗８５の抵抗値をＲ８５とすると、抵抗８５を流れる電流は、ΔＶｂｅ／Ｒ８５、すなわち（ｋＴ／ｑＲ８５）ｌｎ（ｎ）で示される。
抵抗８５を流れる電流はＰＭＯＳトランジスタ８２を流れ、カレントミラー回路を構成するＰＭＯＳトランジスタ８８を同じ寸法にすると、ＰＭＯＳトランジスタ８８にも同じ値の電流が流れる。ＰＭＯＳトランジスタ８８を流れる電流は、ＮＭＯＳトランジスタ８９を流れ、更に、ＮＭＯＳトランジスタ８９と共にカレントミラー回路を構成するＮＭＯＳトランジスタ９０を同じ寸法にするとＮＭＯＳトランジスタ９０にも同じ値の電流が流れる。結果として、絶対温度Ｔに比例して増加する電流が抵抗３０に供給される。
出力端Ｙの補償電圧Ｖｂｉａｓは、電源供給線１０の電源電圧ＶＤＤから抵抗３０における電圧降下を差し引いた電圧である。抵抗３０を流れる電流は絶対温度Ｔに比例して増加する為、抵抗３０における電圧降下は温度に比例して大きくなる。これにより、温度の上昇と共に減少する補償電圧Ｖｂｉａｓが出力端Ｙに発生する。
図８は、補償電圧生成回路５の出力端ＸとＬＣ共振回路７の間に設けられる抵抗素子４４、４５の構成例を概略的に示す図である。抵抗素子４４を例にして示す。抵抗素子４４は、半導体基板１３０の表面に形成された絶縁酸化膜１４０上に形成される。例えば、多結晶シリコン膜で形成される。補償電圧生成回路５を構成する各ＭＯＳトランジスタのゲートを多結晶シリコンで構成する場合には、これらのＭＯＳトランジスタのゲートを形成する工程で同時に形成することが出来る。
抵抗素子４４の一端４６は、例えば、抵抗素子４４の一端４６の上層に形成されたビア（図示せず）およびメタル配線(図示せず)を介して、ＬＣ共振回路７の容量素子４０、可変容量素子４１の一方の電極に接続され、他端は、補償電圧生成回路５の出力端Ｘに、抵抗素子４４の他端の上層に形成されたビア（図示せず）およびメタル配線(図示せず)を介して接続される。
抵抗素子４４を半導体基板１３０の表面に形成された酸化絶縁膜１４０に形成することで、抵抗素子４４の材料は半導体材料に限らず所望の抵抗値に応じて適宜選定することが出来る。
図９は、可変容量素子の構成例を示す図である。可変容量素子として、ＰＭＯＳキャパシタ４１０、４２０を用いることが出来る。ＰＭＯＳキャパシタ４１０が既述した可変容量素子４１に対応し、ＰＭＯＳキャパシタ４２０が可変容量素子４２に対応する。半導体基板のＮ型のウェル（図示せず）にＰ型のソース（図示せず）、ドレイン（図示せず）を形成し、ソース及びドレインとウェルを共通接続することでＰＭＯＳキャパシタ４１０、４２０を形成することが出来る。ゲートとソース及びドレイン間に印加する差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）によって空乏層が調整され、容量が可変となる可変容量素子を構成することが出来る。
可変容量素子として、アキュムレーションモードのＭＯＳキャパシタを用いても良い。半導体基板のＮ型のウェル（図示せず）にＮ型のソースとドレインを形成して共通接続し、ゲートとの間に容量を形成する構成とすることが出来る。ゲートと、共通接続したソース及びドレイン間に印加する差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）によって空乏層が調整され、容量が可変となる可変容量素子を構成する。アキュムレーションモードのＭＯＳキャパシタは、逆バイアス状態及び順バイアス状態の両方で容量が線形で変化する特徴がある。この為、差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）の設定範囲、あるいは、補償電圧Ｖｂｉａｓと制御電圧Ｖｔｕｎｅの大小関係に融通性を持たせた回路構成が可能である。
図１０は、可変容量素子の他の構成例を示す図である。ダイオード素子４１１、４２１が可変容量素子を構成する。ダイオード素子４１１が既述した可変容量素子４１に対応し、ダイオード素子４２１が可変容量素子４２に対応する。ダイオード素子４１１、４２１のカソード・アノード間に印加される差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）によって、ダイオード素子４１１、４２１のＰＮ接合が逆バイアスされる。ダイオード素子４１１、４２１の空乏層の幅が差電圧（Ｖｔｕｎｅ−Ｖｂｉａｓ）によって調整され、容量が可変となる可変容量素子を構成する。
図１１は、補償電圧生成回路５の他の一つの構成例を示す図である。
補償電圧生成回路５は、定電流源１００とダイオード１０１を有する。ダイオード１０１の順方向電圧Ｖｆは、温度の上昇に従って減少する負の温度特性を有する。一般的に、順方向電圧Ｖｆは、約−１．５ｍＶ／℃〜−２ｍＶ／℃の温度特性を有する。従って、定電流Ｉをダイオード１０１に供給し、順方向電圧Ｖｆを補償電圧Ｖｂｉａｓとして供給することにより、温度の上昇と共に減少するバイアス電圧Ｖｂｉａｓを出力端Ｘから供給することが出来る。
定電流源１００は、例えば、バンドギャップ基準電圧発生回路（図示せず）を用いて構成することが出来る。バンドギャップ基準電圧発生回路の出力電圧Ｖｏｕｔにより所定の抵抗をバイアスし、その抵抗に流れる電流を定電流として供給する構成とすることが出来る。バンドギャップ基準電圧発生回路は、負の温度特性を有するバイポーラトランジスタのベース・エミッタ電圧Ｖｂｅに正の温度特性を有する電圧を加算することにより温度に対して安定した出力電圧Ｖｏｕｔを出力する。
また、定電流源１００は、例えば、ＰＴＡＴの電流源とＣＴＡＴの電流源の電流を適切な割合で加算することで、温度に依存しない定電流源を構成しても良い。あるいは、ダイオードの温度特性からさらに傾きを変えるために、ＰＴＡＴの電流源とＣＴＡＴの電流源の電流を適切な割合で加算することで、温度に対して傾きを持った電流源を構成しても良い。
図１２は、補償電圧生成回路５の他の構成例を示す図である。正の温度特性電流源８０にドレインとゲートが接続されたＮＭＯＳトランジスタ１１０を有する。ＮＭＯＳトランジスタ１１０のソースは、電源供給線１１に接続される。ソースが電源供給線１１に接続されたＮＭＯＳトランジスタ１２０を有する。ＮＭＯＳトランジスタ１１０と１２０のゲートは共通接続される。ＮＭＯＳトランジスタ１２０に対してＮＭＯＳトランジスタ１２１、１２２が並列接続される。
ＮＭＯＳトランジスタ１２１、１２２のゲートは、ＮＭＯＳトランジスタ１１０と１２０のゲートに共通接続される。すなわち、ＮＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１２０〜１２２はカレントミラー回路を構成する。ＮＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１２０〜１２２の寸法を同じにし、ＮＭＯＳトランジスタ１２０〜１２２の数を調整することで、ＮＭＯＳトランジスタ１１０のドレインに供給される電流ＩｐのＮ倍の電流を定電流源１００の電流Ｉから差し引く構成となる。電流ＩからＮＭＯＳトランジスタ１２０〜１２２を流れる電流が差し引かれた電流Ｉｒが可変抵抗３００に供給される。
すなわち、可変抵抗３００に供給される電流Ｉｒは、式（１）で示される。
Ｉｒ＝Ｉ−Ｎ×Ｉｐ ・・・ （１）
出力端Ｚにおける補償電圧Ｖｂｉａｓは、可変抵抗３００の抵抗値をＲ３００とすると、式（２）で示される。
Ｖｂｉａｓ＝Ｒ３００×Ｉｒ
＝Ｒ３００×（Ｉ−Ｎ×Ｉｐ） ・・・ （２）
式（２）において、電流Ｉｐは正の温度特性を有する。従って、温度の上昇に従って減少する補償電圧Ｖｂｉａｓを出力端Ｚに生成することが出来る。
並列接続するＮＭＯＳトランジスタ１２０〜１２２の数Ｎと抵抗３００の値Ｒ３００を調整することで、補償電圧Ｖｂｉａｓのオフセット電圧および傾きを適宜調整することが出来る。
並列接続するＮＭＯＳトランジスタの数Ｎは、各ＮＭＯＳトランジスタのドレインに接続されるスイッチ１３１、１３２のオン／オフを制御することで行う。制御信号は、例えば、制御回路７０から供給される。尚、並列接続されるＮＭＯＳトランジスタ１２０〜１２２の寸法を変えて、電流Ｉから差し引く電流の値を調整しても良い。
可変抵抗３００の抵抗値Ｒ３００は、スイッチ３１１〜３１３のオン／オフを制御して、直列接続される抵抗３０１〜３０３の数を調整することにより可変とすることが出来る。すなわち、抵抗３０１〜３０３に並列に接続される各スイッチ３１１〜３１３をオンすることにより対応する抵抗値ｒ１〜ｒ３がショートされ、可変抵抗３００の抵抗値が変化する。スイッチ３１１〜３１３の制御信号は、例えば、制御回路７０から供給される。
尚、定電流源１００に代えて、正の温度特性電流源８０よりも温度に対する傾きが小さい正の温度特性電流源、あるいは、負の温度特性電流源としても良い。正の温度特性電流源８０の電流よりも温度上昇による増加が小さい電流、あるいは、温度の上昇に従って減少する電流から温度上昇による増加が大きい電流を差し引く構成となる為、式（２）と同様に温度の上昇に従って減少する補償電圧Ｖｂｉａｓを生成する構成となる。
補償電圧生成回路５は、負の温度係数を有する抵抗（図示せず）に定電流を供給し、その抵抗における電圧降下を補償電圧Ｖｂｉａｓとして出力する構成とすることも出来る。負の温度特性を有する抵抗における電圧降下が温度の上昇に従って減少する為、温度の上昇に従って減少する補償電圧Ｖｂｉａｓを生成する構成となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、以下の付記に記載されているような構成が考えられる。
（付記１）
前記第２の電流源の温度特性は、温度の変化に対して一定の電流を流す特性であることを特徴とする請求項４に記載の電圧制御発振器。
（付記２）
前記抵抗素子は、半導体基板の表面に形成された絶縁膜上に形成されることを特徴とする請求項１または２に記載の電圧制御発振器。
（付記３）
前記補償電圧生成回路は、
定電流源と、
前記定電流源の電流によって順バイアスされるダイオードと、
を備えることを特徴とする請求項１から３のいずれか一項に記載の電圧制御発振器。
（付記４）
前記補償電圧生成回路は、
温度の上昇に従って減少する電流を供給する電流源と、
前記電流源の電流が供給される抵抗と、
を備えることを特徴とする請求項１から３のいずれか一項に記載の電圧制御発振器。
（付記５）
前記補償電圧生成回路は、
温度の上昇に従って増加する電流を供給する電流源と、
前記電流源の電流が供給される抵抗と、
を備えることを特徴とする請求項１から３のいずれか一項に記載の電圧制御発振器。
４ 電圧制御発振器、５ 補償電圧生成回路、７ ＬＣ共振回路、２０ 負の温度特性電流源、３０ 抵抗、４１及び４２ 可変容量素子、４４及び４５ 抵抗素子、６１ インダクタンス素子、７０ 制御回路、８０ 正の温度特性電流源、１００ 定電流源。

Claims (5)

  1. 容量素子の容量とインダクタンス素子のインダクタンスの値で発振周波数が定まる電圧制御発振器において、
    前記容量素子は印加される電圧によって容量が変化する可変容量素子を備え、
    前記可変容量素子の一方の電極に接続され、発振周波数を制御する制御電圧が印加される制御入力端と、
    温度と共に変化する電圧を生成する補償電圧生成回路と、
    一端が前記可変容量素子の他方の電極に直接接続され、他端に前記補償電圧生成回路の出力端の電圧が供給される抵抗素子と、
    を備えることを特徴とする電圧制御発振器。
  2. 前記可変容量素子は各々の一方の電極が前記制御入力端に接続された第１の可変容量素子と第２の可変容量素子を備え、前記抵抗素子は、各々の一端が各々対応する前記第１の可変容量素子と前記第２の可変容量素子の他方の電極に直接接続され、各々の他端に前記補償電圧生成回路の出力端の電圧が供給される第１の抵抗素子と第２の抵抗素子を備えることを特徴とする請求項１に記載の電圧制御発振器。
  3. 前記補償電圧生成回路は、温度の上昇に従って前記可変容量素子の容量を減少させる電圧を生成することを特徴とする請求項１または２に記載の電圧制御発振器。
  4. 前記補償電圧生成回路は、
    温度の上昇に従って増加する電流を供給する第１の電流源と、
    前記第１の電流源とは異なる温度特性を有する第２の電流源と、
    前記第２の電流源の電流から前記第１の電流源の電流の所定倍の電流を差し引いた電流が供給される可変抵抗と、
    を備えることを特徴とする請求項１から３のいずれか一項に記載の電圧制御発振器。
  5. 前記可変容量素子は可変容量ダイオードで構成され、前記制御電圧と前記補償電圧生成回路の電圧によって前記可変容量素子に逆バイアスを印加することを特徴とする請求項１から４のいずれか一項に記載の電圧制御発振器。
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