JPH07327230A - 画素マトリックスフィルタおよび画素マトリックスを処理する方法 - Google Patents
画素マトリックスフィルタおよび画素マトリックスを処理する方法Info
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Abstract
(57)【要約】
【目的】 簡易かつ高速の1/2 画素フィルタを提供する
ことである。 【構成】 画素マトリックスフィルタは、マトリックス
のｎ個の連続列の画素を受取るためのｎ個の入力バス
と、ｎ個の入力バスから画素をそれぞれが受取るｎ個の
遅延回路とを含み、これら遅延回路の各々は、１つの列
の遅延を導入し、２ｎ個の画素は同時に、ｎ個の遅延回
路の出力およびｎ個の入力バスに連続的に伝送され、画
素マトリックスフィルタはさらに、ｎ個の加算器を含
み、これら加算器は、ｉ番目の加算器が、第１の入力で
２ｎ個の画素のｉ番目を受取り、第２の入力で２ｎ個の
画素の（ｉ＋１）番目を受取るように少なくとも接続さ
れる。
ことである。 【構成】 画素マトリックスフィルタは、マトリックス
のｎ個の連続列の画素を受取るためのｎ個の入力バス
と、ｎ個の入力バスから画素をそれぞれが受取るｎ個の
遅延回路とを含み、これら遅延回路の各々は、１つの列
の遅延を導入し、２ｎ個の画素は同時に、ｎ個の遅延回
路の出力およびｎ個の入力バスに連続的に伝送され、画
素マトリックスフィルタはさらに、ｎ個の加算器を含
み、これら加算器は、ｉ番目の加算器が、第１の入力で
２ｎ個の画素のｉ番目を受取り、第２の入力で２ｎ個の
画素の（ｉ＋１）番目を受取るように少なくとも接続さ
れる。
Description
【０００１】
【発明の分野】この発明は、ＭＰＥＧ標準に従って画像
ブロックのいわゆる1/2 画素フィルタ処理を実行するた
めのフィルタに関する。
ブロックのいわゆる1/2 画素フィルタ処理を実行するた
めのフィルタに関する。
【０００２】
【関連技術の説明】1/2 画素フィルタ処理は、マトリッ
クスの特定の画素を、隣接する右の画素と、隣接する下
の画素と、この特定の画素との総和と置換えるために、
画像ブロックまたは画素マトリックスの画素を処理する
ことで構成される。この態様ですべての画素を処理する
ことにより得られる、フィルタ処理されたマトリックス
は、１つの1/2 画素分下と右にシフトされたマトリック
スに相当するため、「1/2 画素フィルタ処理」と呼ばれ
る。さらに、フィルタは、フィルタ処理を全く行なわな
いように、または画素を右のみもしくは下のみにシフト
するようにも制御できる。
クスの特定の画素を、隣接する右の画素と、隣接する下
の画素と、この特定の画素との総和と置換えるために、
画像ブロックまたは画素マトリックスの画素を処理する
ことで構成される。この態様ですべての画素を処理する
ことにより得られる、フィルタ処理されたマトリックス
は、１つの1/2 画素分下と右にシフトされたマトリック
スに相当するため、「1/2 画素フィルタ処理」と呼ばれ
る。さらに、フィルタは、フィルタ処理を全く行なわな
いように、または画素を右のみもしくは下のみにシフト
するようにも制御できる。
【０００３】図１は、1/2 画素フィルタ１０が用いられ
るＭＰＥＧデコーダの一部分を示す。フィルタ１０の出
力と、逆離散コサイン変換回路（ＤＣＴ-1）１２の出力
とは加算器１４により合計され、復元画像ブロックＭＢ
ｒの画素を与える。ＤＣＴ回路１２はデコードされる画
像ブロックＭＢｃから画素を受取り、フィルタ１０は先
に復元された画像から取出された、いわゆる予測ブロッ
クＭＢｐの画素を受取る。
るＭＰＥＧデコーダの一部分を示す。フィルタ１０の出
力と、逆離散コサイン変換回路（ＤＣＴ-1）１２の出力
とは加算器１４により合計され、復元画像ブロックＭＢ
ｒの画素を与える。ＤＣＴ回路１２はデコードされる画
像ブロックＭＢｃから画素を受取り、フィルタ１０は先
に復元された画像から取出された、いわゆる予測ブロッ
クＭＢｐの画素を受取る。
【０００４】先に復元された画像のこの予測ブロックの
位置は、動き評価ベクトルとともに発見される。このベ
クトルの水平および垂直成分は、非整数値を取り得る。
処理されるブロックの左上部は、成分の整数部分により
決定され、1/2 画素フィルタは、ベクトルの水平または
垂直成分が整数か非整数かどうかに従って、ブロックを
右または下に、１つの1/2 画素分シフトしたりしなかっ
たりする。
位置は、動き評価ベクトルとともに発見される。このベ
クトルの水平および垂直成分は、非整数値を取り得る。
処理されるブロックの左上部は、成分の整数部分により
決定され、1/2 画素フィルタは、ベクトルの水平または
垂直成分が整数か非整数かどうかに従って、ブロックを
右または下に、１つの1/2 画素分シフトしたりしなかっ
たりする。
【０００５】処理された画像ブロックは実際、別々の輝
度画素Ｙ、ならびに色画素ＵおよびＶを含むマクロブロ
ックである。
度画素Ｙ、ならびに色画素ＵおよびＶを含むマクロブロ
ックである。
【０００６】図２は、マクロブロックＭＢの例示のフォ
ーマットを図示し、４：２：０で表わされる。マクロブ
ロックＭＢは、８×８画素の４つのサブマトリックスＹ
０−Ｙ３で構成される１６×１６画素の輝度画素Ｙ、な
らびに８×８画素の２つのサブマトリックスＵおよびＶ
で構成される１６×８画素の色画素を含む。別の可能な
フォーマットは、４：２：２で表わされ、色マトリック
スは１６×８画素の２つのサブマトリックスＵおよびＶ
を含む。
ーマットを図示し、４：２：０で表わされる。マクロブ
ロックＭＢは、８×８画素の４つのサブマトリックスＹ
０−Ｙ３で構成される１６×１６画素の輝度画素Ｙ、な
らびに８×８画素の２つのサブマトリックスＵおよびＶ
で構成される１６×８画素の色画素を含む。別の可能な
フォーマットは、４：２：２で表わされ、色マトリック
スは１６×８画素の２つのサブマトリックスＵおよびＶ
を含む。
【０００７】
【発明の概要】この発明の目的は、特に簡易でかつ高速
の1/2 画素フィルタを提供することである。
の1/2 画素フィルタを提供することである。
【０００８】この目的は、画素マトリックスフィルタを
用いた、この発明の１つの例示の実施例において達成さ
れ、この画素マトリックスフィルタは、マトリックスの
ｎ個の連続列から画素を受取るためのｎ個の入力バス
と、それぞれが画素をｎ個の入力バスから受取るｎ個の
遅延回路とを含み、各遅延回路は列の遅延を導入し、２
ｎ個の画素は同時にｎ個の遅延回路の出力およびｎ個の
入力バスに連続して伝送され、画素マトリックスフィル
タはさらに、ｉ番目の加算器（ｉ＝１、２、…ｎ）は第
１の入力で２ｎ個の画素のｉ番目を受取り、第２の入力
で２ｎ個の画素の（ｉ＋１）番目を受取るように少なく
とも接続されたｎ個の加算器を含む。
用いた、この発明の１つの例示の実施例において達成さ
れ、この画素マトリックスフィルタは、マトリックスの
ｎ個の連続列から画素を受取るためのｎ個の入力バス
と、それぞれが画素をｎ個の入力バスから受取るｎ個の
遅延回路とを含み、各遅延回路は列の遅延を導入し、２
ｎ個の画素は同時にｎ個の遅延回路の出力およびｎ個の
入力バスに連続して伝送され、画素マトリックスフィル
タはさらに、ｉ番目の加算器（ｉ＝１、２、…ｎ）は第
１の入力で２ｎ個の画素のｉ番目を受取り、第２の入力
で２ｎ個の画素の（ｉ＋１）番目を受取るように少なく
とも接続されたｎ個の加算器を含む。
【０００９】この発明の実施例に従えば、ｎ個の加算器
はスイッチに接続され、スイッチは、ｉ番目の加算器
が、画像でのマトリックスの位置を決定するモジュロｎ
のベクトルの水平成分に従って、第１の入力で２ｎ個の
画素のｉ番目から（ｉ＋ｎ−１）番目のうちの１つを受
取り、第２の入力で２ｎ個の画素の（ｉ＋１）番目から
（ｉ＋ｎ）番目のうちの１つを受取るように設けられ
る。
はスイッチに接続され、スイッチは、ｉ番目の加算器
が、画像でのマトリックスの位置を決定するモジュロｎ
のベクトルの水平成分に従って、第１の入力で２ｎ個の
画素のｉ番目から（ｉ＋ｎ−１）番目のうちの１つを受
取り、第２の入力で２ｎ個の画素の（ｉ＋１）番目から
（ｉ＋ｎ）番目のうちの１つを受取るように設けられ
る。
【００１０】この発明の他の実施例に従えば、ｎの加算
器の各々の出力は、それぞれのさらなる加算器に、直接
および少なくとも１つの画素遅延回路を通して接続され
る。
器の各々の出力は、それぞれのさらなる加算器に、直接
および少なくとも１つの画素遅延回路を通して接続され
る。
【００１１】この発明のさらに他の実施例に従えば、少
なくとも１つの画素の遅延は、もし処理されたマトリッ
クスが輝度画素のマトリックスであれば１画素遅延であ
り、もし処理されたマトリックスが色画素のマトリック
スであれば２画素遅延である。
なくとも１つの画素の遅延は、もし処理されたマトリッ
クスが輝度画素のマトリックスであれば１画素遅延であ
り、もし処理されたマトリックスが色画素のマトリック
スであれば２画素遅延である。
【００１２】この発明はまた、Ｍ画素の幅を有するバス
を通してアクセス可能な画像メモリ内からベクトルに従
って取出される画素マトリックスを処理するための方法
に関する。１つの例示的な実施例では、この方法は、部
分的にマトリックスを含むＭ画素幅の画像帯域のすべて
を連続的に、バスを通してデュアルポートメモリに書込
むステップと、部分的にマトリックスを含むｎ画素幅の
すべての画像帯域をｎ画素幅のバスを通してデュアルポ
ートメモリから読出すステップと、これらの帯域を１ラ
インずつ、各々のラインを並列処理するフィルタに与え
るステップとを含む。
を通してアクセス可能な画像メモリ内からベクトルに従
って取出される画素マトリックスを処理するための方法
に関する。１つの例示的な実施例では、この方法は、部
分的にマトリックスを含むＭ画素幅の画像帯域のすべて
を連続的に、バスを通してデュアルポートメモリに書込
むステップと、部分的にマトリックスを含むｎ画素幅の
すべての画像帯域をｎ画素幅のバスを通してデュアルポ
ートメモリから読出すステップと、これらの帯域を１ラ
インずつ、各々のラインを並列処理するフィルタに与え
るステップとを含む。
【００１３】この発明の前述およびその他の目的、特
徴、局面および利点は、この発明の後述する詳細な説明
を添付の図面と関連して参照することにより明らかにな
るであろう。
徴、局面および利点は、この発明の後述する詳細な説明
を添付の図面と関連して参照することにより明らかにな
るであろう。
【００１４】
【詳細な説明】この発明に従うフィルタは、数画素幅を
有する帯域ごとに画素マトリックスを処理するように設
計されるものである。帯域の幅は、フィルタバスの幅に
対応するように選択される。このバスの幅は選択可能で
あり、１つの応用例ではＤＣＴ回路１２（図１）の出力
バスの幅に等しくてもよい。
有する帯域ごとに画素マトリックスを処理するように設
計されるものである。帯域の幅は、フィルタバスの幅に
対応するように選択される。このバスの幅は選択可能で
あり、１つの応用例ではＤＣＴ回路１２（図１）の出力
バスの幅に等しくてもよい。
【００１５】図３の例示の実施例において、フィルタバ
スは１６ビットバスであり、これは２画素の帯域幅に相
当する。（第１列が０であると仮定して）画像の偶数列
に位置する画素が、フィルタの入力バスＢ０に連続的に
与えられ、奇数列に位置する画素は、入力バスＢ１に連
続的に与えられる。バスＢ０とＢ１とは、幅が１画素、
すなわち、１バイトである。各バスＢ０およびＢ１は、
それぞれ遅延回路２０および２１に接続され、処理され
るマトリックスの列に対応する遅延を導入する。
スは１６ビットバスであり、これは２画素の帯域幅に相
当する。（第１列が０であると仮定して）画像の偶数列
に位置する画素が、フィルタの入力バスＢ０に連続的に
与えられ、奇数列に位置する画素は、入力バスＢ１に連
続的に与えられる。バスＢ０とＢ１とは、幅が１画素、
すなわち、１バイトである。各バスＢ０およびＢ１は、
それぞれ遅延回路２０および２１に接続され、処理され
るマトリックスの列に対応する遅延を導入する。
【００１６】遅延回路２０および２１の出力、ならびに
バスＢ０およびＢ１は２つの加算器２３および２４にス
イッチ２６を通して接続される。第１の位置（実線）で
は、スイッチ２６は、加算器２３の２つの入力をそれぞ
れ遅延回路２０および２１の出力に接続し、加算器２４
の第１の入力を遅延回路２１の出力に接続し、第２の入
力をバスＢ０に接続する。
バスＢ０およびＢ１は２つの加算器２３および２４にス
イッチ２６を通して接続される。第１の位置（実線）で
は、スイッチ２６は、加算器２３の２つの入力をそれぞ
れ遅延回路２０および２１の出力に接続し、加算器２４
の第１の入力を遅延回路２１の出力に接続し、第２の入
力をバスＢ０に接続する。
【００１７】第２の位置（点線）では、スイッチ２６
は、加算器２４の２つの入力をバスＢ０およびＢ１にそ
れぞれ接続し、加算器２３の第１の入力を遅延回路２１
の出力に接続し、第２の入力をバスＢ０に接続する。
は、加算器２４の２つの入力をバスＢ０およびＢ１にそ
れぞれ接続し、加算器２３の第１の入力を遅延回路２１
の出力に接続し、第２の入力をバスＢ０に接続する。
【００１８】制御回路２８は、処理されるマクロブロッ
クの位置を決定するベクトルＶの成分を受取る。成分の
各々は、整数または非整数である。ベクトルの水平成分
Ｖｈが整数であれば、制御回路２８は加算器２３および
２４を禁止し、そのため、バスＢ０およびＢ１に届く画
素はそれぞれ、そのまま加算器３２および３３に伝送さ
れる。ベクトルの垂直成分が整数であれば、制御回路２
８は加算器３２および３３を禁止する。
クの位置を決定するベクトルＶの成分を受取る。成分の
各々は、整数または非整数である。ベクトルの水平成分
Ｖｈが整数であれば、制御回路２８は加算器２３および
２４を禁止し、そのため、バスＢ０およびＢ１に届く画
素はそれぞれ、そのまま加算器３２および３３に伝送さ
れる。ベクトルの垂直成分が整数であれば、制御回路２
８は加算器３２および３３を禁止する。
【００１９】スイッチ２６の第１の位置は、水平成分Ｖ
ｈの整数部分が偶数のとき、制御回路２８により選択さ
れる。スイッチ２６の第２の位置は、水平成分Ｖｈの整
数部分が奇数のとき選択される。
ｈの整数部分が偶数のとき、制御回路２８により選択さ
れる。スイッチ２６の第２の位置は、水平成分Ｖｈの整
数部分が奇数のとき選択される。
【００２０】要素２０−２６は、1/2 画素フィルタ３０
の水平フィルタを構成する。水平フィルタは、マトリッ
クスのラインの画素を１対ずつ加算し、画素の総和の各
々を垂直フィルタに与えることが意図されているが、こ
れについては以下に述べる。
の水平フィルタを構成する。水平フィルタは、マトリッ
クスのラインの画素を１対ずつ加算し、画素の総和の各
々を垂直フィルタに与えることが意図されているが、こ
れについては以下に述べる。
【００２１】各加算器２３および２４の出力は、それぞ
れ加算器３２および３３に、第１の入力へ直接、および
第２の入力へそれぞれ１画素遅延回路３５および３６を
通して与えられる。要素３２−３６は、処理されたマト
リックスの各列の画素を１対ずつ加算することが意図さ
れた垂直フィルタ３８を構成する。
れ加算器３２および３３に、第１の入力へ直接、および
第２の入力へそれぞれ１画素遅延回路３５および３６を
通して与えられる。要素３２−３６は、処理されたマト
リックスの各列の画素を１対ずつ加算することが意図さ
れた垂直フィルタ３８を構成する。
【００２２】加算器３２および３３の出力は、処理され
たマトリックスのフィルタ処理された帯域を与えるが、
この実施例では２画素の帯域幅である。
たマトリックスのフィルタ処理された帯域を与えるが、
この実施例では２画素の帯域幅である。
【００２３】図２の例のようなマクロブロックにおいて
は、輝度および色画素は別々に処理される。第１に、通
常は１６×１６画素マトリックスである、（サブマトリ
ックスＹ０−Ｙ３で構成される）輝度マトリックスＹが
処理される。1/2 画素フィルタ処理の後に１６×１６画
素をまた有するマトリックスを得るために、１列を処理
されたマトリックスの右へ、１ラインを下へ加算せねば
ならない。こうして、１７×１７画素のマトリックスを
有するフィルタが与えられる。同じ動作が、色サブマト
リックスＵおよびＶの各々について実行され、したがっ
て９×９画素のサブマトリックスとなり、１８×９画素
の色マトリックスを構成する。さらに、色マトリックス
は別の場合には、Ｕ画素ラインおよびＶ画素ラインを含
む。したがって、適切に垂直方向に色マトリックスをフ
ィルタ処理するために、遅延回路３５および３６の遅延
は、常に同じ型（ＵまたはＶ）の２つの画素を加算する
ために、２つの画素から選択される。
は、輝度および色画素は別々に処理される。第１に、通
常は１６×１６画素マトリックスである、（サブマトリ
ックスＹ０−Ｙ３で構成される）輝度マトリックスＹが
処理される。1/2 画素フィルタ処理の後に１６×１６画
素をまた有するマトリックスを得るために、１列を処理
されたマトリックスの右へ、１ラインを下へ加算せねば
ならない。こうして、１７×１７画素のマトリックスを
有するフィルタが与えられる。同じ動作が、色サブマト
リックスＵおよびＶの各々について実行され、したがっ
て９×９画素のサブマトリックスとなり、１８×９画素
の色マトリックスを構成する。さらに、色マトリックス
は別の場合には、Ｕ画素ラインおよびＶ画素ラインを含
む。したがって、適切に垂直方向に色マトリックスをフ
ィルタ処理するために、遅延回路３５および３６の遅延
は、常に同じ型（ＵまたはＶ）の２つの画素を加算する
ために、２つの画素から選択される。
【００２４】図３に示されるように、制御回路２８は、
信号Ｙ／ＵＶを与え、処理されたマトリックスが輝度マ
トリックスのとき回路３５および３６内の１つの画素の
遅延を選択し、処理されたマトリックスが色マトリック
スのとき２つの画素の遅延を選択することを可能にす
る。同様に、信号Ｙ／ＵＶは、処理されたマトリックス
が輝度マトリックスのとき回路２０および２１内の、１
７の画素の遅延を、処理されたマトリックスが色マトリ
ックスのとき１８の画素の遅延を選択する。
信号Ｙ／ＵＶを与え、処理されたマトリックスが輝度マ
トリックスのとき回路３５および３６内の１つの画素の
遅延を選択し、処理されたマトリックスが色マトリック
スのとき２つの画素の遅延を選択することを可能にす
る。同様に、信号Ｙ／ＵＶは、処理されたマトリックス
が輝度マトリックスのとき回路２０および２１内の、１
７の画素の遅延を、処理されたマトリックスが色マトリ
ックスのとき１８の画素の遅延を選択する。
【００２５】遅延回路２０、２１、および３５、３６
は、フリップフロップを用いて容易に実現できる。有利
には、回路２０および２１は先入れ先出し（ＦＩＦＯ）
メモリであり、画素がバスＢ０およびＢ１に届くにつれ
て満たされ、信号Ｙ／ＵＶの状態に従って、一旦内容が
１７または１８画素に達すると空にされ始める。
は、フリップフロップを用いて容易に実現できる。有利
には、回路２０および２１は先入れ先出し（ＦＩＦＯ）
メモリであり、画素がバスＢ０およびＢ１に届くにつれ
て満たされ、信号Ｙ／ＵＶの状態に従って、一旦内容が
１７または１８画素に達すると空にされ始める。
【００２６】図４は、動き評価ベクトルの水平成分Ｖｈ
が偶数、たとえば０（フィルタ処理されるマトリックス
は列０で始まることを意味する）であるときの、図３の
水平フィルタの動作を図示する。スイッチ２６の位置
は、図３の実線で示されているとおりである。バスＢ０
またはＢ１へのマトリックスの列の到着は垂直方向の太
線で示される。回路２０または２１により遅延される同
じ列は、破線で下方に示される。連続するフィルタ処理
ステップは、円で囲んだ数字により示される。
が偶数、たとえば０（フィルタ処理されるマトリックス
は列０で始まることを意味する）であるときの、図３の
水平フィルタの動作を図示する。スイッチ２６の位置
は、図３の実線で示されているとおりである。バスＢ０
またはＢ１へのマトリックスの列の到着は垂直方向の太
線で示される。回路２０または２１により遅延される同
じ列は、破線で下方に示される。連続するフィルタ処理
ステップは、円で囲んだ数字により示される。
【００２７】ステップ１では、列０はバスＢ０に与えら
れ、列１はバスＢ１に与えられる。加算器２３は、０値
を与える遅延回路２０および２１の出力を受取るが、い
ずれにせよ、意味はない。加算器２４は列０を受取り、
遅延回路２１からの意味のない出力を受取る。ステップ
１は、遅延された列０および１を得ることを意図したダ
ミーステップであり、フィルタにより与えられる値は無
視される。
れ、列１はバスＢ１に与えられる。加算器２３は、０値
を与える遅延回路２０および２１の出力を受取るが、い
ずれにせよ、意味はない。加算器２４は列０を受取り、
遅延回路２１からの意味のない出力を受取る。ステップ
１は、遅延された列０および１を得ることを意図したダ
ミーステップであり、フィルタにより与えられる値は無
視される。
【００２８】ステップ２では、マトリックスの列２およ
び３はバスＢ０およびＢ１に与えられる。同時に、遅延
された列０および１は遅延回路２０および２１により与
えられる。加算器２３は遅延回路２０および２１により
与えられた列０および１の画素を合計し、加算器２４
は、遅延された列１の画素およびバスＢ０により与えら
れた列２の画素を合計する。
び３はバスＢ０およびＢ１に与えられる。同時に、遅延
された列０および１は遅延回路２０および２１により与
えられる。加算器２３は遅延回路２０および２１により
与えられた列０および１の画素を合計し、加算器２４
は、遅延された列１の画素およびバスＢ０により与えら
れた列２の画素を合計する。
【００２９】ステップ３では、列４および５はバスＢ０
およびＢ１に与えられる。同時に、遅延された列２およ
び３は遅延回路２０および２１により与えられる。加算
器２３は、遅延された列２および３の画素を合計し、加
算器２４は、遅延された列３の画素および列４の画素を
合計する。
およびＢ１に与えられる。同時に、遅延された列２およ
び３は遅延回路２０および２１により与えられる。加算
器２３は、遅延された列２および３の画素を合計し、加
算器２４は、遅延された列３の画素および列４の画素を
合計する。
【００３０】列は絶え間なく、対ごとに、処理されるマ
トリックスのすべての列が与えられるまで与えられる。
３つ組の列（１つはすぐ隣の列で２つは遅延された列）
の各々は、こうして水平フィルタ３０により処理され、
垂直フィルタ３８により同時に処理される２つの列を与
える。垂直フィルタ３８は、各列において、１つの画素
を、この画素および同じ型の先の画素（輝度、Ｕまたは
Ｖ色）の総和により置換える。
トリックスのすべての列が与えられるまで与えられる。
３つ組の列（１つはすぐ隣の列で２つは遅延された列）
の各々は、こうして水平フィルタ３０により処理され、
垂直フィルタ３８により同時に処理される２つの列を与
える。垂直フィルタ３８は、各列において、１つの画素
を、この画素および同じ型の先の画素（輝度、Ｕまたは
Ｖ色）の総和により置換える。
【００３１】図５は、動き評価ベクトルの水平成分Ｖｈ
が奇数、たとえば、１に等しい（処理するマトリックス
が列１で始まることを意味する）ときの、図３のフィル
タの動作を図示する。スイッチ２６は図３の点線で示さ
れる位置にある。
が奇数、たとえば、１に等しい（処理するマトリックス
が列１で始まることを意味する）ときの、図３のフィル
タの動作を図示する。スイッチ２６は図３の点線で示さ
れる位置にある。
【００３２】ステップ１では、マトリックスの一部では
ない列０、および列１がバスＢ０およびＢ１に与えられ
る。加算器２３は、意味なしに、遅延回路２１により出
力された画素および列０の画素を合計する。加算器２４
は、列０および１の画素を合計する。ステップ１は、遅
延された列１を得ることを意図したダミーステップであ
る。
ない列０、および列１がバスＢ０およびＢ１に与えられ
る。加算器２３は、意味なしに、遅延回路２１により出
力された画素および列０の画素を合計する。加算器２４
は、列０および１の画素を合計する。ステップ１は、遅
延された列１を得ることを意図したダミーステップであ
る。
【００３３】ステップ２では、列２および３はバスＢ０
およびＢ１に与えられる。同時に、遅延回路２０および
２１は列０および１を与える。加算器２３は、遅延回路
２１により与えられた列１の画素、およびバスＢ０によ
り与えられた列２の画素を合計する。加算器２４は、バ
スＢ０およびＢ１により与えられた列２および３の画素
を合計する。
およびＢ１に与えられる。同時に、遅延回路２０および
２１は列０および１を与える。加算器２３は、遅延回路
２１により与えられた列１の画素、およびバスＢ０によ
り与えられた列２の画素を合計する。加算器２４は、バ
スＢ０およびＢ１により与えられた列２および３の画素
を合計する。
【００３４】ステップ３では、列４および５はバスＢ０
およびＢ１に与えられる。加算器２３は、遅延された列
３の画素と列４の画素とを合計する。加算器２４は、列
４および５の画素を合計し、以降この動作が同様に続
く。
およびＢ１に与えられる。加算器２３は、遅延された列
３の画素と列４の画素とを合計する。加算器２４は、列
４および５の画素を合計し、以降この動作が同様に続
く。
【００３５】図６は、この発明に従う水平フィルタの代
替実施例を表わすが、この例はこの型のフィルタは３画
素以上の帯域ごとにマトリックスを処理するために用い
られ得ることを示すものである。図６の例は、３画素幅
の帯域の処理に対応する。
替実施例を表わすが、この例はこの型のフィルタは３画
素以上の帯域ごとにマトリックスを処理するために用い
られ得ることを示すものである。図６の例は、３画素幅
の帯域の処理に対応する。
【００３６】図３の水平フィルタと比較して、図６の水
平フィルタは、バスＢ０およびＢ１に列が届くのと同時
に処理される第３の列から画素を受取るための、さらな
る入力バスＢ２を含む。バスＢ２は、第３の１列の遅延
回路５０の入力に接続される。第３の加算器５２は、加
算器２３および２４と関連づけられる。スイッチ２６
は、制御回路２８により選択される３つの位置をとるこ
とができる。
平フィルタは、バスＢ０およびＢ１に列が届くのと同時
に処理される第３の列から画素を受取るための、さらな
る入力バスＢ２を含む。バスＢ２は、第３の１列の遅延
回路５０の入力に接続される。第３の加算器５２は、加
算器２３および２４と関連づけられる。スイッチ２６
は、制御回路２８により選択される３つの位置をとるこ
とができる。
【００３７】スイッチ２６の第１の位置（実線）は、動
き評価ベクトルの水平成分Ｖｈがモジュロ３の０に等し
いとき選択される。この位置においては、加算器２３
は、遅延回路２０および２１の出力を受取り、加算器２
４は遅延回路２１および５０の出力を受取り、加算器５
２は遅延回路５０の出力とバスＢ０の画素とを受取る。
き評価ベクトルの水平成分Ｖｈがモジュロ３の０に等し
いとき選択される。この位置においては、加算器２３
は、遅延回路２０および２１の出力を受取り、加算器２
４は遅延回路２１および５０の出力を受取り、加算器５
２は遅延回路５０の出力とバスＢ０の画素とを受取る。
【００３８】第２の位置（点線）は、成分Ｖｈがモジュ
ロ３の１に等しいとき選択される。加算器２３は、遅延
回路２１および５０の出力を受取り、加算器２４は、遅
延回路５０の出力とバスＢ０の画素とを受取り、加算器
５２は、バスＢ０およびＢ１の画素を受取る。
ロ３の１に等しいとき選択される。加算器２３は、遅延
回路２１および５０の出力を受取り、加算器２４は、遅
延回路５０の出力とバスＢ０の画素とを受取り、加算器
５２は、バスＢ０およびＢ１の画素を受取る。
【００３９】第３の位置（点線および破線）は、成分Ｖ
ｈがモジュロ３の２に等しいとき選択される。加算器２
３は、遅延回路５０の出力およびバスＢ０の画素を受取
り、加算器２４は、バスＢ０およびＢ１の画素を受取
り、加算器５２は、バスＢ１およびＢ２の画素を受取
る。
ｈがモジュロ３の２に等しいとき選択される。加算器２
３は、遅延回路５０の出力およびバスＢ０の画素を受取
り、加算器２４は、バスＢ０およびＢ１の画素を受取
り、加算器５２は、バスＢ１およびＢ２の画素を受取
る。
【００４０】垂直方向のフィルタ処理を実行するため
に、加算器５２のあとには、加算器２３および２４のよ
うに、１つまたは２つの画素遅延回路に関連する１つの
加算器（図示せず）が続く。
に、加算器５２のあとには、加算器２３および２４のよ
うに、１つまたは２つの画素遅延回路に関連する１つの
加算器（図示せず）が続く。
【００４１】当業者は、もし要求されれば、ｎ画素の帯
域幅ごとにマトリックスを処理するために、この発明に
従うフィルタを実現できるであろう。
域幅ごとにマトリックスを処理するために、この発明に
従うフィルタを実現できるであろう。
【００４２】この発明に従うフィルタにおいては、マト
リックスの第１の列は、帯域の第１の列に一致する。
リックスの第１の列は、帯域の第１の列に一致する。
【００４３】図７は、画像メモリ６０のバスをフィルタ
バスに適応させるための回路に関連する、この発明に従
うフィルタ１０を表わす。フィルタバスの幅は、上述の
ように、フィルタにより並列処理される列の数次第であ
る。図３の例においては、フィルタ１０は２つの列を並
列処理したが、これは１６ビットの入力バスに対応す
る。
バスに適応させるための回路に関連する、この発明に従
うフィルタ１０を表わす。フィルタバスの幅は、上述の
ように、フィルタにより並列処理される列の数次第であ
る。図３の例においては、フィルタ１０は２つの列を並
列処理したが、これは１６ビットの入力バスに対応す
る。
【００４４】対照的に、画像メモリ６０は、有利には６
４ビット幅である、異なる幅を有するバスを通して通信
する。これら６４ビットは８画素幅に相当し、したがっ
て色マトリックスＵＶの幅および各輝度サブマトリック
スＹ０−Ｙ３の幅に対応する。マトリックスＵＶおよび
Ｙ０−Ｙ３はこうして、１ラインずつ画像メモリに記憶
されることができ、各ラインは６４ビットワードに相当
する。
４ビット幅である、異なる幅を有するバスを通して通信
する。これら６４ビットは８画素幅に相当し、したがっ
て色マトリックスＵＶの幅および各輝度サブマトリック
スＹ０−Ｙ３の幅に対応する。マトリックスＵＶおよび
Ｙ０−Ｙ３はこうして、１ラインずつ画像メモリに記憶
されることができ、各ラインは６４ビットワードに相当
する。
【００４５】しかしながら、上述のように、フィルタ１
０に与えられるマトリックスは、１７×１７画素または
１８×９画素からなる。さらに、これらのマトリックス
は画像メモリ６０に記憶された色および輝度画素と必ず
しも整列しない、すなわち、処理するマトリックスの８
ビットの第１の画素は、画像メモリ６０内に記憶された
６４ビットのワードの８個の第１ビットと必ずしも対応
しない。
０に与えられるマトリックスは、１７×１７画素または
１８×９画素からなる。さらに、これらのマトリックス
は画像メモリ６０に記憶された色および輝度画素と必ず
しも整列しない、すなわち、処理するマトリックスの８
ビットの第１の画素は、画像メモリ６０内に記憶された
６４ビットのワードの８個の第１ビットと必ずしも対応
しない。
【００４６】当面の問題は、フィルタ１０に、画像メモ
リに記憶されたいくつかのマクロブロックの部分を含み
得る、予測マクロブロックを提供することである。この
問題は、メモリバス６０とフィルタ１０の入力バスとの
間に配置されるデュアルポートメモリ６２を含む、この
発明に従う再構成回路を用いることにより、解決され
る。
リに記憶されたいくつかのマクロブロックの部分を含み
得る、予測マクロブロックを提供することである。この
問題は、メモリバス６０とフィルタ１０の入力バスとの
間に配置されるデュアルポートメモリ６２を含む、この
発明に従う再構成回路を用いることにより、解決され
る。
【００４７】デュアルポートメモリ６２は、画像メモリ
６０のバスからのこのメモリへの書込を可能にする書込
アドレスＷＡを受取り、フィルタ１０にその内容を与え
ることを可能にする読出アドレスＲＡを受取る。アドレ
スＷＡおよびＲＡは、後述の例示の方法に従いメモリ６
２を制御することを意図する制御回路２８により与えら
れる。
６０のバスからのこのメモリへの書込を可能にする書込
アドレスＷＡを受取り、フィルタ１０にその内容を与え
ることを可能にする読出アドレスＲＡを受取る。アドレ
スＷＡおよびＲＡは、後述の例示の方法に従いメモリ６
２を制御することを意図する制御回路２８により与えら
れる。
【００４８】図８は、輝度マトリックスＹを含む画像メ
モリ６０の領域７０、および色マトリックスＵＶを含む
領域７２を表わす。記憶された輝度および色マトリック
スは、実線の格子で示される。記憶された輝度サブマト
リックスＹ０−Ｙ３は、点線で表わされる。６４ビット
のバスにより、２つの連続する実線または点線の間で制
限される８画素のライン各々へのアクセスが可能にな
る。
モリ６０の領域７０、および色マトリックスＵＶを含む
領域７２を表わす。記憶された輝度および色マトリック
スは、実線の格子で示される。記憶された輝度サブマト
リックスＹ０−Ｙ３は、点線で表わされる。６４ビット
のバスにより、２つの連続する実線または点線の間で制
限される８画素のライン各々へのアクセスが可能にな
る。
【００４９】フィルタ１０に与えるための予測マクロブ
ロックに属する、１７×１７画素の輝度マトリックスＹ
ｐおよび１８×９画素の色マトリックスＵＶｐが、太線
により表わされる。動き評価ベクトルの水平および垂直
成分の両方は、たとえば、図示のように４に等しい。こ
のことは、マトリックスＹｐの第１の列は、領域７０に
記憶された第１の輝度マトリックスの列４に対応し、マ
トリックスＹｐの第１のラインは、この第１に記憶され
たマトリックスの第４のラインに対応することを意味す
る。色マトリックスＵＶの位置を決定するために用いら
れる成分は、動き評価ベクトルの成分の半分の整数部分
である。
ロックに属する、１７×１７画素の輝度マトリックスＹ
ｐおよび１８×９画素の色マトリックスＵＶｐが、太線
により表わされる。動き評価ベクトルの水平および垂直
成分の両方は、たとえば、図示のように４に等しい。こ
のことは、マトリックスＹｐの第１の列は、領域７０に
記憶された第１の輝度マトリックスの列４に対応し、マ
トリックスＹｐの第１のラインは、この第１に記憶され
たマトリックスの第４のラインに対応することを意味す
る。色マトリックスＵＶの位置を決定するために用いら
れる成分は、動き評価ベクトルの成分の半分の整数部分
である。
【００５０】マトリックスＹｐは線影を付けた領域で表
わされ、幅８画素で高さ１７画素である、３つの帯域
Ａ、Ｂ、およびＣに重畳する。これら３つの帯域では、
それらのラインの各々は６４ビットのバスを通して完全
にアクセス可能である。同様に、色マトリックスＵＶｐ
は、幅８画素で、高さ１８画素の２つの帯域ＤおよびＥ
に重畳する。
わされ、幅８画素で高さ１７画素である、３つの帯域
Ａ、Ｂ、およびＣに重畳する。これら３つの帯域では、
それらのラインの各々は６４ビットのバスを通して完全
にアクセス可能である。同様に、色マトリックスＵＶｐ
は、幅８画素で、高さ１８画素の２つの帯域ＤおよびＥ
に重畳する。
【００５１】帯域ＡからＥは、デュアルポートメモリ６
２に、連続アドレスで、１ラインずつ連続的に書込まれ
る。
２に、連続アドレスで、１ラインずつ連続的に書込まれ
る。
【００５２】図９は、この動作のあとのメモリ６２の内
容を表わす。この図では、各セルは２列の画素を示し、
セルの各行は、帯域ＡからＥの１つに対応する、すなわ
ち、行は６４ビット（または８画素）幅である。このよ
うにしてメモリ６２を帯域ごとに満たすことにより、メ
モリは処理するマクロブロック全体を含むが、また図９
にセルの白い領域で表わされた不要なデータも含む。実
際、行Ａの最初の４列も、行Ｃの最後の３列も、処理す
る輝度マトリックスに属さない。同様に、行Ｄの最初の
２列も、行Ｂの最後の５列も、処理する色マトリックス
に属さない。したがって、輝度および色マトリックスを
フィルタ１０に与えるために、デュアルポートメモリ６
２は、行Ａの第３のセルから行Ｃの第３のセル、および
それから行Ｄの第２のセルから行Ｅの第２のセルまでか
ら、読出される。メモリ６２の読出アクセスが始まる点
は、動き評価ベクトルＶにより制御回路２８に与えら
れ、より正確には、ベクトルの水平成分により与えられ
る。
容を表わす。この図では、各セルは２列の画素を示し、
セルの各行は、帯域ＡからＥの１つに対応する、すなわ
ち、行は６４ビット（または８画素）幅である。このよ
うにしてメモリ６２を帯域ごとに満たすことにより、メ
モリは処理するマクロブロック全体を含むが、また図９
にセルの白い領域で表わされた不要なデータも含む。実
際、行Ａの最初の４列も、行Ｃの最後の３列も、処理す
る輝度マトリックスに属さない。同様に、行Ｄの最初の
２列も、行Ｂの最後の５列も、処理する色マトリックス
に属さない。したがって、輝度および色マトリックスを
フィルタ１０に与えるために、デュアルポートメモリ６
２は、行Ａの第３のセルから行Ｃの第３のセル、および
それから行Ｄの第２のセルから行Ｅの第２のセルまでか
ら、読出される。メモリ６２の読出アクセスが始まる点
は、動き評価ベクトルＶにより制御回路２８に与えら
れ、より正確には、ベクトルの水平成分により与えられ
る。
【００５３】セルの各々は、画素の２つの列に対応し、
したがって画素の１対ずつフィルタ１０の１６ビットの
入力バスに与えられることができる。フィルタ１０は、
図４との関連で上述したように、各セルの対になった列
を処理する。
したがって画素の１対ずつフィルタ１０の１６ビットの
入力バスに与えられることができる。フィルタ１０は、
図４との関連で上述したように、各セルの対になった列
を処理する。
【００５４】ベクトルの水平成分が奇数であれば、処理
するマトリックスの第１の列は、セルの第２の列に位置
し、このセルの第１の列は空である。各セルの１対の列
は、図５との関連で上述された方法に従って処理され、
最初に占められたセルの第１の空の列を取消す。
するマトリックスの第１の列は、セルの第２の列に位置
し、このセルの第１の列は空である。各セルの１対の列
は、図５との関連で上述された方法に従って処理され、
最初に占められたセルの第１の空の列を取消す。
【００５５】図１０は、６４ビットの入力バスおよび１
６ビットの出力バスを含む例示のデュアルポートメモリ
６２を表わす。メモリ６２は、４つの１６ビットのＦＩ
ＦＯ、Ｆ０−Ｆ３を含み、その各々は、図９のセルの列
に対応し、６４ビットのバスからの１６の対応するビッ
トを備える。各ＦＩＦＯ、Ｆ０−Ｆ３の出力は、デュア
ルアクセスメモリの出力として、マルチプレクサ８０を
通して選択できる。ＦＩＦＯ、Ｆ０−Ｆ３は、同時にラ
インＷにより書込が選択される。ＦＩＦＯ、Ｆ０−Ｆ３
は、それぞれのラインＲ０−Ｒ３とともに、以下のよう
に読出される。
６ビットの出力バスを含む例示のデュアルポートメモリ
６２を表わす。メモリ６２は、４つの１６ビットのＦＩ
ＦＯ、Ｆ０−Ｆ３を含み、その各々は、図９のセルの列
に対応し、６４ビットのバスからの１６の対応するビッ
トを備える。各ＦＩＦＯ、Ｆ０−Ｆ３の出力は、デュア
ルアクセスメモリの出力として、マルチプレクサ８０を
通して選択できる。ＦＩＦＯ、Ｆ０−Ｆ３は、同時にラ
インＷにより書込が選択される。ＦＩＦＯ、Ｆ０−Ｆ３
は、それぞれのラインＲ０−Ｒ３とともに、以下のよう
に読出される。
【００５６】図９の例では、ＦＩＦＯ、Ｆ２に記憶され
た輝度列の第１の対を読出すために、ＦＩＦＯ、Ｆ０−
Ｆ２は、同時に読出が選択され、マルチプレクサ８０
は、ＦＩＦＯ、Ｆ２の出力を選択する。列の次の対は、
ＦＩＦＯ、Ｆ３、Ｆ０、Ｆ１、およびＦ２を順次的に読
出選択することによって読出され、マルチプレクサ８０
はこれらのＦＩＦＯの出力を順次的に選択する。ＦＩＦ
Ｏ、Ｆ２に記憶された最後の輝度列は、ＦＩＦＯ、Ｆ２
およびＦ３を同時に読出選択することにより、読出さ
れ、マルチプレクサ８０は、ＦＩＦＯ、Ｆ２の出力を選
択する。同じ方法が、第１および最後の列がＦＩＦＯ、
Ｆ１に記憶された色列を読出すために用いられる。
た輝度列の第１の対を読出すために、ＦＩＦＯ、Ｆ０−
Ｆ２は、同時に読出が選択され、マルチプレクサ８０
は、ＦＩＦＯ、Ｆ２の出力を選択する。列の次の対は、
ＦＩＦＯ、Ｆ３、Ｆ０、Ｆ１、およびＦ２を順次的に読
出選択することによって読出され、マルチプレクサ８０
はこれらのＦＩＦＯの出力を順次的に選択する。ＦＩＦ
Ｏ、Ｆ２に記憶された最後の輝度列は、ＦＩＦＯ、Ｆ２
およびＦ３を同時に読出選択することにより、読出さ
れ、マルチプレクサ８０は、ＦＩＦＯ、Ｆ２の出力を選
択する。同じ方法が、第１および最後の列がＦＩＦＯ、
Ｆ１に記憶された色列を読出すために用いられる。
【００５７】列の第１および最後の対を読出すために、
使用されないデータを記憶するＦＩＦＯが選択され、こ
れらのデータにより占められた空間を解放する。
使用されないデータを記憶するＦＩＦＯが選択され、こ
れらのデータにより占められた空間を解放する。
【００５８】より一般的には、ＮのＦＩＦＯにマトリッ
クスの第１の列を読出すために、第１のＦのＦＩＦＯは
同時に選択されるが、マトリックスの第１の列を含むＦ
番目のＦＩＦＯの出力のみが処理される。マトリックス
の最後の列を読出すために、最後の１つのＦＩＦＯが同
時に選択されるが、最後の列を含む（Ｎ−１＋１）番目
のＦＩＦＯの出力のみが処理される。
クスの第１の列を読出すために、第１のＦのＦＩＦＯは
同時に選択されるが、マトリックスの第１の列を含むＦ
番目のＦＩＦＯの出力のみが処理される。マトリックス
の最後の列を読出すために、最後の１つのＦＩＦＯが同
時に選択されるが、最後の列を含む（Ｎ−１＋１）番目
のＦＩＦＯの出力のみが処理される。
【００５９】メモリ６２内の、マトリックスの第１の列
は、列の数（８）を法とした、メモリ６２の入力バスに
並列に伝送される、水平成分Ｖｈにランクが等しい列で
ある。
は、列の数（８）を法とした、メモリ６２の入力バスに
並列に伝送される、水平成分Ｖｈにランクが等しい列で
ある。
【００６０】この発明は、マトリックスの列と関連づけ
て説明されてきた。もちろん、列は垂直または水平列の
いずれかであり得る。
て説明されてきた。もちろん、列は垂直または水平列の
いずれかであり得る。
【００６１】この発明の少なくとも１つの例示の実施例
が述べられてきたが、当業者は、さまざまな代替形、修
正および改良に簡単に気づくであろう。そのような代替
形、修正、および改良は、この発明の精神および範囲内
であることが意図される。したがって、前述は例示のた
めのみであり、制限を意図するものではない。この発明
は、前掲の特許請求の範囲およびその等価物の規定にの
み制限される。
が述べられてきたが、当業者は、さまざまな代替形、修
正および改良に簡単に気づくであろう。そのような代替
形、修正、および改良は、この発明の精神および範囲内
であることが意図される。したがって、前述は例示のた
めのみであり、制限を意図するものではない。この発明
は、前掲の特許請求の範囲およびその等価物の規定にの
み制限される。
【図１】上述のように、部分的にＭＰＥＧデコーダを表
わす図である。
わす図である。
【図２】上述のように、４：２：０のフォーマットの画
像マクロブロックを表わす図である。
像マクロブロックを表わす図である。
【図３】この発明に従う1/2 画素フィルタの実施例を表
わす図である。
わす図である。
【図４】図３のフィルタの動作を表わす図である。
【図５】図３のフィルタの動作を表わす図である。
【図６】この発明に従い、1/2 画素フィルタの代替の実
施例を部分的に表わす図である。
施例を部分的に表わす図である。
【図７】画像メモリとフィルタとの間のバスの幅を適応
させるための回路の次段の、この発明に従うフィルタを
表わす図である。
させるための回路の次段の、この発明に従うフィルタを
表わす図である。
【図８】画像メモリバスの幅をフィルタバスの幅に適応
させるための、この発明に従う方法を表わす図である。
させるための、この発明に従う方法を表わす図である。
【図９】画像メモリバスの幅をフィルタバスの幅に適応
させるための、この発明に従う方法を表わす図である。
させるための、この発明に従う方法を表わす図である。
【図１０】図７の回路で用いられるデュアルポートメモ
リの実施例を表わす図である。
リの実施例を表わす図である。
１０ フィルタ ２０ 遅延回路 ２３ 加算器 ２６ スイッチ ６０ 画像メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/14 Ｚ Ｇ０６Ｆ 15/68 ４００ Ｊ
Claims (5)
- 【請求項１】 画素マトリックスフィルタであって、 マトリックスのｎ個の連続する列からなる画素を受取る
ためのｎ個の入力バス（Ｂ０、Ｂ１…）と、 それぞれがｎ個の入力バスから画素を受取るｎ個の遅延
回路（２０、２１）とを含み、前記遅延回路の各々は１
つの列の遅延を導入し、２ｎ個の画素が同時にｎ個の遅
延回路の出力およびｎ個の入力バスに連続的に伝送さ
れ、画素マトリックスフィルタはさらに、 ｉ番目の加算器（ｉ＝１、２、…ｎ）が第１の入力で２
ｎ個の画素のｉ番目を受取り、第２の入力で２ｎ個の画
素の（ｉ＋１）番目を受取るように少なくとも接続され
た、ｎ個の加算器（２３、２４）を含む、画素マトリッ
クスフィルタ。 - 【請求項２】 ｎ個の加算器（２３、２４）がスイッチ
（２６）に接続され、ｉ番目の加算器が、 画像におけるマトリックスの位置を決定するベクトル
が、モジュロｎの０からｎ−１に等しいそれぞれの水平
成分（Ｖｈ）を有するかどうかに従って、 第１の入力で２ｎ個の画素のｉ番目から（ｉ＋ｎ−１）
番目のうち１つと、 第２の入力で２ｎ個の画素の（ｉ＋１）番目から（ｉ＋
ｎ）番目のうち１つとを受取るように、スイッチは与え
られる、請求項１に記載のフィルタ。 - 【請求項３】 ｎ個の加算器（２３、２４）の各々の出
力は、それぞれさらなる加算器（３２、３３）に、直接
および少なくとも１つの画素遅延回路（３５、３６）を
通して接続される、請求項１に記載のフィルタ。 - 【請求項４】 少なくとも１つの画素の遅延は、もし処
理されたマトリックスが輝度画素のマトリックス（Ｙ）
であれば１画素遅延であり、もし処理されたマトリック
スが色画素のマトリックス（Ｕ、Ｖ）であれば２画素遅
延である、請求項３に記載のフィルタ。 - 【請求項５】 Ｍ画素の幅を有するバスを通してアクセ
ス可能な画像メモリ（６０）における位置ベクトル
（Ｖ）に従って取出される画素マトリックスを処理する
ための方法であって、 バスを通して、デュアルアクセスメモリ（６２）に、部
分的にマトリックスを含むＭ画素幅の画像帯域（Ａ−
Ｅ）のすべてを連続的に書込むステップと、 ｎ画素幅のバス（Ｂ０、Ｂ１）を通して、デュアルポー
トメモリに、部分的にマトリックスを含むｎ画素幅の画
像帯域のすべてを読出すステップと、 請求項１に従って前記帯域を１ラインずつフィルタ（１
０）に与えるステップとを含む、画素マトリックスを処
理するための方法。
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