JPH07325794A - 並列計算機システムの制御方式 - Google Patents
並列計算機システムの制御方式Info
- Publication number
- JPH07325794A JPH07325794A JP12129594A JP12129594A JPH07325794A JP H07325794 A JPH07325794 A JP H07325794A JP 12129594 A JP12129594 A JP 12129594A JP 12129594 A JP12129594 A JP 12129594A JP H07325794 A JPH07325794 A JP H07325794A
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Abstract
(57)【要約】
【目的】 並列計算機システムを構成するＰＥの論理レ
ベルの相違を自動的に認識して、その相違に対応した制
御を行うことができるようにする。 【構成】 並列計算機システムを構成する各ＰＥ１ａ〜
１ｎの中に自ＰＥの論理レベル識別子１２を持ち、ＳＶ
Ｐ３は、システムの立ち上げ時、全ＰＥに対してＳＶＰ
３の互換性コード３２を放送型通信バス４を介して同報
送信する。各ＰＥ１ａ〜１ｎは、前記識別子１２とＳＶ
Ｐ３から送られてきた互換性コード３２とを比較チェッ
クし、結果をＳＶＰ３に報告する。ＳＶＰ３は、これに
より、各ＰＥの論理レベルの相違を自動的に認識して、
その論理レベルに対応して各ＰＥの制御を行うことがで
きる。また、本発明は、ＳＶＰ３から特定のＰＥにのみ
前記の互換性コード３２を送信し、そのＰＥが他の全Ｐ
Ｅに対して互換性をチェックするメッセージを送信し、
チェック結果を取纏めてＳＶＰ３に報告するようにして
も同様である。
ベルの相違を自動的に認識して、その相違に対応した制
御を行うことができるようにする。 【構成】 並列計算機システムを構成する各ＰＥ１ａ〜
１ｎの中に自ＰＥの論理レベル識別子１２を持ち、ＳＶ
Ｐ３は、システムの立ち上げ時、全ＰＥに対してＳＶＰ
３の互換性コード３２を放送型通信バス４を介して同報
送信する。各ＰＥ１ａ〜１ｎは、前記識別子１２とＳＶ
Ｐ３から送られてきた互換性コード３２とを比較チェッ
クし、結果をＳＶＰ３に報告する。ＳＶＰ３は、これに
より、各ＰＥの論理レベルの相違を自動的に認識して、
その論理レベルに対応して各ＰＥの制御を行うことがで
きる。また、本発明は、ＳＶＰ３から特定のＰＥにのみ
前記の互換性コード３２を送信し、そのＰＥが他の全Ｐ
Ｅに対して互換性をチェックするメッセージを送信し、
チェック結果を取纏めてＳＶＰ３に報告するようにして
も同様である。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサエレ
メント（以下、ＰＥという）を備えて構成される並列計
算機システムの制御方式に係り、特に、異なる論理レベ
ルのＰＥにより並列計算機が構成される場合の制御に使
用して好適な並列計算機システムの制御方式に関する。
メント（以下、ＰＥという）を備えて構成される並列計
算機システムの制御方式に係り、特に、異なる論理レベ
ルのＰＥにより並列計算機が構成される場合の制御に使
用して好適な並列計算機システムの制御方式に関する。
【０００２】
【従来の技術】従来技術による並列計算機システムは、
通常、多数のＰＥを、これらのＰＥ間を相互に接続する
ネットワークに収容して構成されている。そして、この
種の並列計算機システムは、同一論理レベルのＰＥを多
数相互に接続して構成されるのが一般的であり、異なる
論理レベルのＰＥにより並列計算機システムが構成され
る場合の制御について配慮されていないものである。
通常、多数のＰＥを、これらのＰＥ間を相互に接続する
ネットワークに収容して構成されている。そして、この
種の並列計算機システムは、同一論理レベルのＰＥを多
数相互に接続して構成されるのが一般的であり、異なる
論理レベルのＰＥにより並列計算機システムが構成され
る場合の制御について配慮されていないものである。
【０００３】なお、この種の並列計算機に関する従来技
術として、例えば、特開平４−２８７１５３号公報等に
記載された技術が知られている。
術として、例えば、特開平４−２８７１５３号公報等に
記載された技術が知られている。
【０００４】
【発明が解決しようとする課題】一般に、数百ないしは
数千のＰＥにより構成される並列計算機システムにおい
て、並列計算機システムを構成するＰＥは、システム構
築の後、何らかの理由でその論理変更が行われる場合が
ある。この論理変更は、作業者により人手で行われる
が、作業の時間的な制約等のため、ＰＥの論理変更を数
回に分けて実施する方が都合のよい場合が多い。このた
め、ＰＥの論理変更の途中において、異なる論理レベル
のＰＥにより並列計算機システムが構成されることにな
る。
数千のＰＥにより構成される並列計算機システムにおい
て、並列計算機システムを構成するＰＥは、システム構
築の後、何らかの理由でその論理変更が行われる場合が
ある。この論理変更は、作業者により人手で行われる
が、作業の時間的な制約等のため、ＰＥの論理変更を数
回に分けて実施する方が都合のよい場合が多い。このた
め、ＰＥの論理変更の途中において、異なる論理レベル
のＰＥにより並列計算機システムが構成されることにな
る。
【０００５】前述した従来技術は、異なる論理レベルの
ＰＥにより並列計算機システムを構成する場合の制御に
ついて配慮されていないため、前述した並列計算機シス
テムにおけるＰＥの論理変更の作業の途中段階等におい
て、これらのＰＥに対してサービスを行うサービスプロ
セッサ（以下、ＳＶＰという）が、全ＰＥを一元的に扱
うと誤った制御をしてしまうことがあるという問題点を
生じる。その理由は、ＰＥの論理変更の途中では、異な
る論理レベルのＰＥにより並列計算機システムが構成さ
れ、システムの中に異なる論理レベルのＰＥが存在する
ことになるからである。
ＰＥにより並列計算機システムを構成する場合の制御に
ついて配慮されていないため、前述した並列計算機シス
テムにおけるＰＥの論理変更の作業の途中段階等におい
て、これらのＰＥに対してサービスを行うサービスプロ
セッサ（以下、ＳＶＰという）が、全ＰＥを一元的に扱
うと誤った制御をしてしまうことがあるという問題点を
生じる。その理由は、ＰＥの論理変更の途中では、異な
る論理レベルのＰＥにより並列計算機システムが構成さ
れ、システムの中に異なる論理レベルのＰＥが存在する
ことになるからである。
【０００６】本発明の目的は、前述した従来技術の問題
点を解決し、ＳＶＰが、並列計算機システムを構成する
ＰＥの論理レベルの相違を自動的に認識して、その相違
に対応した制御を行うことができるようにした並列計算
機システムの制御方式を提供することにある。
点を解決し、ＳＶＰが、並列計算機システムを構成する
ＰＥの論理レベルの相違を自動的に認識して、その相違
に対応した制御を行うことができるようにした並列計算
機システムの制御方式を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば前記目的
は、各ＰＥの中に自ＰＥの論理レベル識別子を持ち、Ｓ
ＶＰから全ＰＥに対してＳＶＰの互換性コードを同報送
信し、各ＰＥが前記識別子とＳＶＰから送られてきた互
換性コードとを比較チェックし、このチェック結果をＳ
ＶＰに報告するようにすることにより達成される。
は、各ＰＥの中に自ＰＥの論理レベル識別子を持ち、Ｓ
ＶＰから全ＰＥに対してＳＶＰの互換性コードを同報送
信し、各ＰＥが前記識別子とＳＶＰから送られてきた互
換性コードとを比較チェックし、このチェック結果をＳ
ＶＰに報告するようにすることにより達成される。
【０００８】また、前記目的は、ＳＶＰから特定のＰＥ
にのみ前記の互換性コードを送信し、そのＰＥが、他の
全てのＰＥに対して互換性をチェックするメッセージを
送信し、チェック結果を取り纏めてＳＶＰに報告するよ
うにすることにより達成される。
にのみ前記の互換性コードを送信し、そのＰＥが、他の
全てのＰＥに対して互換性をチェックするメッセージを
送信し、チェック結果を取り纏めてＳＶＰに報告するよ
うにすることにより達成される。
【０００９】
【作用】各ＰＥの中に自身の論理レベルを表す論理レベ
ル識別子が設定され、並列計算機システムの立ち上げ
時、ＳＶＰは、全てのＰＥに対してＳＶＰの制御プログ
ラムとＰＥの論理レベルとの互換性を表す互換性コード
を同報送信する。各ＰＥは、前記自ＰＥの論理レベル識
別子とＳＶＰから送られてきた互換性コードとを比較チ
ェックし、その結果をＳＶＰに報告する。ＳＶＰは、こ
のチェック結果により論理レベルの異なっているＰＥを
個々に認識することができ、該当するＰＥに対して、そ
の論理レベルに応じた制御を行うことができる。
ル識別子が設定され、並列計算機システムの立ち上げ
時、ＳＶＰは、全てのＰＥに対してＳＶＰの制御プログ
ラムとＰＥの論理レベルとの互換性を表す互換性コード
を同報送信する。各ＰＥは、前記自ＰＥの論理レベル識
別子とＳＶＰから送られてきた互換性コードとを比較チ
ェックし、その結果をＳＶＰに報告する。ＳＶＰは、こ
のチェック結果により論理レベルの異なっているＰＥを
個々に認識することができ、該当するＰＥに対して、そ
の論理レベルに応じた制御を行うことができる。
【００１０】また、ＳＶＰから特定のＰＥに対してのみ
前述の互換性を表すコードを送信し、そのＰＥが、他の
全てのＰＥに対して互換性をチェックするメッセージを
送信して、チェック結果を取り纏めてＳＶＰに報告する
ことによっても、ＳＶＰは、どのＰＥの論理レベルが、
自ＳＶＰの論理レベルと異なっているかを認識すること
ができ、該当するＰＥに対して、その論理レベルに応じ
た制御を行うことができる。
前述の互換性を表すコードを送信し、そのＰＥが、他の
全てのＰＥに対して互換性をチェックするメッセージを
送信して、チェック結果を取り纏めてＳＶＰに報告する
ことによっても、ＳＶＰは、どのＰＥの論理レベルが、
自ＳＶＰの論理レベルと異なっているかを認識すること
ができ、該当するＰＥに対して、その論理レベルに応じ
た制御を行うことができる。
【００１１】
【実施例】以下、本発明による並列計算機システムの制
御方式の一実施例を図面により詳細に説明する。
御方式の一実施例を図面により詳細に説明する。
【００１２】図１は本発明の一実施例による並列計算機
システムの構成を示すブロック図である。図１におい
て、１ａ〜１ｎはＰＥ、２は主ネットワーク、３はＳＶ
Ｐ、４は放送型の通信バス、１１は処理ユニット、１２
は論理レベル識別子、１３は制御回路、１４は比較回
路、３１は制御プログラム、３２は互換性コード、３３
は不一致フラグである。
システムの構成を示すブロック図である。図１におい
て、１ａ〜１ｎはＰＥ、２は主ネットワーク、３はＳＶ
Ｐ、４は放送型の通信バス、１１は処理ユニット、１２
は論理レベル識別子、１３は制御回路、１４は比較回
路、３１は制御プログラム、３２は互換性コード、３３
は不一致フラグである。
【００１３】本発明の一実施例による並列計算機システ
ムは、図１に示すように、複数のＰＥ１ａ〜１ｎと、こ
れらの複数のＰＥ相互間を任意に接続可能な主ネットワ
ーク２と、複数のＰＥに対してサービスを行うＳＶＰ３
と、複数のＰＥとＳＶＰ３とを接続する主ネットワーク
２とは別の放送型通信バス４とを備えて構成されてい
る。
ムは、図１に示すように、複数のＰＥ１ａ〜１ｎと、こ
れらの複数のＰＥ相互間を任意に接続可能な主ネットワ
ーク２と、複数のＰＥに対してサービスを行うＳＶＰ３
と、複数のＰＥとＳＶＰ３とを接続する主ネットワーク
２とは別の放送型通信バス４とを備えて構成されてい
る。
【００１４】各ＰＥ１ａ〜１ｎは、依頼されたデータの
処理を行うための処理ユニット１１と、放送型通信バス
４に接続される制御回路１３とを備えると共に、本発明
により、論理レベル識別子１２と比較回路１４とを備え
て構成されている。また、ＳＶＰ３は、制御プログラム
３１を備えると共に、本発明により、互換性コード３２
と各ＰＥ対応の不一致フラグ３３とを備えて構成されて
いる。
処理を行うための処理ユニット１１と、放送型通信バス
４に接続される制御回路１３とを備えると共に、本発明
により、論理レベル識別子１２と比較回路１４とを備え
て構成されている。また、ＳＶＰ３は、制御プログラム
３１を備えると共に、本発明により、互換性コード３２
と各ＰＥ対応の不一致フラグ３３とを備えて構成されて
いる。
【００１５】前述のように構成される本発明の一実施例
において、各ＰＥ１ａ〜１ｎは、予め自身の論理レベル
を表す論理レベル識別子１２が設定されている。そし
て、並列計算機システムの立ち上げ時、ＳＶＰは、自身
の制御プログラム３１とＰＥの論理レベルとの互換性を
表す互換性コード３２を放送型通信バス４を介してＰＥ
１ａ〜１ｎに対してブロードキャストする。
において、各ＰＥ１ａ〜１ｎは、予め自身の論理レベル
を表す論理レベル識別子１２が設定されている。そし
て、並列計算機システムの立ち上げ時、ＳＶＰは、自身
の制御プログラム３１とＰＥの論理レベルとの互換性を
表す互換性コード３２を放送型通信バス４を介してＰＥ
１ａ〜１ｎに対してブロードキャストする。
【００１６】各ＰＥ１ａ〜１ｎは、制御回路１３を介し
てＳＶＰ３からの互換性コード３２を受信すると、予め
設定されている自ＰＥの論理レベル識別子１２と受信し
た互換性コード３２とを比較回路１４により比較して一
致チェックを行い、不一致の場合に、放送型の通信バス
４を介してＳＶＰ３に送信する。
てＳＶＰ３からの互換性コード３２を受信すると、予め
設定されている自ＰＥの論理レベル識別子１２と受信し
た互換性コード３２とを比較回路１４により比較して一
致チェックを行い、不一致の場合に、放送型の通信バス
４を介してＳＶＰ３に送信する。
【００１７】ＳＶＰ３は、各ＰＥから送られてくる不一
致情報を、各ＰＥ対応に備えられている不一致フラグに
セットする。その後、ＳＶＰ３は、ＰＥに対する制御が
必要になった場合、制御プログラム３１がこの不一致フ
ラグ３３検索し、そのＰＥのアドレスと論理レベルとを
認識し登録し、以降そのＰＥの論理レベルに応じた制御
を行う。
致情報を、各ＰＥ対応に備えられている不一致フラグに
セットする。その後、ＳＶＰ３は、ＰＥに対する制御が
必要になった場合、制御プログラム３１がこの不一致フ
ラグ３３検索し、そのＰＥのアドレスと論理レベルとを
認識し登録し、以降そのＰＥの論理レベルに応じた制御
を行う。
【００１８】なお、前述した本発明の一実施例におい
て、各ＰＥ間の論理レベルの相違は、これらのＰＥによ
り並列計算機を構成することができないような相違では
なく、ＳＶＰからの制御に対してのみ不都合となるよう
な相違である。従って、ＰＥ相互間の主ネットワーク２
を介する通信は可能であり、各ＰＥ間の論理レベルに相
違があっても、並列計算機システムとして動作可能なも
のである。
て、各ＰＥ間の論理レベルの相違は、これらのＰＥによ
り並列計算機を構成することができないような相違では
なく、ＳＶＰからの制御に対してのみ不都合となるよう
な相違である。従って、ＰＥ相互間の主ネットワーク２
を介する通信は可能であり、各ＰＥ間の論理レベルに相
違があっても、並列計算機システムとして動作可能なも
のである。
【００１９】前述した本発明の一実施例によれば、ＳＶ
Ｐ３は、並列計算機処理を構成するＰＥの論理レベルの
相違を容易に知ることができ、その論理レベルに応じ
て、各ＰＥの制御を行うことができ、誤った制御が行わ
れることを防止することができる。これにより、本発明
の一実施例によれば、並列計算機システムを構成するＰ
Ｅの論理レベルの変更作業の途中においても、並列計算
機システムを正常な状態で動作させておくことができ
る。
Ｐ３は、並列計算機処理を構成するＰＥの論理レベルの
相違を容易に知ることができ、その論理レベルに応じ
て、各ＰＥの制御を行うことができ、誤った制御が行わ
れることを防止することができる。これにより、本発明
の一実施例によれば、並列計算機システムを構成するＰ
Ｅの論理レベルの変更作業の途中においても、並列計算
機システムを正常な状態で動作させておくことができ
る。
【００２０】前述した本発明の一実施例は、各ＰＥが、
自ＰＥの論理レベル識別子１２と受信した互換性コード
３２とを比較して、不一致の場合に、放送型の通信バス
４を介してＳＶＰ３に送信するとして説明したが、本発
明は、各ＰＥが一致、不一致の情報をＳＶＰ３に報告す
るようにしてもよく、これにより、ＳＶＰは、報告のな
いＰＥを障害として扱うことができる。
自ＰＥの論理レベル識別子１２と受信した互換性コード
３２とを比較して、不一致の場合に、放送型の通信バス
４を介してＳＶＰ３に送信するとして説明したが、本発
明は、各ＰＥが一致、不一致の情報をＳＶＰ３に報告す
るようにしてもよく、これにより、ＳＶＰは、報告のな
いＰＥを障害として扱うことができる。
【００２１】また、前述した本発明の一実施例は、ＳＶ
Ｐ３から全てのＰＥに対して互換性コード３２を送信す
るとして説明したが、本発明は、ＳＶＰ３が特定のＰ
Ｅ、例えば、ＰＥ１ａにのみ前述の互換性コード３２を
送信し、そのＰＥ１ａが、主ネットワーク２を介して他
の全てのＰＥに対して互換性をチェックするメッセージ
をブロードキャストし、各ＰＥからのチェック結果を主
ネットワーク２を介して返送してもらい、その結果を取
り纏めてＳＶＰ３に報告するようにすることもでき、前
述の場合と同様の効果を得ることができる。
Ｐ３から全てのＰＥに対して互換性コード３２を送信す
るとして説明したが、本発明は、ＳＶＰ３が特定のＰ
Ｅ、例えば、ＰＥ１ａにのみ前述の互換性コード３２を
送信し、そのＰＥ１ａが、主ネットワーク２を介して他
の全てのＰＥに対して互換性をチェックするメッセージ
をブロードキャストし、各ＰＥからのチェック結果を主
ネットワーク２を介して返送してもらい、その結果を取
り纏めてＳＶＰ３に報告するようにすることもでき、前
述の場合と同様の効果を得ることができる。
【００２２】また、前述した本発明の一実施例による並
列計算機システムは、ＰＥ相互間を接続する主ネットワ
ークと、各ＰＥとＳＶＰとを接続する放送型通信バスを
備えるとしたが、本発明は、各ＰＥとＳＶＰとを主ネッ
トワークを介して接続するようにしてもよく、また、他
の形式通信ネットワークにより接続するようにしてもよ
い。
列計算機システムは、ＰＥ相互間を接続する主ネットワ
ークと、各ＰＥとＳＶＰとを接続する放送型通信バスを
備えるとしたが、本発明は、各ＰＥとＳＶＰとを主ネッ
トワークを介して接続するようにしてもよく、また、他
の形式通信ネットワークにより接続するようにしてもよ
い。
【００２３】
【発明の効果】以上説明したように本発明によれば、特
に、大量のＰＥで構成される並列計算機システムが異な
る論理レベルのＰＥにより構成された場合にも、ＳＶＰ
が各ＰＥの論理レベルの相違を効率よく自動的に認識す
ることができるため、ＳＶＰは、そのＰＥの論理レベル
に合わせた制御を行うことが可能となり、これにより、
ＰＥの誤った制御を防止することができる。
に、大量のＰＥで構成される並列計算機システムが異な
る論理レベルのＰＥにより構成された場合にも、ＳＶＰ
が各ＰＥの論理レベルの相違を効率よく自動的に認識す
ることができるため、ＳＶＰは、そのＰＥの論理レベル
に合わせた制御を行うことが可能となり、これにより、
ＰＥの誤った制御を防止することができる。
【図１】本発明の一実施例による並列計算機システムの
構成を示すブロック図である。
構成を示すブロック図である。
１ａ〜１ｎ プロセッサエレメント（ＰＥ） ２ 主ネットワーク ３ サービスプロセッサ（ＳＶＰ） ４ 放送型通信バス １１ 処理ユニット １２ 論理レベル識別子 １３ 制御回路 １４ 比較回路 ３１ 制御プログラム ３２ 互換性コード ３３ 不一致フラグ
Claims (2)
- 【請求項１】 複数のプロセッサエレメントと、これら
の複数のプロセッサエレメント相互を接続する主ネット
ワークと、前記複数のプロセッサエレメントに対してサ
ービスを行うサービスプロセッサとを備えて構成される
並列計算機システムの制御方式において、各プロセッサ
エレメントは、自プロセッサエレメントの論理レベルを
表す識別子を有し、並列計算機システムの立ち上げ時、
前記サービスプロセッサは、全てのプロセッサエレメン
トに対して、サービスプロセッサの制御プログラムとプ
ロセッサエレメントの論理レベルとの互換性を表す互換
性コードを同報送信し、各プロセッサエレメントは、自
プロセッサエレメントの論理レベル識別子とサービスプ
ロセッサから受け取った互換性コードとを比較し、その
結果をサービスプロセッサに報告し、サービスプロセッ
サは、各プロセッサエレメントのアドレスとその論理レ
ベルとを登録して、以後、各プロセッサエレメントの論
理レベルに対応して各プロセッサエレメントの制御を行
うことを特徴とする並列計算機システムの制御方式。 - 【請求項２】 複数のプロセッサエレメントと、これら
の複数のプロセッサエレメント相互を接続する主ネット
ワークと、前記複数のプロセッサエレメントに対してサ
ービスを行うサービスプロセッサとを備えて構成される
並列計算機システムの制御方式において、各プロセッサ
エレメントは、自プロセッサエレメントの論理レベルを
表す識別子を有し、並列計算機システムの立ち上げ時、
前記サービスプロセッサは、特定のプロセッサエレメン
トに対して、サービスプロセッサの制御プログラムとプ
ロセッサエレメントの論理レベルとの互換性を表す互換
性コードを送信し、前記特定のプロセッサエレメント
は、主ネットワークを介して全てのプロセッサエレメン
トに対してサービスプロセッサの制御プログラムとプロ
セッサエレメントの論理レベルとの互換性のチェックを
指示するメッセージを同報送信し、各プロセッサエレメ
ントから返送されたチェック結果を取り纏めてサービス
プロセッサに報告し、サービスプロセッサは、各プロセ
ッサエレメントのアドレスとその論理レベルとを登録し
て、以後、各プロセッサエレメントの論理レベルに対応
して各プロセッサエレメントの制御を行うことを特徴と
する並列計算機システムの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12129594A JPH07325794A (ja) | 1994-06-02 | 1994-06-02 | 並列計算機システムの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12129594A JPH07325794A (ja) | 1994-06-02 | 1994-06-02 | 並列計算機システムの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07325794A true JPH07325794A (ja) | 1995-12-12 |
Family
ID=14807727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12129594A Pending JPH07325794A (ja) | 1994-06-02 | 1994-06-02 | 並列計算機システムの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07325794A (ja) |
-
1994
- 1994-06-02 JP JP12129594A patent/JPH07325794A/ja active Pending
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