JPH0732396B2 - データ転送システムおよびタイミング制御装置 - Google Patents
データ転送システムおよびタイミング制御装置Info
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- JPH0732396B2 JPH0732396B2 JP26366689A JP26366689A JPH0732396B2 JP H0732396 B2 JPH0732396 B2 JP H0732396B2 JP 26366689 A JP26366689 A JP 26366689A JP 26366689 A JP26366689 A JP 26366689A JP H0732396 B2 JPH0732396 B2 JP H0732396B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、デジタル音声信号の処理に用いて好適なデ
ータ転送システムに関する。
ータ転送システムに関する。
「従来の技術」 従来、デジタル機器相互間のデータ転送方式として、シ
リアルデータバス群とマトリクススイッチを用いたデー
タ転送方式があった。この方式は第６図に示すように、
シリアルデータバス群A0〜Anと、シリアルデータバス群
B0〜Bnとの間にマトリクススイッチ60を設け、これによ
って両バス間の接続関係を適宜設定するものである。
リアルデータバス群とマトリクススイッチを用いたデー
タ転送方式があった。この方式は第６図に示すように、
シリアルデータバス群A0〜Anと、シリアルデータバス群
B0〜Bnとの間にマトリクススイッチ60を設け、これによ
って両バス間の接続関係を適宜設定するものである。
また、汎用コンピュータ等には、いわゆるVMEバスを用
いたデータ転送方式が採用されている。これは基板同志
を直接結合する非同期バスであり、送信側が受信側のデ
ータ受信完了を確認するまで待機するように構成され、
これにより、種々のデータ長を持つデータの転送を可能
としている。
いたデータ転送方式が採用されている。これは基板同志
を直接結合する非同期バスであり、送信側が受信側のデ
ータ受信完了を確認するまで待機するように構成され、
これにより、種々のデータ長を持つデータの転送を可能
としている。
「発明が解決しようとする課題」 ところで、上記各方式によれば、いずれも解決すべき問
題点があった。
題点があった。
まず、シリアルデータバス群とマトリクススイッチを用
いたデータ転送方式においては、データ伝送をシリアル
で行うことにより高速伝送が困難であるという欠点があ
り、さらに、データバスの本数を増加させると、マトリ
クススイッチ60の構成が複雑となり、高価となる欠点も
あった。
いたデータ転送方式においては、データ伝送をシリアル
で行うことにより高速伝送が困難であるという欠点があ
り、さらに、データバスの本数を増加させると、マトリ
クススイッチ60の構成が複雑となり、高価となる欠点も
あった。
一方、VMEバスを用いたデータ転送方式にあっては、デ
ータ転送のタイミングが不確定であるから、例えばデジ
タル音声信号等の実時間信号の転送に用いると、転送さ
れたデータを常に実時間に補正する必要があり、不便で
あった。
ータ転送のタイミングが不確定であるから、例えばデジ
タル音声信号等の実時間信号の転送に用いると、転送さ
れたデータを常に実時間に補正する必要があり、不便で
あった。
本発明は上述した事情に鑑みてなされたものであり、安
価であるとともにデータのシリアル伝送と高速伝送とを
共に可能とするデータ転送システムおよびタイミング制
御装置を提供することを目的としている。
価であるとともにデータのシリアル伝送と高速伝送とを
共に可能とするデータ転送システムおよびタイミング制
御装置を提供することを目的としている。
「課題を解決するための手段」 上記課題を解決するため、特許請求の範囲第１項記載の
発明にあっては、第１図（イ）に例示するように、第１
のアドレス情報が供給されるとデータを送信する送信装
置103と、第２のアドレス情報が供給されると前記デー
タ受信する受信装置104と、二つのアドレス情報を１組
とし、このアドレス情報の組を複数連ねて成り、前記第
１および第２のアドレス情報を含むアドレス情報列を発
生する主制御装置101と、前記主制御装置101から前記ア
ドレス情報列が供給されると、これを構成する各アドレ
ス情報を１組単位で所定の順序かつ所定のタイミングで
前記送信装置103および前記受信装置104に供給するタイ
ミング制御装置102と、を具備することを特徴としてい
る。
発明にあっては、第１図（イ）に例示するように、第１
のアドレス情報が供給されるとデータを送信する送信装
置103と、第２のアドレス情報が供給されると前記デー
タ受信する受信装置104と、二つのアドレス情報を１組
とし、このアドレス情報の組を複数連ねて成り、前記第
１および第２のアドレス情報を含むアドレス情報列を発
生する主制御装置101と、前記主制御装置101から前記ア
ドレス情報列が供給されると、これを構成する各アドレ
ス情報を１組単位で所定の順序かつ所定のタイミングで
前記送信装置103および前記受信装置104に供給するタイ
ミング制御装置102と、を具備することを特徴としてい
る。
また、特許請求の範囲第２項記載の発明にあっては、第
１図（ロ）に例示するように、所定周期で循環するアド
レス情報を発生するアドレス情報発生手段203と、前記
アドレス情報が供給されると、そのアドレス情報で指定
されたアドレスの内容を出力する第１の記憶装置201
と、前記アドレス情報が供給されると、そのアドレス情
報で指定されたアドレスの内容を出力する第２の記憶装
置202と、前記アドレス情報発明手段から供給されたア
ドレス情報を前記周期毎に前記第１および第２の記憶装
置201、202に交互に供給する切換手段204と、前記アド
レス情報が供給されていない側の前記第１または第２の
記憶装置201、202の内容を更新するデータ更新手段205
と、を具備することを特徴としている。
１図（ロ）に例示するように、所定周期で循環するアド
レス情報を発生するアドレス情報発生手段203と、前記
アドレス情報が供給されると、そのアドレス情報で指定
されたアドレスの内容を出力する第１の記憶装置201
と、前記アドレス情報が供給されると、そのアドレス情
報で指定されたアドレスの内容を出力する第２の記憶装
置202と、前記アドレス情報発明手段から供給されたア
ドレス情報を前記周期毎に前記第１および第２の記憶装
置201、202に交互に供給する切換手段204と、前記アド
レス情報が供給されていない側の前記第１または第２の
記憶装置201、202の内容を更新するデータ更新手段205
と、を具備することを特徴としている。
「作用」 特許請求の範囲第１項記載の発明にあっては、主制御装
置101から供給された各アドレス情報の組が、所定順序
かつ所定タイミングでタイミング制御装置102から出力
される。したがって、第１および第２のアドレス情報か
ら成る組をアドレス情報列に含めると、このアドレス情
報の組が出力されるタイミングで送信装置103から受信
装置104へのデータ転送が実行される。
置101から供給された各アドレス情報の組が、所定順序
かつ所定タイミングでタイミング制御装置102から出力
される。したがって、第１および第２のアドレス情報か
ら成る組をアドレス情報列に含めると、このアドレス情
報の組が出力されるタイミングで送信装置103から受信
装置104へのデータ転送が実行される。
したがって、第１および第２のアドレス情報から成る組
が、タイミング制御装置102から一定周期で繰り返し出
力されるようにアドレス情報列を構成すれば、送信装置
103から受信装置104へのデータ転送が周期的に実行され
る。
が、タイミング制御装置102から一定周期で繰り返し出
力されるようにアドレス情報列を構成すれば、送信装置
103から受信装置104へのデータ転送が周期的に実行され
る。
また、第１および第２のアドレス情報から成る組が頻繁
に出力されるようにアドレス情報列を構成すれば、短時
間に多量のデータを送信装置103から受信装置104へ転送
することができる。
に出力されるようにアドレス情報列を構成すれば、短時
間に多量のデータを送信装置103から受信装置104へ転送
することができる。
このように、本発明にあっては、主制御装置101の発生
するアドレス情報列を適宜構成することにより、データ
転送のタイミングおよびデータの伝送量を任意に設定す
ることができる。
するアドレス情報列を適宜構成することにより、データ
転送のタイミングおよびデータの伝送量を任意に設定す
ることができる。
また、特許請求の範囲第２項記載の発明にあっては、ア
ドレス情報発性手段203の発生したアドレス情報が、切
換手段204を介して第１および第２の記憶装置201、202
に交互に供給される。そして、アドレス情報が供給され
ている側の記憶装置からは、そのアドレス情報に従って
データが出力される。一方、他方の記憶装置の内容はデ
ータ更新手段205によって更新される。
ドレス情報発性手段203の発生したアドレス情報が、切
換手段204を介して第１および第２の記憶装置201、202
に交互に供給される。そして、アドレス情報が供給され
ている側の記憶装置からは、そのアドレス情報に従って
データが出力される。一方、他方の記憶装置の内容はデ
ータ更新手段205によって更新される。
このように、本発明にあっては、アドレス情報発生手段
203が各記憶装置201、202からのデータ出力のタイミン
グを制御し、データ更新手段205がデータ内容を設定す
る。そして、瞬時には、両者が各々別の記憶装置を制御
するから、両者の制御が競合することがない。
203が各記憶装置201、202からのデータ出力のタイミン
グを制御し、データ更新手段205がデータ内容を設定す
る。そして、瞬時には、両者が各々別の記憶装置を制御
するから、両者の制御が競合することがない。
「実施例」 次に、本発明の実施例を図面を参照し、説明する。
第２図は本発明の第１の実施例の楽音合成システムの電
気的構成を示すブロック図である。
気的構成を示すブロック図である。
図において５、６、８、９はそれぞれA/Dモジュール、
波形記憶モジュール、D/Aモジュール、DSPモジュールで
あり、コントロールバス１、データバス２、およびアド
レスバス３に接続されている。これら各モジュールに
は、それぞれ所定のアドレス番号が割り当てられてい
る。そして、そのアドレス番号がアドレスバス３に現れ
ると、該当するモジュールがデータバス２とデジタル信
号の入出力を行う。また、11は主制御装置であり、中央
処理装置、記憶装置等（図示せず）を具備し、上記各モ
ジュールに対して種々の指示を行う。また、主制御装置
11は、バスコントローラ10を介してアドレスバス３にア
ドレス信号を供給し、これによってデータを送信するモ
ジュールと、そのデータを受信するモジュールとを指定
する。12は鍵盤であり、主制御装置11に演奏情報を入力
する。13は操作盤であり、主制御装置11に対して種々の
制御信号を入力する。バスコントローラ10は、各モジュ
ールの入出力動作のためのタイミング信号を発生し、主
制御装置11から供給されたアドレス信号をこのタイミン
グ信号に同期させてアドレスバス３に供給する。
波形記憶モジュール、D/Aモジュール、DSPモジュールで
あり、コントロールバス１、データバス２、およびアド
レスバス３に接続されている。これら各モジュールに
は、それぞれ所定のアドレス番号が割り当てられてい
る。そして、そのアドレス番号がアドレスバス３に現れ
ると、該当するモジュールがデータバス２とデジタル信
号の入出力を行う。また、11は主制御装置であり、中央
処理装置、記憶装置等（図示せず）を具備し、上記各モ
ジュールに対して種々の指示を行う。また、主制御装置
11は、バスコントローラ10を介してアドレスバス３にア
ドレス信号を供給し、これによってデータを送信するモ
ジュールと、そのデータを受信するモジュールとを指定
する。12は鍵盤であり、主制御装置11に演奏情報を入力
する。13は操作盤であり、主制御装置11に対して種々の
制御信号を入力する。バスコントローラ10は、各モジュ
ールの入出力動作のためのタイミング信号を発生し、主
制御装置11から供給されたアドレス信号をこのタイミン
グ信号に同期させてアドレスバス３に供給する。
次に各モジュールの機能を説明する。A/Dモジュール５
は、マイク４から音声信号が入力されると、これをデジ
タル信号に変換し、データバス２に出力する。また、波
形記憶モジュール６は、種々の楽器（例えばピアノ、ハ
ープシコード等）の楽器波形を記憶し、主制御装置11か
ら供給された演奏情報に基づき、楽音信号を出力する。
また、D/Aモジュール８は、データバス２を介して入力
されたデジタル音声信号をアナログ音声信号に変換し、
これを音響システム７に出力する。音響システム７は、
供給されたアナログ音声信号を増幅し、スピーカ7aから
発音する。また、DSPモジュール９は、デジタル演算に
よる波形合成および波形加工を行うことにより、ミキサ
ー、イコライザあるいはエフェクタとして機能する。
は、マイク４から音声信号が入力されると、これをデジ
タル信号に変換し、データバス２に出力する。また、波
形記憶モジュール６は、種々の楽器（例えばピアノ、ハ
ープシコード等）の楽器波形を記憶し、主制御装置11か
ら供給された演奏情報に基づき、楽音信号を出力する。
また、D/Aモジュール８は、データバス２を介して入力
されたデジタル音声信号をアナログ音声信号に変換し、
これを音響システム７に出力する。音響システム７は、
供給されたアナログ音声信号を増幅し、スピーカ7aから
発音する。また、DSPモジュール９は、デジタル演算に
よる波形合成および波形加工を行うことにより、ミキサ
ー、イコライザあるいはエフェクタとして機能する。
次にバスコントローラ10の詳細を第３図を参照し説明す
る。図において21、22はRAM（読出し／書込み記憶装
置）であり、それぞれアドレス端子ADDと、データ端子D
ATAと、セレクト端子▲▼と、書込み端子▲▼
とを具備する。これらのRAMは、そのセレクト端子▲
▼に“0"レベルの信号が供給されるとともに書込み端
子▲▼に“1"レベルの信号が供給されると、アドレ
ス信号で指定されたアドレルの内容がデータ端子DATAに
出力される。また、セレクト端子▲▼および書込み
端子▲▼に共に“0"レベルの信号が供給されると、
データ端子DATAに供給されたデータ内容が、アドレス信
号で指定されたアドレスに書込まれる。また、セレクト
端子▲▼および書込み端子▲▼に供給された信
号が上記以外の状態である場合には、データ端子DATAが
ハイインピーダンス状態となり、データの入出力が不可
能となる。
る。図において21、22はRAM（読出し／書込み記憶装
置）であり、それぞれアドレス端子ADDと、データ端子D
ATAと、セレクト端子▲▼と、書込み端子▲▼
とを具備する。これらのRAMは、そのセレクト端子▲
▼に“0"レベルの信号が供給されるとともに書込み端
子▲▼に“1"レベルの信号が供給されると、アドレ
ス信号で指定されたアドレルの内容がデータ端子DATAに
出力される。また、セレクト端子▲▼および書込み
端子▲▼に共に“0"レベルの信号が供給されると、
データ端子DATAに供給されたデータ内容が、アドレス信
号で指定されたアドレスに書込まれる。また、セレクト
端子▲▼および書込み端子▲▼に供給された信
号が上記以外の状態である場合には、データ端子DATAが
ハイインピーダンス状態となり、データの入出力が不可
能となる。
23、24は切換器であり、内部に設けられた各スイッチ
を、RAM切換制御回路25からの制御信号S1に基づいて制
御し、RAM21、22の各端子の接続先を設定する。例え
ば、図示の状態において、RAM21の各端子は各スイッチ
を介して主制御装置11と接続されている。これにより、
主制御装置11は、RAM21に対して自由に読出しおよび書
込みを行うことができる。一方、RAM22のセレクト端子
▲▼には常時“0"レベルの信号が供給され、書込み
端子▲▼には常時“1"レベルの信号が供給されるか
ら、RAM22の動作は読出し動作に限定される。また、RAM
22のアドレス端子ADDはカウンタ26の出力端子と接続さ
れ、データ端子DATAはトライステートバッファ30を介し
て楽音合成システム（第２図参照）のアドレスバス３に
接続されている。これにより、カウンタ26の出力信号S2
で指定されたアドレスの内容がRAM22から読出され、こ
の内容がアドレスバス３に供給される。
を、RAM切換制御回路25からの制御信号S1に基づいて制
御し、RAM21、22の各端子の接続先を設定する。例え
ば、図示の状態において、RAM21の各端子は各スイッチ
を介して主制御装置11と接続されている。これにより、
主制御装置11は、RAM21に対して自由に読出しおよび書
込みを行うことができる。一方、RAM22のセレクト端子
▲▼には常時“0"レベルの信号が供給され、書込み
端子▲▼には常時“1"レベルの信号が供給されるか
ら、RAM22の動作は読出し動作に限定される。また、RAM
22のアドレス端子ADDはカウンタ26の出力端子と接続さ
れ、データ端子DATAはトライステートバッファ30を介し
て楽音合成システム（第２図参照）のアドレスバス３に
接続されている。これにより、カウンタ26の出力信号S2
で指定されたアドレスの内容がRAM22から読出され、こ
の内容がアドレスバス３に供給される。
一方、切換器23、24内部の各スイッチが図示と反対側に
切換えられた場合においては、上記と逆の状態となる。
すなわち、RAM22が主制御装置11によって読出しおよび
書込み自在となるとともに、RAM21の内容がカウンタ26
の出力信号に従ってアドレス３に供給される。
切換えられた場合においては、上記と逆の状態となる。
すなわち、RAM22が主制御装置11によって読出しおよび
書込み自在となるとともに、RAM21の内容がカウンタ26
の出力信号に従ってアドレス３に供給される。
27はタイミング発生回路であり、クロック信号からタイ
ムスロット単位のコントロール信号SCを生成し、これを
バッファ28を介してコントロールバス１に供給する。こ
こで、タイムスロットとは、第２図の楽音合成システム
におけるデータ伝送の時間の単位であり、各モンジュー
ル５、６、８、９はコントロール信号SCに従って、各タ
イムスロット毎に入出力動作を行う（詳細は後述す
る）。また、タイミング発生回路27からは、タイムスロ
ット単位のクロック信号S3が出力され、これがカウンタ
26に供給される。
ムスロット単位のコントロール信号SCを生成し、これを
バッファ28を介してコントロールバス１に供給する。こ
こで、タイムスロットとは、第２図の楽音合成システム
におけるデータ伝送の時間の単位であり、各モンジュー
ル５、６、８、９はコントロール信号SCに従って、各タ
イムスロット毎に入出力動作を行う（詳細は後述す
る）。また、タイミング発生回路27からは、タイムスロ
ット単位のクロック信号S3が出力され、これがカウンタ
26に供給される。
カウンタ26は、「０」から所定の数「Ｎ」の範囲で、繰
り返しクロック信号S3を計数し、計数結果を信号S2とし
て出力する。出力信号S2は、前述のように、RAM21また
はRAM22のアドレス端子ADDに供給される。そして、カウ
ンタ26の計数結果が「Ｎ」から「０」に変化するとき、
サンプルタイミング信号S4が出力される。ここで、サン
プルとはデータ伝送の時間の単位であり、１サンプルが
「Ｎ＋１」タイムスロットに等しい。また、１サンプル
は、各デジタル音声信号の標本化周期とも等しい（詳細
は後述する）。そして、サンプルタイミング信号S4は各
サンプルの区切りを示す信号となる。サンプルタイミン
グ信号S4は、バッファ回路29を介してコントロールバス
１に供給されるとともに、RAM切換制御回路25に供給さ
れる。
り返しクロック信号S3を計数し、計数結果を信号S2とし
て出力する。出力信号S2は、前述のように、RAM21また
はRAM22のアドレス端子ADDに供給される。そして、カウ
ンタ26の計数結果が「Ｎ」から「０」に変化するとき、
サンプルタイミング信号S4が出力される。ここで、サン
プルとはデータ伝送の時間の単位であり、１サンプルが
「Ｎ＋１」タイムスロットに等しい。また、１サンプル
は、各デジタル音声信号の標本化周期とも等しい（詳細
は後述する）。そして、サンプルタイミング信号S4は各
サンプルの区切りを示す信号となる。サンプルタイミン
グ信号S4は、バッファ回路29を介してコントロールバス
１に供給されるとともに、RAM切換制御回路25に供給さ
れる。
RAM切換制御回路25は、サンプルタイミング信号S4が供
給されると、切換器23、24の接続状態を逆にするような
制御信号S1を出力する。したがって、RAM21、22は、１
サンプル毎に交互に主制御装置11に接続され、そのデー
タ内容が更新される。また、主制御装置11に接続されて
いない側のRAMは、カウンタ26の出力信号S2に従って、
その内容を順次アドレスバス３に供給する。なお、RAM
切換制御回路25は、主制御装置11とRAM21、22との入出
力動作を監視し、この入出力動作の最中には制御信号S1
を出力しないように構成されている。
給されると、切換器23、24の接続状態を逆にするような
制御信号S1を出力する。したがって、RAM21、22は、１
サンプル毎に交互に主制御装置11に接続され、そのデー
タ内容が更新される。また、主制御装置11に接続されて
いない側のRAMは、カウンタ26の出力信号S2に従って、
その内容を順次アドレスバス３に供給する。なお、RAM
切換制御回路25は、主制御装置11とRAM21、22との入出
力動作を監視し、この入出力動作の最中には制御信号S1
を出力しないように構成されている。
次に、本実施例の全体動作を説明する。
まず、第３図において、主制御装置11はRAM21に第１の
サンプルに対応するデータ（すなわち、第１のサンプル
における第０〜第Ｎタイムスロットに対応するデータ）
を書込む。このデータは、各タイムスロットにおいてデ
ータを送信するモジュールと、そのデータを受信するモ
ジュールとを指定するものである。一方、カウンタ26
は、クロック信号S3を計数し、その計数結果が「Ｎ」か
ら「０」に変化したときにサンプルタイミング信号S4を
出力する。これにより、RAM切換制御回路25は、切換器2
3、24の接続状態を図示と逆方向に切り換える。
サンプルに対応するデータ（すなわち、第１のサンプル
における第０〜第Ｎタイムスロットに対応するデータ）
を書込む。このデータは、各タイムスロットにおいてデ
ータを送信するモジュールと、そのデータを受信するモ
ジュールとを指定するものである。一方、カウンタ26
は、クロック信号S3を計数し、その計数結果が「Ｎ」か
ら「０」に変化したときにサンプルタイミング信号S4を
出力する。これにより、RAM切換制御回路25は、切換器2
3、24の接続状態を図示と逆方向に切り換える。
次にRAM21の内容がカウンタ26の計数結果に従って順次
読出され、トライステートバッファ30を介してアドレス
バス３に供給される。一方、RAM22には、主制御装置11
から第２のサンプルに対応するデータが書込まれる。そ
して、RAM21からのデータの読出しが完了すると、切換
器23、24の接続状態が図示の方向に切り換えられる。
読出され、トライステートバッファ30を介してアドレス
バス３に供給される。一方、RAM22には、主制御装置11
から第２のサンプルに対応するデータが書込まれる。そ
して、RAM21からのデータの読出しが完了すると、切換
器23、24の接続状態が図示の方向に切り換えられる。
以後同様にして、カウンタ26の出力信号S2に従って、RA
M21、22のうち一方の内容が読出され、アドレスバス３
に供給される。また、他方のRAMには、主制御装置11に
よって、次のサンプルに対応するデータが書込まれ、こ
のデータが切換器23、24の切換とともにアドレルバス３
に供給される。
M21、22のうち一方の内容が読出され、アドレスバス３
に供給される。また、他方のRAMには、主制御装置11に
よって、次のサンプルに対応するデータが書込まれ、こ
のデータが切換器23、24の切換とともにアドレルバス３
に供給される。
アドレスバス３に供給された信号は、第２図における各
モジュール５、６、８、９によって常時監視される。そ
して、各モジュール５、６、８、９は、そのモジュール
が入力側、あるいは出力側に指定された場合には対応す
る動作を行う。その詳細を第５図を参照し説明する。な
お、第５図は本実施例の動作説明図である。
モジュール５、６、８、９によって常時監視される。そ
して、各モジュール５、６、８、９は、そのモジュール
が入力側、あるいは出力側に指定された場合には対応す
る動作を行う。その詳細を第５図を参照し説明する。な
お、第５図は本実施例の動作説明図である。
第５図においてSAはアドレスバス３に供給される信号で
あり、送信アドレス信号SASと、受信アドレス信号SARと
を含む。また、SDはデータバス２に供給される信号であ
る。これらの信号は１タイムスロット毎に更新される。
この送信アドレス信号SASのあるサンプルのあるタイム
スロットで指定されたモジュールを送信モジュール41と
する。送信モジュール41は、第２図の例においては、A/
Dモジュール５、波形記憶モジュール６、またはDSPモジ
ュール９のいずれかとなる。また、同じタイムスロット
において受信アドレス信号SARで指定されたモジュール
を受信モジューム42とする。受信モジュール42は、第２
図の例においては、D/Aモジュール８、波形記憶モジュ
ール６、またはDSPモジュール９のいずれかとなる。
あり、送信アドレス信号SASと、受信アドレス信号SARと
を含む。また、SDはデータバス２に供給される信号であ
る。これらの信号は１タイムスロット毎に更新される。
この送信アドレス信号SASのあるサンプルのあるタイム
スロットで指定されたモジュールを送信モジュール41と
する。送信モジュール41は、第２図の例においては、A/
Dモジュール５、波形記憶モジュール６、またはDSPモジ
ュール９のいずれかとなる。また、同じタイムスロット
において受信アドレス信号SARで指定されたモジュール
を受信モジューム42とする。受信モジュール42は、第２
図の例においては、D/Aモジュール８、波形記憶モジュ
ール６、またはDSPモジュール９のいずれかとなる。
受信モジュール41は、そのマイアドレス（送信モジュー
ル41に割り当てられたアドレス）と送信アドレス信号S
ASとの一致を検出すると、デジタル化された楽音データ
をデータバス２に供給する。一方、受信モジュール42
は、そのマイアドレスと受信アドレス信号SARとの一致
を検出すると、データバス２からデータを読み取る。こ
のように、１タイムスロット毎に送信モジュールおよび
受信モジュールが設定され、これらのモジュール間でデ
ータの転送が行われる。すなわち、１サンプルの期間内
に、種々の送信および受信モジュールを指定した多数の
データ伝送を行うことが可能である。
ル41に割り当てられたアドレス）と送信アドレス信号S
ASとの一致を検出すると、デジタル化された楽音データ
をデータバス２に供給する。一方、受信モジュール42
は、そのマイアドレスと受信アドレス信号SARとの一致
を検出すると、データバス２からデータを読み取る。こ
のように、１タイムスロット毎に送信モジュールおよび
受信モジュールが設定され、これらのモジュール間でデ
ータの転送が行われる。すなわち、１サンプルの期間内
に、種々の送信および受信モジュールを指定した多数の
データ伝送を行うことが可能である。
ここで、送信モジュール41から受信モジュール42にデー
タを転送するタイムスロット番号を一定（第５図の例に
あっては、各サンプルにおける第４番目のタイムスロッ
ト）にすれば、転送が行われる間隔が１サンプルと等し
くなる。したがって、転送されるデータバスがデジタル
音声信号である場合、そのデジタル音声信号の標本化周
期を１サンプルと同じ時間に設定すれば、標本化周期と
同期してデータを伝送することができるから、受信モジ
ュール42において、例えば時間補正等を行う必要が無
い。
タを転送するタイムスロット番号を一定（第５図の例に
あっては、各サンプルにおける第４番目のタイムスロッ
ト）にすれば、転送が行われる間隔が１サンプルと等し
くなる。したがって、転送されるデータバスがデジタル
音声信号である場合、そのデジタル音声信号の標本化周
期を１サンプルと同じ時間に設定すれば、標本化周期と
同期してデータを伝送することができるから、受信モジ
ュール42において、例えば時間補正等を行う必要が無
い。
一方、送信モジュール41から受信モジュール42に短時間
で多量のデータを伝送する場合には、１サンプル中の複
数のタイムスロットを使用して伝送してもよい。言うま
でもなく、このような伝送タイミングあるいは伝送容量
の変更は、主制御装置11によりRAM21、22の内容を書き
換えることによって容易に実現する。
で多量のデータを伝送する場合には、１サンプル中の複
数のタイムスロットを使用して伝送してもよい。言うま
でもなく、このような伝送タイミングあるいは伝送容量
の変更は、主制御装置11によりRAM21、22の内容を書き
換えることによって容易に実現する。
このように、本実施例にあっては、楽音合成システムの
動作中においても送信モジュール、受信モジュール、伝
送タイミングおよび伝送容量を自在に設定することがで
きる。
動作中においても送信モジュール、受信モジュール、伝
送タイミングおよび伝送容量を自在に設定することがで
きる。
なお、本発明は上記実施例に限定されるものではなく、
種々の応用が可能であることはいうまでもない。例え
ば、本発明は、第４図に示すオーディオシステムに応用
することができる。図において46はディスクコントロー
ルモジュールであり、これを介してハードディスク45に
データを入出力することができる。また、本オーディオ
システムとは別異の入出力インターフェースを具備する
デジタルオーディオ機器48に対しては、デジタルI/Oモ
ジュール47を介挿させることによって入出力を可能とし
ている。また、本システムには、第２図の各部に対応す
る構成要素（第２図と同一の符号を付す）が設けられて
いる。そして、これらの構成要素によって、音声信号の
記録、加工、再生等を可能としている。
種々の応用が可能であることはいうまでもない。例え
ば、本発明は、第４図に示すオーディオシステムに応用
することができる。図において46はディスクコントロー
ルモジュールであり、これを介してハードディスク45に
データを入出力することができる。また、本オーディオ
システムとは別異の入出力インターフェースを具備する
デジタルオーディオ機器48に対しては、デジタルI/Oモ
ジュール47を介挿させることによって入出力を可能とし
ている。また、本システムには、第２図の各部に対応す
る構成要素（第２図と同一の符号を付す）が設けられて
いる。そして、これらの構成要素によって、音声信号の
記録、加工、再生等を可能としている。
「発明の効果」 以上説明した通り、本発明によれば、安価であるととも
にデータのシリアル伝送および高速伝送を共に可能とす
るデータ転送システムおよびタイミング制御装置を提供
することができる。
にデータのシリアル伝送および高速伝送を共に可能とす
るデータ転送システムおよびタイミング制御装置を提供
することができる。
第１図（イ）、（ロ）は本発明の構成を例示するブロッ
ク図、第２図は本発明の実施例の構成を示すブロック
図、第３図は第２図の要部のブロック図、第４図は前記
実施例の変形例のブロック図、第５図は前記実施例の動
作説明図、第６図は従来技術によるマトリクス回路の動
作説明図である。 ５……A/Dモジュール（送信装置）、８……D/Aモジュー
ル（受信装置）、10……バスコントローラ（タイミング
制御装置）、11……主制御装置（データ更新手段）、21
……読出し／書込み記憶装置（第１の記憶装置）、22…
…読出し／書込み記憶装置（第２の記憶装置）、23,24
……切換器（切換手段）、25……RAM切換制御回路（切
換手段）、26……カウンタ（アドレス情報発生手段）、
27……タイミング発生回路（アドレス情報発生手段）、
101……主制御装置、102……タイミング制御装置、103
……送信装置、104……受信装置、201……第１の記憶装
置、202……第２の記憶装置、203……アドレス情報発生
手段、204……切換手段、205……データ更新手段。
ク図、第２図は本発明の実施例の構成を示すブロック
図、第３図は第２図の要部のブロック図、第４図は前記
実施例の変形例のブロック図、第５図は前記実施例の動
作説明図、第６図は従来技術によるマトリクス回路の動
作説明図である。 ５……A/Dモジュール（送信装置）、８……D/Aモジュー
ル（受信装置）、10……バスコントローラ（タイミング
制御装置）、11……主制御装置（データ更新手段）、21
……読出し／書込み記憶装置（第１の記憶装置）、22…
…読出し／書込み記憶装置（第２の記憶装置）、23,24
……切換器（切換手段）、25……RAM切換制御回路（切
換手段）、26……カウンタ（アドレス情報発生手段）、
27……タイミング発生回路（アドレス情報発生手段）、
101……主制御装置、102……タイミング制御装置、103
……送信装置、104……受信装置、201……第１の記憶装
置、202……第２の記憶装置、203……アドレス情報発生
手段、204……切換手段、205……データ更新手段。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤森 潤一 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内 (72)発明者 船田 武志 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内
Claims (2)
- 【請求項１】第１のアドレス情報が供給されるとデータ
を送信する送信装置と、 第２のアドレス情報が供給されると前記データを受信す
る受信装置と、 二つのアドレス情報を１組とし、このアドレス情報の組
を複数連ねて成り、前記第１および第２のアドレス情報
を含むアドレス情報列を発生する主制御装置と、 前記主制御装置から前記アドレス情報列が供給される
と、これを構成する各アドレス情報を１組単位で所定の
順序かつ所定のタイミングで前記送信装置および前記受
信装置に供給するタイミング制御装置と、 を具備することを特徴とするデータ転送システム。 - 【請求項２】所定周期で循環するアドレス情報を発生す
るアドレス情報発生手段と、 前記アドレス情報が供給されると、そのアドレス情報で
指定されたアドレスの内容を出力する第１の記憶装置
と、 前記アドレス情報が供給されると、そのアドレス情報で
指定されたアドレスの内容を出力する第２の記憶装置
と、 前記アドレス情報発生手段から供給されたアドレス情報
を前記周期毎に前記第１および第２の記憶装置に交互に
供給する切換手段と、 前記アドレス情報が供給されていない側の前記第１また
は第２の記憶装置の内容を更新するデータ更新手段と、 を具備することを特徴とするタイミング制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26366689A JPH0732396B2 (ja) | 1989-10-09 | 1989-10-09 | データ転送システムおよびタイミング制御装置 |
| US08/487,660 US5559962A (en) | 1989-10-09 | 1995-06-07 | Data transmission system selecting both source and destination using addressing mechanism |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26366689A JPH0732396B2 (ja) | 1989-10-09 | 1989-10-09 | データ転送システムおよびタイミング制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03124139A JPH03124139A (ja) | 1991-05-27 |
| JPH0732396B2 true JPH0732396B2 (ja) | 1995-04-10 |
Family
ID=17392650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26366689A Expired - Fee Related JPH0732396B2 (ja) | 1989-10-09 | 1989-10-09 | データ転送システムおよびタイミング制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732396B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07336375A (ja) * | 1994-06-14 | 1995-12-22 | Hitachi Ltd | データ転送システム |
| JP3293521B2 (ja) * | 1997-05-20 | 2002-06-17 | ヤマハ株式会社 | 発音タイミング制御装置 |
-
1989
- 1989-10-09 JP JP26366689A patent/JPH0732396B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03124139A (ja) | 1991-05-27 |
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|---|---|---|---|
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