JPH07321874A - Data communication equipment - Google Patents
Data communication equipmentInfo
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- JPH07321874A JPH07321874A JP6112588A JP11258894A JPH07321874A JP H07321874 A JPH07321874 A JP H07321874A JP 6112588 A JP6112588 A JP 6112588A JP 11258894 A JP11258894 A JP 11258894A JP H07321874 A JPH07321874 A JP H07321874A
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- data
- communication
- data processing
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、データ通信装置に関
し、さらに詳しくは、全体的に消費電力を低減すること
が出来るデータ通信装置に関する。特に、低消費電力の
モデム装置として有用である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data communication device, and more particularly to a data communication device capable of reducing power consumption as a whole. In particular, it is useful as a low power consumption modem device.
【0002】[0002]
【従来の技術】図5は、従来のデータ通信装置の一例で
あるモデム装置51を示す構成図である。このモデム装
置51は、通信端末Tと電話回線L1,L2の間に介設
されており、NCU(網管理装置)52と、変復調回路
53と、通信データを処理するデータ処理CPU54
と、そのデータ処理CPU54の動作クロックXINを
発生するクロック発生回路56と、前記データ処理CP
U54のリセット信号RSTを発生するリセット回路5
5とを具備して構成されている。2. Description of the Related Art FIG. 5 is a block diagram showing a modem device 51 which is an example of a conventional data communication device. The modem device 51 is interposed between the communication terminal T and the telephone lines L1 and L2, and has an NCU (network management device) 52, a modulation / demodulation circuit 53, and a data processing CPU 54 that processes communication data.
A clock generation circuit 56 for generating an operation clock XIN for the data processing CPU 54, and the data processing CP.
Reset circuit 5 for generating U54 reset signal RST
And 5 are provided.
【0003】比較的高速で通信される高速通信データか
ら比較的低速で通信される低速通信データまでの複数の
種類の通信データを処理できるようにするため、前記動
作クロックXINの周波数は、最も高速の通信データを
処理可能な高い周波数にされている。例えば、9600
bps〜300bpsの通信速度の通信データを処理で
きるようにするため、前記動作クロックXINの周波数
は、最も高速の9600bpsの通信データを処理可能
な5MHzにされている。In order to be able to process a plurality of types of communication data from high-speed communication data that is communicated at a relatively high speed to low-speed communication data that is communicated at a relatively low speed, the frequency of the operation clock XIN is the highest. It has a high frequency that can process communication data. For example, 9600
In order to be able to process communication data having a communication speed of bps to 300 bps, the frequency of the operation clock XIN is set to 5 MHz which can process communication data of the highest speed of 9600 bps.
【0004】[0004]
【発明が解決しようとする課題】上記従来のモデム装置
51では、通信速度が低速でも、動作クロックXINの
周波数が高いまま固定されている。このため、データ処
理能力が過剰となり、無駄な電力を消費する問題点があ
る。これは、通信速度が高速化されるほど顕著になり、
無視できない問題点となる。そこで、本発明の目的は、
無駄な電力の消費を防止し、全体的に消費電力を低減で
きるようにしたデータ通信装置を提供することにある。In the above-mentioned conventional modem device 51, the frequency of the operation clock XIN remains fixed even if the communication speed is low. For this reason, there is a problem that the data processing capacity becomes excessive and wasteful power is consumed. This becomes remarkable as the communication speed becomes faster,
This is a problem that cannot be ignored. Therefore, the purpose of the present invention is to
It is an object of the present invention to provide a data communication device capable of preventing wasteful power consumption and reducing power consumption as a whole.
【0005】[0005]
【課題を解決するための手段】本発明のデータ通信装置
は、比較的高速で通信される高速通信データおよび比較
的低速で通信される低速通信データの少なくとも2種類
の通信データを処理するデータ通信装置において、使用
する通信速度を取得する使用通信速度取得手段と、通信
データを処理するための動作クロックを前記使用通信速
度に応じて切り換える動作クロック切換手段とを具備し
たことを構成上の特徴とするものである。A data communication device of the present invention processes at least two types of communication data, that is, high speed communication data communicated at a relatively high speed and low speed communication data communicated at a relatively low speed. The apparatus is characterized in that the apparatus is provided with use communication speed acquisition means for acquiring a communication speed to be used, and operation clock switching means for switching an operation clock for processing communication data according to the use communication speed. To do.
【0006】[0006]
【作用】本発明のデータ通信装置では、使用する通信速
度に応じて動作クロックの周波数を切り換える。すなわ
ち、通信速度が高速のときには動作クロックの周波数を
高くし、通信速度が低速のときには動作クロックの周波
数を低くする。このため、データ処理能力が過剰となる
ことがなく、無駄な電力を消費しないようになる。従っ
て、全体的に消費電力を低減することが出来る。In the data communication apparatus of the present invention, the frequency of the operation clock is switched according to the communication speed used. That is, the frequency of the operation clock is increased when the communication speed is high, and the frequency of the operation clock is decreased when the communication speed is low. Therefore, the data processing capacity does not become excessive and unnecessary power is not consumed. Therefore, it is possible to reduce power consumption as a whole.
【0007】[0007]
【実施例】以下、図に示す実施例により本発明をさらに
詳細に説明する。なお、これにより本発明が限定される
ものではない。EXAMPLES The present invention will be described in more detail with reference to the examples shown in the drawings. The present invention is not limited to this.
【0008】−第1実施例− 図1は、本発明のデータ通信装置の第1実施例のモデム
装置1を示す構成図である。このモデム装置1は、通信
端末Tと電話回線L1,L2の間に介設されており、N
CU2と、変復調回路3と、通信データを処理するデー
タ処理CPU4と、一定周波数のクロックCKを発生す
るクロック発生回路6と、前記クロックCKを基にして
前記データ処理CPU4に動作クロックXINを供給す
るクロックコントロール回路7と、そのクロックコント
ロール回路7および前記データ処理CPU4のリセット
信号RSTを発生するリセット回路5とを具備して構成
されている。前記クロックコントロール回路7は、前記
クロックCKを分周して分周クロックCK1〜CK8を
得る分周器71a,71bと、前記データ処理CPU4
から与えられたクロック切換信号(P1,P2,P3)
に応じて分周クロックCK1〜CK8のいずれかを選択
し、動作クロックXINとして出力するデータセレクタ
72とから構成されている。First Embodiment FIG. 1 is a block diagram showing a modem device 1 of a first embodiment of a data communication device of the present invention. The modem device 1 is provided between the communication terminal T and the telephone lines L1 and L2,
A CU 2, a modulation / demodulation circuit 3, a data processing CPU 4 for processing communication data, a clock generation circuit 6 for generating a clock CK having a constant frequency, and an operation clock XIN for the data processing CPU 4 based on the clock CK. A clock control circuit 7 and a reset circuit 5 for generating a reset signal RST for the clock control circuit 7 and the data processing CPU 4 are provided. The clock control circuit 7 divides the clock CK to obtain divided clocks CK1 to CK8, and the data processing CPU 4 and the frequency dividers 71a and 71b.
Clock switching signals (P1, P2, P3) given by
, And a data selector 72 which selects any one of the divided clocks CK1 to CK8 and outputs it as the operation clock XIN.
【0009】次に、上記モデム装置1の動作を説明す
る。説明の都合上、前記クロックCKの周波数を80M
Hzとし、分周クロックCK1〜CK8の周波数を40M
Hz〜312.5kHzとする。Next, the operation of the modem device 1 will be described. For convenience of explanation, the frequency of the clock CK is set to 80M.
Hz and the frequency of the divided clocks CK1 to CK8 is 40M
Hz to 312.5 kHz.
【0010】リセット信号RSTによりデータ処理CP
U4が初期化されると、クロック切換信号(P1,P
2,P3)は分周クロックCK1(40MHz)を選択す
る状態となる。従って、初期状態でのデータ処理CPU
4の動作クロックXINは、40MHzとなるまず、デー
タ処理CPU4は、使用する通信速度を取得する。例え
ば、ATコマンドの場合、通信端末Tから入力されたビ
ット列のスタートビットの時間幅を測定し、それに基づ
いて使用通信速度を取得する。次に、データ処理CPU
4は、取得した使用通信速度に応じてクロック切換信号
(P1,P2,P3)を変更し、データセレクタ72で
分周クロックCK1〜CK8のいずれかを選択させる。
例えば、通信速度が76.8kbpsなら分周クロック
CK1(40MHz)を選択させ、通信速度が38.4k
bpsなら分周クロックCK2(20MHz)を選択さ
せ、通信速度が19.2kbpsなら分周クロックCK
3(10MHz)を選択させ、通信速度が9600bps
なら分周クロックCK4(5MHz)を選択させ、通信速
度が4800bpsなら分周クロックCK5(2.5M
Hz)を選択させ、通信速度が2400bpsなら分周ク
ロックCK6(1.25MHz)を選択させ、通信速度が
121bpsなら分周クロックCK7(625kHz)を
選択させ、通信速度が300bpsなら分周クロックC
K8(312.5kHz)を選択させる。Data processing CP by reset signal RST
When U4 is initialized, clock switching signals (P1, P
2, P3) is in a state of selecting the divided clock CK1 (40 MHz). Therefore, the data processing CPU in the initial state
The operation clock XIN of No. 4 becomes 40 MHz. First, the data processing CPU 4 acquires the communication speed to be used. For example, in the case of the AT command, the time width of the start bit of the bit string input from the communication terminal T is measured, and the communication speed used is acquired based on the measured time width. Next, the data processing CPU
4 changes the clock switching signals (P1, P2, P3) according to the acquired communication speed used, and causes the data selector 72 to select one of the divided clocks CK1 to CK8.
For example, if the communication speed is 76.8 kbps, the divided clock CK1 (40 MHz) is selected, and the communication speed is 38.4 k
If bps, select divided clock CK2 (20 MHz), if communication speed is 19.2 kbps, divided clock CK
Select 3 (10 MHz) and communication speed is 9600 bps
Then, select the divided clock CK4 (5 MHz). If the communication speed is 4800 bps, the divided clock CK5 (2.5 M
If the communication speed is 2400 bps, the divided clock CK6 (1.25 MHz) is selected. If the communication speed is 121 bps, the divided clock CK7 (625 kHz) is selected. If the communication speed is 300 bps, the divided clock C is selected.
Select K8 (312.5 kHz).
【0011】以上の結果、使用通信速度が高速のときに
は動作クロックXINの周波数が高くなり、使用通信速
度が低速のときには動作クロックXINの周波数が低く
なるから、データ処理CPU4は、使用通信速度に対し
て過不足のないデータ処理能力を持つことになる。つま
り、データ処理能力が過剰となることがなく、無駄な電
力を消費しないようになり、全体的に消費電力を低減す
ることが出来るようになる。As a result, the frequency of the operation clock XIN becomes high when the communication speed used is high, and the frequency of the operation clock XIN becomes low when the communication speed used is low. Therefore, it will have sufficient data processing capability. That is, the data processing capacity does not become excessive, useless power is not consumed, and the power consumption can be reduced as a whole.
【0012】−第2実施例− 図2は、本発明のデータ通信装置の第2実施例のモデム
装置21を示す構成図である。このモデム装置21は、
第1実施例のモデム装置1のデータ処理CPU4および
クロックコントロール回路7を、データ処理CPU24
およびクロックコントロール回路27に置換した構成で
ある。データ処理CPU24は、使用する通信速度を取
得し、使用通信速度に応じてクロック切換信号(P1,
P2,P3)を変更し、最も低い通信速度に対応する動
作クロックの1周期分の時間より長い所定時間だけ切換
許可信号SELを“H”にする。図3に示すように、ク
ロックコントロール回路30は、分周器31と、AND
回路32と、データセレクタ33と、NOT回路34
と、ラッチ35と、Dフリップフロップ36a,36b
と、NOT回路37と、AND回路38とを具備して構
成されている。-Second Embodiment- FIG. 2 is a block diagram showing a modem device 21 of a second embodiment of the data communication device of the present invention. This modem device 21
The data processing CPU 4 and the clock control circuit 7 of the modem device 1 of the first embodiment are replaced by the data processing CPU 24.
And the clock control circuit 27 is replaced. The data processing CPU 24 acquires the communication speed to be used, and according to the communication speed to be used, the clock switching signal (P1,
P2, P3) are changed, and the switching permission signal SEL is set to "H" for a predetermined time longer than one cycle of the operation clock corresponding to the lowest communication speed. As shown in FIG. 3, the clock control circuit 30 includes a frequency divider 31 and an AND circuit.
The circuit 32, the data selector 33, and the NOT circuit 34
, Latch 35, and D flip-flops 36a and 36b
And a NOT circuit 37 and an AND circuit 38.
【0013】図4の(a)に、前記クロックCKを示
す。このクロックCKの周波数を10MHzとする。図4
の(b)に、前記分周クロックCK1を示す。この分周
クロックCK1の周波数を5MHzとする。図4の(c)
に、前記分周クロックCK2を示す。この分周クロック
CK2の周波数を2.5MHzとする。図4の(d)に、
前記分周クロックCK3を示す。この分周クロックCK
3の周波数を1.25MHzとする。図4の(e)に、A
ND回路32の出力するタイミング信号Vaを示す。こ
のタイミング信号Vaは、クロックCKおよび分周クロ
ックCK1〜CK3の論理積であり、Dフリップフロッ
プ36a,36bのクロック信号になっている。FIG. 4A shows the clock CK. The frequency of this clock CK is set to 10 MHz. Figure 4
(B) shows the divided clock CK1. The frequency of this divided clock CK1 is set to 5 MHz. FIG. 4 (c)
Shows the divided clock CK2. The frequency of this divided clock CK2 is set to 2.5 MHz. In (d) of FIG.
The divided clock CK3 is shown. This divided clock CK
The frequency of 3 is set to 1.25 MHz. In FIG. 4 (e), A
The timing signal Va output from the ND circuit 32 is shown. The timing signal Va is a logical product of the clock CK and the divided clocks CK1 to CK3, and serves as a clock signal for the D flip-flops 36a and 36b.
【0014】さて、データ処理CPU24が、時刻t0
に、切換許可信号SELを図4の(f)に示すように
“L”にしていると、Dフリップフロップ36aの出力
Vbは図4の(g)に示すように“L”である。従っ
て、NOT回路37の出力信号Vcは図4の(h)に示
すように“H”であり、Dフリップフロップ36bの出
力Vdも図4の(i)に示すように“H”である。この
ため、AND回路38の出力信号Vhは図4の(j)に
示すように“L”である。そこで、ラッチ35は、以前
に読み込んだクロック切換信号(P1,P2,P3)の
状態を保持しており、クロック切換信号(P1,P2,
P3)を新たには読み込まない。Now, the data processing CPU 24 makes the time t0.
Further, when the switching permission signal SEL is set to "L" as shown in (f) of FIG. 4, the output Vb of the D flip-flop 36a is "L" as shown in (g) of FIG. Therefore, the output signal Vc of the NOT circuit 37 is "H" as shown in (h) of FIG. 4, and the output Vd of the D flip-flop 36b is "H" as shown in (i) of FIG. Therefore, the output signal Vh of the AND circuit 38 is "L" as shown in (j) of FIG. Therefore, the latch 35 holds the state of the previously read clock switching signals (P1, P2, P3), and the clock switching signals (P1, P2, P2).
P3) is not newly read.
【0015】データ処理CPU24が、取得した通信速
度に応じて時刻t0と時刻t1の間にクロック切換信号
(P1,P2,P3)を切り換えたとする。しかし、上
記のように、ラッチ35はクロック切換信号(P1,P
2,P3)を新たには読み込まないから、データセレク
タ33は切り換わらず、以前の動作クロックXINが維
持されたままとなる。It is assumed that the data processing CPU 24 switches the clock switching signals (P1, P2, P3) between time t0 and time t1 according to the acquired communication speed. However, as described above, the latch 35 causes the clock switching signals (P1, P1
2, P3) are not newly read, the data selector 33 does not switch and the previous operation clock XIN remains maintained.
【0016】データ処理CPU24が、時刻t1に切換
許可信号SELを図4の(f)に示すように“H”にし
ても、Dフリップフロップ36aのクロック信号である
タイミング信号Vaが来ないため、図4の(g)〜
(j)に示すように信号Vb,Vc,Vd,Vhの状態
は変わらない。従って、ラッチ35は、以前に読み込ん
だクロック切換信号(P1,P2,P3)の状態を保持
しており、データセレクタ33は切り換わらず、以前の
動作クロックXINが維持されたままとなる。Even if the data processing CPU 24 sets the switching permission signal SEL to "H" at time t1 as shown in FIG. 4 (f), the timing signal Va which is the clock signal of the D flip-flop 36a does not come. 4 (g)-
As shown in (j), the states of the signals Vb, Vc, Vd and Vh do not change. Therefore, the latch 35 holds the state of the previously read clock switching signals (P1, P2, P3), the data selector 33 does not switch, and the previous operation clock XIN remains maintained.
【0017】時刻t2になると、図4の(e)に示すタ
イミング信号VaのアップエッジでDフリップフロップ
36aが切換許可信号SELの“H”を読み込み、その
出力信号Vbが図4の(g)に示すように“H”にな
る。そこで、NOT回路37の出力信号Vcは図4の
(h)に示すようにわずかに遅れて“L”になる。この
わずかな遅れがあるため、Dフリップフロップ36bは
NOT回路37の前の出力状態“H”を読み込み、その
出力信号Vdが図4の(i)に示すように“H”のまま
である。このため、AND回路38の出力信号Vhは図
4の(j)に示すように“H”になる。そこで、ラッチ
35は、クロック切換信号(P1,P2,P3)の状態
を新たに読み込む。この結果、データセレクタ33が切
り換わり、動作クロックXINが切り換わる。このよう
に、動作クロックXINの切り換わりは常にクロックC
Kおよび分周クロックCK1〜CK3の位相がそろった
時となるから、データ処理CPU24の動作の安定性を
確保できる。At time t2, the D flip-flop 36a reads "H" of the switching permission signal SEL at the rising edge of the timing signal Va shown in (e) of FIG. 4, and the output signal Vb thereof is (g) of FIG. As shown in FIG. Therefore, the output signal Vc of the NOT circuit 37 becomes "L" with a slight delay as shown in (h) of FIG. Due to this slight delay, the D flip-flop 36b reads the previous output state "H" of the NOT circuit 37, and its output signal Vd remains "H" as shown in (i) of FIG. Therefore, the output signal Vh of the AND circuit 38 becomes "H" as shown in (j) of FIG. Therefore, the latch 35 newly reads the states of the clock switching signals (P1, P2, P3). As a result, the data selector 33 switches and the operation clock XIN switches. In this way, the switching of the operation clock XIN is always the clock C.
Since the K and the divided clocks CK1 to CK3 are in phase, the operation stability of the data processing CPU 24 can be ensured.
【0018】データ処理CPU24は、適当な時刻t3
に切換許可信号SELを図4の(f)に示すように
“L”に戻す。しかし、Dフリップフロップ36aのク
ロック信号であるタイミング信号Vaが来ないため、図
4の(g)〜(j)に示すように信号Vb,Vc,V
d,Vhの状態は変わらない。従って、ラッチ35は、
時刻t2で読み込んだクロック切換信号(P1,P2,
P3)の状態を保持している。The data processing CPU 24 has a proper time t3.
The switching permission signal SEL is returned to "L" as shown in FIG. However, since the timing signal Va, which is the clock signal of the D flip-flop 36a, does not come, signals Vb, Vc, V as shown in (g) to (j) of FIG.
The states of d and Vh do not change. Therefore, the latch 35 is
The clock switching signals (P1, P2,
The state of P3) is maintained.
【0019】時刻t4になると、図4の(e)に示すタ
イミング信号VaのアップエッジでDフリップフロップ
36aが切換許可信号SELの“L”を読み込み、その
出力信号Vbが図4の(g)に示すように“L”に戻
る。そこで、NOT回路37の出力信号Vcは図4の
(h)に示すようにわずかに遅れて“H”に戻る。この
わずかな遅れがあるため、Dフリップフロップ36bは
NOT回路37の前の出力状態“L”を読み込み、その
出力信号Vdが図4の(i)に示すように“L”になる
(時刻t2と時刻t3の間にタイミング信号Vaのアッ
プエッジがあれば既に“L”になっている)。このた
め、AND回路38の出力信号Vhは図4の(j)に示
すように“L”になる。そこで、ラッチ35は、時刻t
2に読み込んだクロック切換信号(P1,P2,P3)
の状態を保持し、クロック切換信号(P1,P2,P
3)を新たには読み込まなくなる。At time t4, the D flip-flop 36a reads "L" of the switching permission signal SEL at the rising edge of the timing signal Va shown in (e) of FIG. 4, and its output signal Vb is (g) of FIG. Return to "L" as shown in. Therefore, the output signal Vc of the NOT circuit 37 returns to "H" with a slight delay as shown in (h) of FIG. Because of this slight delay, the D flip-flop 36b reads the previous output state "L" of the NOT circuit 37, and its output signal Vd becomes "L" as shown in (i) of FIG. 4 (time t2. And if there is an up edge of the timing signal Va between time t3 and time t3, it is already "L"). Therefore, the output signal Vh of the AND circuit 38 becomes "L" as shown in (j) of FIG. Therefore, the latch 35 is set to the
Clock switching signals (P1, P2, P3) read in 2
Of the clock switching signals (P1, P2, P
3) is not read newly.
【0020】時刻t5になると、図4の(e)に示すタ
イミング信号VaのアップエッジでDフリップフロップ
36bがNOT回路37の出力“H”を読み込み、その
出力信号Vdが図4の(i)に示すように“H”に戻
る。これにより、時刻t0の状態に復帰したことにな
る。At time t5, the D flip-flop 36b reads the output "H" of the NOT circuit 37 at the rising edge of the timing signal Va shown in (e) of FIG. 4, and the output signal Vd thereof becomes (i) of FIG. Return to "H" as shown in. As a result, the state returns to the state at time t0.
【0021】上記第2実施例のモデム装置21によれ
ば、無駄な電力を消費しないようになり、全体的に消費
電力を低減することが出来るようになると共に、動作ク
ロックXINの切り換わりを常にクロックCKおよび分
周クロックCK1〜CK3の位相がそろった時とでき、
データ処理CPU24の動作の安定性を確保することが
出来る。According to the modem device 21 of the second embodiment, wasteful power is not consumed, the power consumption can be reduced as a whole, and the operation clock XIN is always switched. When the clock CK and the divided clocks CK1 to CK3 are in phase,
It is possible to ensure the stability of the operation of the data processing CPU 24.
【0022】[0022]
【発明の効果】本発明のデータ通信装置によれば、通信
データを処理するための動作クロックを実際の使用通信
速度に合せて切り換えるから、データ処理能力が過剰と
なることがなく、無駄な電力を消費しないようになり、
全体的に消費電力を低減することが出来るようになる。
従って、電池駆動の携帯型のデータ通信装置に特に有用
である。According to the data communication apparatus of the present invention, the operation clock for processing the communication data is switched according to the actual communication speed used, so that the data processing capacity does not become excessive and the power consumption is wasted. Will not consume
It becomes possible to reduce power consumption as a whole.
Therefore, it is particularly useful for a battery-powered portable data communication device.
【図1】本発明のデータ通信装置の第1実施例を示す構
成図である。FIG. 1 is a configuration diagram showing a first embodiment of a data communication device of the present invention.
【図2】本発明のデータ通信装置の第2実施例を示す全
体構成図である。FIG. 2 is an overall configuration diagram showing a second embodiment of the data communication device of the present invention.
【図3】第2実施例におけるクロックコントロール回路
の内部構成図である。FIG. 3 is an internal configuration diagram of a clock control circuit according to a second embodiment.
【図4】図3のクロックコントロール回路の各部のタイ
ムチャートである。FIG. 4 is a time chart of each part of the clock control circuit of FIG.
【図5】従来のデータ通信装置の一例を示す構成図であ
る。FIG. 5 is a configuration diagram showing an example of a conventional data communication device.
1,21 モデム装置 2 NCU 3 変復調回路 4,24 データ処理CPU 5 リセット回路 6 クロック発生回路 7,27 クロックコントロール回路 31,71a,71b 分周器 32,38 AND回路 33,72 データセレクタ 34,37 NOT回路 35 ラッチ 36a,36b Dフリップフロップ L1,L2 電話回線 T 通信端末 1, 21 Modem device 2 NCU 3 Modulation / demodulation circuit 4, 24 Data processing CPU 5 Reset circuit 6 Clock generation circuit 7, 27 Clock control circuit 31, 71a, 71b Frequency divider 32, 38 AND circuit 33, 72 Data selector 34, 37 NOT circuit 35 Latches 36a, 36b D flip-flops L1, L2 Telephone line T Communication terminal
Claims (1)
および比較的低速で通信される低速通信データの少なく
とも2種類の通信データを処理するデータ通信装置にお
いて、 使用する通信速度を取得する使用通信速度取得手段と、
通信データを処理するための動作クロックを前記使用通
信速度に応じて切り換える動作クロック切換手段とを具
備したことを特徴とするデータ通信装置。1. A data communication apparatus for processing at least two types of communication data, that is, high-speed communication data that is communicated at a relatively high speed and low-speed communication data that is communicated at a relatively low speed. Speed acquisition means,
An operation clock switching means for switching an operation clock for processing communication data according to the communication speed used, and a data communication apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6112588A JPH07321874A (en) | 1994-05-26 | 1994-05-26 | Data communication equipment |
Applications Claiming Priority (1)
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JP6112588A JPH07321874A (en) | 1994-05-26 | 1994-05-26 | Data communication equipment |
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JPH07321874A true JPH07321874A (en) | 1995-12-08 |
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JP6112588A Pending JPH07321874A (en) | 1994-05-26 | 1994-05-26 | Data communication equipment |
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JP (1) | JPH07321874A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2005117352A1 (en) * | 2004-05-28 | 2005-12-08 | Nokia Corporation | Network system |
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US7992019B2 (en) | 2006-11-30 | 2011-08-02 | Sharp Kabushiki Kaisha | System device including NIC and power-saving controlling method of the same |
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-
1994
- 1994-05-26 JP JP6112588A patent/JPH07321874A/en active Pending
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