JPH07321874A - Data communication equipment - Google Patents
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- JPH07321874A JPH07321874A JP6112588A JP11258894A JPH07321874A JP H07321874 A JPH07321874 A JP H07321874A JP 6112588 A JP6112588 A JP 6112588A JP 11258894 A JP11258894 A JP 11258894A JP H07321874 A JPH07321874 A JP H07321874A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、データ通信装置に関
し、さらに詳しくは、全体的に消費電力を低減すること
が出来るデータ通信装置に関する。特に、低消費電力の
モデム装置として有用である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data communication device, and more particularly to a data communication device capable of reducing power consumption as a whole. In particular, it is useful as a low power consumption modem device.
【０００２】[0002]
【従来の技術】図５は、従来のデータ通信装置の一例で
あるモデム装置５１を示す構成図である。このモデム装
置５１は、通信端末Ｔと電話回線Ｌ１，Ｌ２の間に介設
されており、ＮＣＵ（網管理装置）５２と、変復調回路
５３と、通信データを処理するデータ処理ＣＰＵ５４
と、そのデータ処理ＣＰＵ５４の動作クロックＸＩＮを
発生するクロック発生回路５６と、前記データ処理ＣＰ
Ｕ５４のリセット信号ＲＳＴを発生するリセット回路５
５とを具備して構成されている。2. Description of the Related Art FIG. 5 is a block diagram showing a modem device 51 which is an example of a conventional data communication device. The modem device 51 is interposed between the communication terminal T and the telephone lines L1 and L2, and has an NCU (network management device) 52, a modulation / demodulation circuit 53, and a data processing CPU 54 that processes communication data.
A clock generation circuit 56 for generating an operation clock XIN for the data processing CPU 54, and the data processing CP.
Reset circuit 5 for generating U54 reset signal RST
And 5 are provided.
【０００３】比較的高速で通信される高速通信データか
ら比較的低速で通信される低速通信データまでの複数の
種類の通信データを処理できるようにするため、前記動
作クロックＸＩＮの周波数は、最も高速の通信データを
処理可能な高い周波数にされている。例えば、９６００
ｂｐｓ〜３００ｂｐｓの通信速度の通信データを処理で
きるようにするため、前記動作クロックＸＩＮの周波数
は、最も高速の９６００ｂｐｓの通信データを処理可能
な５ＭHzにされている。In order to be able to process a plurality of types of communication data from high-speed communication data that is communicated at a relatively high speed to low-speed communication data that is communicated at a relatively low speed, the frequency of the operation clock XIN is the highest. It has a high frequency that can process communication data. For example, 9600
In order to be able to process communication data having a communication speed of bps to 300 bps, the frequency of the operation clock XIN is set to 5 MHz which can process communication data of the highest speed of 9600 bps.
【０００４】[0004]
【発明が解決しようとする課題】上記従来のモデム装置
５１では、通信速度が低速でも、動作クロックＸＩＮの
周波数が高いまま固定されている。このため、データ処
理能力が過剰となり、無駄な電力を消費する問題点があ
る。これは、通信速度が高速化されるほど顕著になり、
無視できない問題点となる。そこで、本発明の目的は、
無駄な電力の消費を防止し、全体的に消費電力を低減で
きるようにしたデータ通信装置を提供することにある。In the above-mentioned conventional modem device 51, the frequency of the operation clock XIN remains fixed even if the communication speed is low. For this reason, there is a problem that the data processing capacity becomes excessive and wasteful power is consumed. This becomes remarkable as the communication speed becomes faster,
This is a problem that cannot be ignored. Therefore, the purpose of the present invention is to
It is an object of the present invention to provide a data communication device capable of preventing wasteful power consumption and reducing power consumption as a whole.
【０００５】[0005]
【課題を解決するための手段】本発明のデータ通信装置
は、比較的高速で通信される高速通信データおよび比較
的低速で通信される低速通信データの少なくとも２種類
の通信データを処理するデータ通信装置において、使用
する通信速度を取得する使用通信速度取得手段と、通信
データを処理するための動作クロックを前記使用通信速
度に応じて切り換える動作クロック切換手段とを具備し
たことを構成上の特徴とするものである。A data communication device of the present invention processes at least two types of communication data, that is, high speed communication data communicated at a relatively high speed and low speed communication data communicated at a relatively low speed. The apparatus is characterized in that the apparatus is provided with use communication speed acquisition means for acquiring a communication speed to be used, and operation clock switching means for switching an operation clock for processing communication data according to the use communication speed. To do.
【０００６】[0006]
【作用】本発明のデータ通信装置では、使用する通信速
度に応じて動作クロックの周波数を切り換える。すなわ
ち、通信速度が高速のときには動作クロックの周波数を
高くし、通信速度が低速のときには動作クロックの周波
数を低くする。このため、データ処理能力が過剰となる
ことがなく、無駄な電力を消費しないようになる。従っ
て、全体的に消費電力を低減することが出来る。In the data communication apparatus of the present invention, the frequency of the operation clock is switched according to the communication speed used. That is, the frequency of the operation clock is increased when the communication speed is high, and the frequency of the operation clock is decreased when the communication speed is low. Therefore, the data processing capacity does not become excessive and unnecessary power is not consumed. Therefore, it is possible to reduce power consumption as a whole.
【０００７】[0007]
【実施例】以下、図に示す実施例により本発明をさらに
詳細に説明する。なお、これにより本発明が限定される
ものではない。EXAMPLES The present invention will be described in more detail with reference to the examples shown in the drawings. The present invention is not limited to this.
【０００８】−第１実施例− 図１は、本発明のデータ通信装置の第１実施例のモデム
装置１を示す構成図である。このモデム装置１は、通信
端末Ｔと電話回線Ｌ１，Ｌ２の間に介設されており、Ｎ
ＣＵ２と、変復調回路３と、通信データを処理するデー
タ処理ＣＰＵ４と、一定周波数のクロックＣＫを発生す
るクロック発生回路６と、前記クロックＣＫを基にして
前記データ処理ＣＰＵ４に動作クロックＸＩＮを供給す
るクロックコントロール回路７と、そのクロックコント
ロール回路７および前記データ処理ＣＰＵ４のリセット
信号ＲＳＴを発生するリセット回路５とを具備して構成
されている。前記クロックコントロール回路７は、前記
クロックＣＫを分周して分周クロックＣＫ１〜ＣＫ８を
得る分周器７１ａ，７１ｂと、前記データ処理ＣＰＵ４
から与えられたクロック切換信号（Ｐ１，Ｐ２，Ｐ３）
に応じて分周クロックＣＫ１〜ＣＫ８のいずれかを選択
し、動作クロックＸＩＮとして出力するデータセレクタ
７２とから構成されている。First Embodiment FIG. 1 is a block diagram showing a modem device 1 of a first embodiment of a data communication device of the present invention. The modem device 1 is provided between the communication terminal T and the telephone lines L1 and L2,
A CU 2, a modulation / demodulation circuit 3, a data processing CPU 4 for processing communication data, a clock generation circuit 6 for generating a clock CK having a constant frequency, and an operation clock XIN for the data processing CPU 4 based on the clock CK. A clock control circuit 7 and a reset circuit 5 for generating a reset signal RST for the clock control circuit 7 and the data processing CPU 4 are provided. The clock control circuit 7 divides the clock CK to obtain divided clocks CK1 to CK8, and the data processing CPU 4 and the frequency dividers 71a and 71b.
Clock switching signals (P1, P2, P3) given by
, And a data selector 72 which selects any one of the divided clocks CK1 to CK8 and outputs it as the operation clock XIN.
【０００９】次に、上記モデム装置１の動作を説明す
る。説明の都合上、前記クロックＣＫの周波数を８０Ｍ
Hzとし、分周クロックＣＫ１〜ＣＫ８の周波数を４０Ｍ
Hz〜３１２．５ｋHzとする。Next, the operation of the modem device 1 will be described. For convenience of explanation, the frequency of the clock CK is set to 80M.
Hz and the frequency of the divided clocks CK1 to CK8 is 40M
Hz to 312.5 kHz.
【００１０】リセット信号ＲＳＴによりデータ処理ＣＰ
Ｕ４が初期化されると、クロック切換信号（Ｐ１，Ｐ
２，Ｐ３）は分周クロックＣＫ１（４０ＭHz）を選択す
る状態となる。従って、初期状態でのデータ処理ＣＰＵ
４の動作クロックＸＩＮは、４０ＭHzとなるまず、デー
タ処理ＣＰＵ４は、使用する通信速度を取得する。例え
ば、ＡＴコマンドの場合、通信端末Ｔから入力されたビ
ット列のスタートビットの時間幅を測定し、それに基づ
いて使用通信速度を取得する。次に、データ処理ＣＰＵ
４は、取得した使用通信速度に応じてクロック切換信号
（Ｐ１，Ｐ２，Ｐ３）を変更し、データセレクタ７２で
分周クロックＣＫ１〜ＣＫ８のいずれかを選択させる。
例えば、通信速度が７６．８ｋｂｐｓなら分周クロック
ＣＫ１（４０ＭHz）を選択させ、通信速度が３８．４ｋ
ｂｐｓなら分周クロックＣＫ２（２０ＭHz）を選択さ
せ、通信速度が１９．２ｋｂｐｓなら分周クロックＣＫ
３（１０ＭHz）を選択させ、通信速度が９６００ｂｐｓ
なら分周クロックＣＫ４（５ＭHz）を選択させ、通信速
度が４８００ｂｐｓなら分周クロックＣＫ５（２．５Ｍ
Hz）を選択させ、通信速度が２４００ｂｐｓなら分周ク
ロックＣＫ６（１．２５ＭHz）を選択させ、通信速度が
１２１ｂｐｓなら分周クロックＣＫ７（６２５ｋHz）を
選択させ、通信速度が３００ｂｐｓなら分周クロックＣ
Ｋ８（３１２．５ｋHz）を選択させる。Data processing CP by reset signal RST
When U4 is initialized, clock switching signals (P1, P
2, P3) is in a state of selecting the divided clock CK1 (40 MHz). Therefore, the data processing CPU in the initial state
The operation clock XIN of No. 4 becomes 40 MHz. First, the data processing CPU 4 acquires the communication speed to be used. For example, in the case of the AT command, the time width of the start bit of the bit string input from the communication terminal T is measured, and the communication speed used is acquired based on the measured time width. Next, the data processing CPU
4 changes the clock switching signals (P1, P2, P3) according to the acquired communication speed used, and causes the data selector 72 to select one of the divided clocks CK1 to CK8.
For example, if the communication speed is 76.8 kbps, the divided clock CK1 (40 MHz) is selected, and the communication speed is 38.4 k
If bps, select divided clock CK2 (20 MHz), if communication speed is 19.2 kbps, divided clock CK
Select 3 (10 MHz) and communication speed is 9600 bps
Then, select the divided clock CK4 (5 MHz). If the communication speed is 4800 bps, the divided clock CK5 (2.5 M
If the communication speed is 2400 bps, the divided clock CK6 (1.25 MHz) is selected. If the communication speed is 121 bps, the divided clock CK7 (625 kHz) is selected. If the communication speed is 300 bps, the divided clock C is selected.
Select K8 (312.5 kHz).
【００１１】以上の結果、使用通信速度が高速のときに
は動作クロックＸＩＮの周波数が高くなり、使用通信速
度が低速のときには動作クロックＸＩＮの周波数が低く
なるから、データ処理ＣＰＵ４は、使用通信速度に対し
て過不足のないデータ処理能力を持つことになる。つま
り、データ処理能力が過剰となることがなく、無駄な電
力を消費しないようになり、全体的に消費電力を低減す
ることが出来るようになる。As a result, the frequency of the operation clock XIN becomes high when the communication speed used is high, and the frequency of the operation clock XIN becomes low when the communication speed used is low. Therefore, it will have sufficient data processing capability. That is, the data processing capacity does not become excessive, useless power is not consumed, and the power consumption can be reduced as a whole.
【００１２】−第２実施例− 図２は、本発明のデータ通信装置の第２実施例のモデム
装置２１を示す構成図である。このモデム装置２１は、
第１実施例のモデム装置１のデータ処理ＣＰＵ４および
クロックコントロール回路７を、データ処理ＣＰＵ２４
およびクロックコントロール回路２７に置換した構成で
ある。データ処理ＣＰＵ２４は、使用する通信速度を取
得し、使用通信速度に応じてクロック切換信号（Ｐ１，
Ｐ２，Ｐ３）を変更し、最も低い通信速度に対応する動
作クロックの１周期分の時間より長い所定時間だけ切換
許可信号ＳＥＬを“Ｈ”にする。図３に示すように、ク
ロックコントロール回路３０は、分周器３１と、ＡＮＤ
回路３２と、データセレクタ３３と、ＮＯＴ回路３４
と、ラッチ３５と、Ｄフリップフロップ３６ａ，３６ｂ
と、ＮＯＴ回路３７と、ＡＮＤ回路３８とを具備して構
成されている。-Second Embodiment- FIG. 2 is a block diagram showing a modem device 21 of a second embodiment of the data communication device of the present invention. This modem device 21
The data processing CPU 4 and the clock control circuit 7 of the modem device 1 of the first embodiment are replaced by the data processing CPU 24.
And the clock control circuit 27 is replaced. The data processing CPU 24 acquires the communication speed to be used, and according to the communication speed to be used, the clock switching signal (P1,
P2, P3) are changed, and the switching permission signal SEL is set to "H" for a predetermined time longer than one cycle of the operation clock corresponding to the lowest communication speed. As shown in FIG. 3, the clock control circuit 30 includes a frequency divider 31 and an AND circuit.
The circuit 32, the data selector 33, and the NOT circuit 34
, Latch 35, and D flip-flops 36a and 36b
And a NOT circuit 37 and an AND circuit 38.
【００１３】図４の（ａ）に、前記クロックＣＫを示
す。このクロックＣＫの周波数を１０ＭHzとする。図４
の（ｂ）に、前記分周クロックＣＫ１を示す。この分周
クロックＣＫ１の周波数を５ＭHzとする。図４の（ｃ）
に、前記分周クロックＣＫ２を示す。この分周クロック
ＣＫ２の周波数を２．５ＭHzとする。図４の（ｄ）に、
前記分周クロックＣＫ３を示す。この分周クロックＣＫ
３の周波数を１．２５ＭHzとする。図４の（ｅ）に、Ａ
ＮＤ回路３２の出力するタイミング信号Ｖａを示す。こ
のタイミング信号Ｖａは、クロックＣＫおよび分周クロ
ックＣＫ１〜ＣＫ３の論理積であり、Ｄフリップフロッ
プ３６ａ，３６ｂのクロック信号になっている。FIG. 4A shows the clock CK. The frequency of this clock CK is set to 10 MHz. Figure 4
(B) shows the divided clock CK1. The frequency of this divided clock CK1 is set to 5 MHz. FIG. 4 (c)
Shows the divided clock CK2. The frequency of this divided clock CK2 is set to 2.5 MHz. In (d) of FIG.
The divided clock CK3 is shown. This divided clock CK
The frequency of 3 is set to 1.25 MHz. In FIG. 4 (e), A
The timing signal Va output from the ND circuit 32 is shown. The timing signal Va is a logical product of the clock CK and the divided clocks CK1 to CK3, and serves as a clock signal for the D flip-flops 36a and 36b.
【００１４】さて、データ処理ＣＰＵ２４が、時刻ｔ０
に、切換許可信号ＳＥＬを図４の（ｆ）に示すように
“Ｌ”にしていると、Ｄフリップフロップ３６ａの出力
Ｖｂは図４の（ｇ）に示すように“Ｌ”である。従っ
て、ＮＯＴ回路３７の出力信号Ｖｃは図４の（ｈ）に示
すように“Ｈ”であり、Ｄフリップフロップ３６ｂの出
力Ｖｄも図４の（ｉ）に示すように“Ｈ”である。この
ため、ＡＮＤ回路３８の出力信号Ｖｈは図４の（ｊ）に
示すように“Ｌ”である。そこで、ラッチ３５は、以前
に読み込んだクロック切換信号（Ｐ１，Ｐ２，Ｐ３）の
状態を保持しており、クロック切換信号（Ｐ１，Ｐ２，
Ｐ３）を新たには読み込まない。Now, the data processing CPU 24 makes the time t0.
Further, when the switching permission signal SEL is set to "L" as shown in (f) of FIG. 4, the output Vb of the D flip-flop 36a is "L" as shown in (g) of FIG. Therefore, the output signal Vc of the NOT circuit 37 is "H" as shown in (h) of FIG. 4, and the output Vd of the D flip-flop 36b is "H" as shown in (i) of FIG. Therefore, the output signal Vh of the AND circuit 38 is "L" as shown in (j) of FIG. Therefore, the latch 35 holds the state of the previously read clock switching signals (P1, P2, P3), and the clock switching signals (P1, P2, P2).
P3) is not newly read.
【００１５】データ処理ＣＰＵ２４が、取得した通信速
度に応じて時刻ｔ０と時刻ｔ１の間にクロック切換信号
（Ｐ１，Ｐ２，Ｐ３）を切り換えたとする。しかし、上
記のように、ラッチ３５はクロック切換信号（Ｐ１，Ｐ
２，Ｐ３）を新たには読み込まないから、データセレク
タ３３は切り換わらず、以前の動作クロックＸＩＮが維
持されたままとなる。It is assumed that the data processing CPU 24 switches the clock switching signals (P1, P2, P3) between time t0 and time t1 according to the acquired communication speed. However, as described above, the latch 35 causes the clock switching signals (P1, P1
2, P3) are not newly read, the data selector 33 does not switch and the previous operation clock XIN remains maintained.
【００１６】データ処理ＣＰＵ２４が、時刻ｔ１に切換
許可信号ＳＥＬを図４の（ｆ）に示すように“Ｈ”にし
ても、Ｄフリップフロップ３６ａのクロック信号である
タイミング信号Ｖａが来ないため、図４の（ｇ）〜
（ｊ）に示すように信号Ｖｂ，Ｖｃ，Ｖｄ，Ｖｈの状態
は変わらない。従って、ラッチ３５は、以前に読み込ん
だクロック切換信号（Ｐ１，Ｐ２，Ｐ３）の状態を保持
しており、データセレクタ３３は切り換わらず、以前の
動作クロックＸＩＮが維持されたままとなる。Even if the data processing CPU 24 sets the switching permission signal SEL to "H" at time t1 as shown in FIG. 4 (f), the timing signal Va which is the clock signal of the D flip-flop 36a does not come. 4 (g)-
As shown in (j), the states of the signals Vb, Vc, Vd and Vh do not change. Therefore, the latch 35 holds the state of the previously read clock switching signals (P1, P2, P3), the data selector 33 does not switch, and the previous operation clock XIN remains maintained.
【００１７】時刻ｔ２になると、図４の（ｅ）に示すタ
イミング信号ＶａのアップエッジでＤフリップフロップ
３６ａが切換許可信号ＳＥＬの“Ｈ”を読み込み、その
出力信号Ｖｂが図４の（ｇ）に示すように“Ｈ”にな
る。そこで、ＮＯＴ回路３７の出力信号Ｖｃは図４の
（ｈ）に示すようにわずかに遅れて“Ｌ”になる。この
わずかな遅れがあるため、Ｄフリップフロップ３６ｂは
ＮＯＴ回路３７の前の出力状態“Ｈ”を読み込み、その
出力信号Ｖｄが図４の（ｉ）に示すように“Ｈ”のまま
である。このため、ＡＮＤ回路３８の出力信号Ｖｈは図
４の（ｊ）に示すように“Ｈ”になる。そこで、ラッチ
３５は、クロック切換信号（Ｐ１，Ｐ２，Ｐ３）の状態
を新たに読み込む。この結果、データセレクタ３３が切
り換わり、動作クロックＸＩＮが切り換わる。このよう
に、動作クロックＸＩＮの切り換わりは常にクロックＣ
Ｋおよび分周クロックＣＫ１〜ＣＫ３の位相がそろった
時となるから、データ処理ＣＰＵ２４の動作の安定性を
確保できる。At time t2, the D flip-flop 36a reads "H" of the switching permission signal SEL at the rising edge of the timing signal Va shown in (e) of FIG. 4, and the output signal Vb thereof is (g) of FIG. As shown in FIG. Therefore, the output signal Vc of the NOT circuit 37 becomes "L" with a slight delay as shown in (h) of FIG. Due to this slight delay, the D flip-flop 36b reads the previous output state "H" of the NOT circuit 37, and its output signal Vd remains "H" as shown in (i) of FIG. Therefore, the output signal Vh of the AND circuit 38 becomes "H" as shown in (j) of FIG. Therefore, the latch 35 newly reads the states of the clock switching signals (P1, P2, P3). As a result, the data selector 33 switches and the operation clock XIN switches. In this way, the switching of the operation clock XIN is always the clock C.
Since the K and the divided clocks CK1 to CK3 are in phase, the operation stability of the data processing CPU 24 can be ensured.
【００１８】データ処理ＣＰＵ２４は、適当な時刻ｔ３
に切換許可信号ＳＥＬを図４の（ｆ）に示すように
“Ｌ”に戻す。しかし、Ｄフリップフロップ３６ａのク
ロック信号であるタイミング信号Ｖａが来ないため、図
４の（ｇ）〜（ｊ）に示すように信号Ｖｂ，Ｖｃ，Ｖ
ｄ，Ｖｈの状態は変わらない。従って、ラッチ３５は、
時刻ｔ２で読み込んだクロック切換信号（Ｐ１，Ｐ２，
Ｐ３）の状態を保持している。The data processing CPU 24 has a proper time t3.
The switching permission signal SEL is returned to "L" as shown in FIG. However, since the timing signal Va, which is the clock signal of the D flip-flop 36a, does not come, signals Vb, Vc, V as shown in (g) to (j) of FIG.
The states of d and Vh do not change. Therefore, the latch 35 is
The clock switching signals (P1, P2,
The state of P3) is maintained.
【００１９】時刻ｔ４になると、図４の（ｅ）に示すタ
イミング信号ＶａのアップエッジでＤフリップフロップ
３６ａが切換許可信号ＳＥＬの“Ｌ”を読み込み、その
出力信号Ｖｂが図４の（ｇ）に示すように“Ｌ”に戻
る。そこで、ＮＯＴ回路３７の出力信号Ｖｃは図４の
（ｈ）に示すようにわずかに遅れて“Ｈ”に戻る。この
わずかな遅れがあるため、Ｄフリップフロップ３６ｂは
ＮＯＴ回路３７の前の出力状態“Ｌ”を読み込み、その
出力信号Ｖｄが図４の（ｉ）に示すように“Ｌ”になる
（時刻ｔ２と時刻ｔ３の間にタイミング信号Ｖａのアッ
プエッジがあれば既に“Ｌ”になっている）。このた
め、ＡＮＤ回路３８の出力信号Ｖｈは図４の（ｊ）に示
すように“Ｌ”になる。そこで、ラッチ３５は、時刻ｔ
２に読み込んだクロック切換信号（Ｐ１，Ｐ２，Ｐ３）
の状態を保持し、クロック切換信号（Ｐ１，Ｐ２，Ｐ
３）を新たには読み込まなくなる。At time t4, the D flip-flop 36a reads "L" of the switching permission signal SEL at the rising edge of the timing signal Va shown in (e) of FIG. 4, and its output signal Vb is (g) of FIG. Return to "L" as shown in. Therefore, the output signal Vc of the NOT circuit 37 returns to "H" with a slight delay as shown in (h) of FIG. Because of this slight delay, the D flip-flop 36b reads the previous output state "L" of the NOT circuit 37, and its output signal Vd becomes "L" as shown in (i) of FIG. 4 (time t2. And if there is an up edge of the timing signal Va between time t3 and time t3, it is already "L"). Therefore, the output signal Vh of the AND circuit 38 becomes "L" as shown in (j) of FIG. Therefore, the latch 35 is set to the
Clock switching signals (P1, P2, P3) read in 2
Of the clock switching signals (P1, P2, P
3) is not read newly.
【００２０】時刻ｔ５になると、図４の（ｅ）に示すタ
イミング信号ＶａのアップエッジでＤフリップフロップ
３６ｂがＮＯＴ回路３７の出力“Ｈ”を読み込み、その
出力信号Ｖｄが図４の（ｉ）に示すように“Ｈ”に戻
る。これにより、時刻ｔ０の状態に復帰したことにな
る。At time t5, the D flip-flop 36b reads the output "H" of the NOT circuit 37 at the rising edge of the timing signal Va shown in (e) of FIG. 4, and the output signal Vd thereof becomes (i) of FIG. Return to "H" as shown in. As a result, the state returns to the state at time t0.
【００２１】上記第２実施例のモデム装置２１によれ
ば、無駄な電力を消費しないようになり、全体的に消費
電力を低減することが出来るようになると共に、動作ク
ロックＸＩＮの切り換わりを常にクロックＣＫおよび分
周クロックＣＫ１〜ＣＫ３の位相がそろった時とでき、
データ処理ＣＰＵ２４の動作の安定性を確保することが
出来る。According to the modem device 21 of the second embodiment, wasteful power is not consumed, the power consumption can be reduced as a whole, and the operation clock XIN is always switched. When the clock CK and the divided clocks CK1 to CK3 are in phase,
It is possible to ensure the stability of the operation of the data processing CPU 24.
【００２２】[0022]
【発明の効果】本発明のデータ通信装置によれば、通信
データを処理するための動作クロックを実際の使用通信
速度に合せて切り換えるから、データ処理能力が過剰と
なることがなく、無駄な電力を消費しないようになり、
全体的に消費電力を低減することが出来るようになる。
従って、電池駆動の携帯型のデータ通信装置に特に有用
である。According to the data communication apparatus of the present invention, the operation clock for processing the communication data is switched according to the actual communication speed used, so that the data processing capacity does not become excessive and the power consumption is wasted. Will not consume
It becomes possible to reduce power consumption as a whole.
Therefore, it is particularly useful for a battery-powered portable data communication device.
【図１】本発明のデータ通信装置の第１実施例を示す構
成図である。FIG. 1 is a configuration diagram showing a first embodiment of a data communication device of the present invention.
【図２】本発明のデータ通信装置の第２実施例を示す全
体構成図である。FIG. 2 is an overall configuration diagram showing a second embodiment of the data communication device of the present invention.
【図３】第２実施例におけるクロックコントロール回路
の内部構成図である。FIG. 3 is an internal configuration diagram of a clock control circuit according to a second embodiment.
【図４】図３のクロックコントロール回路の各部のタイ
ムチャートである。FIG. 4 is a time chart of each part of the clock control circuit of FIG.
【図５】従来のデータ通信装置の一例を示す構成図であ
る。FIG. 5 is a configuration diagram showing an example of a conventional data communication device.
１，２１ モデム装置 ２ ＮＣＵ ３ 変復調回路 ４，２４ データ処理ＣＰＵ ５ リセット回路 ６ クロック発生回路 ７，２７ クロックコントロール回路 ３１，７１ａ，７１ｂ 分周器 ３２，３８ ＡＮＤ回路 ３３，７２ データセレクタ ３４，３７ ＮＯＴ回路 ３５ ラッチ ３６ａ，３６ｂ Ｄフリップフロップ Ｌ１，Ｌ２ 電話回線 Ｔ 通信端末 1, 21 Modem device 2 NCU 3 Modulation / demodulation circuit 4, 24 Data processing CPU 5 Reset circuit 6 Clock generation circuit 7, 27 Clock control circuit 31, 71a, 71b Frequency divider 32, 38 AND circuit 33, 72 Data selector 34, 37 NOT circuit 35 Latches 36a, 36b D flip-flops L1, L2 Telephone line T Communication terminal
Claims (1)
および比較的低速で通信される低速通信データの少なく
とも２種類の通信データを処理するデータ通信装置にお
いて、 使用する通信速度を取得する使用通信速度取得手段と、
通信データを処理するための動作クロックを前記使用通
信速度に応じて切り換える動作クロック切換手段とを具
備したことを特徴とするデータ通信装置。1. A data communication apparatus for processing at least two types of communication data, that is, high-speed communication data that is communicated at a relatively high speed and low-speed communication data that is communicated at a relatively low speed. Speed acquisition means,
An operation clock switching means for switching an operation clock for processing communication data according to the communication speed used, and a data communication apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6112588A JPH07321874A (en) | 1994-05-26 | 1994-05-26 | Data communication equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6112588A JPH07321874A (en) | 1994-05-26 | 1994-05-26 | Data communication equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321874A true JPH07321874A (en) | 1995-12-08 |
Family
ID=14590503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6112588A Pending JPH07321874A (en) | 1994-05-26 | 1994-05-26 | Data communication equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321874A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005117352A1 (en) * | 2004-05-28 | 2005-12-08 | Nokia Corporation | Network system |
| JP2011070565A (en) * | 2009-09-28 | 2011-04-07 | Nec Personal Products Co Ltd | Client terminal and thin client system |
| US7992019B2 (en) | 2006-11-30 | 2011-08-02 | Sharp Kabushiki Kaisha | System device including NIC and power-saving controlling method of the same |
| US7992018B2 (en) | 2006-11-30 | 2011-08-02 | Sharp Kabushiki Kaisha | System device including NIC and power-saving controlling method of the same |
| JP2012119742A (en) * | 2010-11-29 | 2012-06-21 | Noritz Corp | Heat source machine communication system |
| JP2019028758A (en) * | 2017-07-31 | 2019-02-21 | パナソニック デバイスＳｕｎｘ株式会社 | Control unit and programmable controller |
-
1994
- 1994-05-26 JP JP6112588A patent/JPH07321874A/en active Pending
Cited By (7)
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| WO2005117352A1 (en) * | 2004-05-28 | 2005-12-08 | Nokia Corporation | Network system |
| US7903622B2 (en) | 2004-05-28 | 2011-03-08 | Nokia Corporation | Network system |
| US7992019B2 (en) | 2006-11-30 | 2011-08-02 | Sharp Kabushiki Kaisha | System device including NIC and power-saving controlling method of the same |
| US7992018B2 (en) | 2006-11-30 | 2011-08-02 | Sharp Kabushiki Kaisha | System device including NIC and power-saving controlling method of the same |
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