JPH07321656A - A/d converter and microcomputer mounted a/d converter - Google Patents
A/d converter and microcomputer mounted a/d converterInfo
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- JPH07321656A JPH07321656A JP6115431A JP11543194A JPH07321656A JP H07321656 A JPH07321656 A JP H07321656A JP 6115431 A JP6115431 A JP 6115431A JP 11543194 A JP11543194 A JP 11543194A JP H07321656 A JPH07321656 A JP H07321656A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、逐次比較型アナログ・
ディジタル変換器に係り、特に小型で高精度が要求さ
れ、マイクロコンピュータに搭載して使用するのに好適
なアナログ・ディジタル変換器に関する。BACKGROUND OF THE INVENTION The present invention relates to a successive approximation analog
The present invention relates to a digital converter, and more particularly to an analog / digital converter which is required to be small in size and high in accuracy and suitable for being mounted on a microcomputer for use.
【０００２】[0002]
【従来の技術】周知のように、Ａ／Ｄ変換器(アナログ
・ディジタル変換器)は、アナログ信号をディジタル信
号に変換するデバイスで、幾つかの方式のものがある
が、その一種に逐次比較方式のＡ／Ｄ変換器がある。そ
して、この逐次比較方式Ａ／Ｄ変換器の従来例として
は、容量アレー方式、抵抗ラダー方式、或いはＲ−２Ｒ
抵抗方式など、比較電圧生成回路(Ｄ／Ａ変換回路)の構
成により、種々の方式のものが使われている。2. Description of the Related Art As is well known, an A / D converter (analog / digital converter) is a device for converting an analog signal into a digital signal, and there are several methods. One of them is a successive approximation. There is a system A / D converter. As a conventional example of this successive approximation type A / D converter, a capacitance array type, a resistance ladder type, or an R-2R type is used.
Various types such as a resistance type are used depending on the configuration of the comparison voltage generation circuit (D / A conversion circuit).
【０００３】そこで、以下の説明では、便宜上、抵抗ラ
ダー方式について説明するが、他の方式も、比較電圧を
生成する点では同じである。まず、この抵抗ラダー方式
のＡ／Ｄ変換器では、フルスケール電圧となるＡ／Ｄ変
換器基準電圧を抵抗により等分圧し、各抵抗の接続点を
スイッチ群により選択することにより、比較電圧を生成
するようになっている。図９は、分解能が８ビットの逐
次比較方式Ａ／Ｄ変換器の従来例を示したもので、この
従来例は、比較電圧生成用のＤ／Ａ変換回路１００、コ
ンパレータ１０２、制御回路１０３、８ビット逐次比較
レジスタ１０４、それにＡ／Ｄ変換結果が出力されるデ
ータバス１０５で構成されている。Therefore, in the following description, the resistance ladder method will be described for the sake of convenience, but the other methods are the same in that the comparison voltage is generated. First, in this resistance ladder type A / D converter, the reference voltage, which is a full-scale voltage, is equally divided by resistors, and a connection point of each resistor is selected by a switch group to obtain a comparison voltage. It is designed to generate. FIG. 9 shows a conventional example of a successive approximation A / D converter having a resolution of 8 bits. In this conventional example, a D / A conversion circuit 100 for generating a comparison voltage, a comparator 102, a control circuit 103, It is composed of an 8-bit successive approximation register 104 and a data bus 105 to which the A / D conversion result is output.
【０００４】まず、Ｄ／Ａ変換回路１００は、抵抗素子
を２8(＝２５６)個直列に接続して抵抗ラダー回路１０
６を構成し、これにより等分圧された電圧をデコーダス
イッチ回路(ツリー状スイッチ回路)１０７で選択するこ
とにより、比較電圧を生成する。このとき、ハーフオフ
セットＤ／Ａ伝達特性を持たせるため、抵抗ラダー回路
１０６において、抵抗ラダー両端の抵抗素子の抵抗値
は、その他の部分の単位抵抗値Ｒに対して、それぞれ１
／２倍と３／２倍の値にしてある。First, in the D / A conversion circuit 100, 2 8 (= 256) resistance elements are connected in series and the resistance ladder circuit 10 is connected.
6, and a voltage equally divided by this is selected by the decoder switch circuit (tree-shaped switch circuit) 107 to generate a comparison voltage. At this time, in order to have the half offset D / A transfer characteristic, in the resistance ladder circuit 106, the resistance values of the resistance elements at both ends of the resistance ladder are 1 with respect to the unit resistance values R of the other portions.
The values are / 2 and 3/2 times.
【０００５】ところで、この従来例では、分解能がｎビ
ットのＡ／Ｄ変換に対しては、２のｎ乗個の抵抗と、少
なくとも２のｎ乗個以上のスイッチ群が必要となるた
め、占有面積が大きくなってしまうという問題が生じ
る。一方、特願平４ー６３１９０号の出願に係る発明で
は、分解能の低い基準電圧発生領域と、分解能の高い基
準電圧発生領域とを設けたことを特徴とする、逐次比較
方式のＡ／Ｄ変換器が提案されているが、抵抗素子が多
い点、精度マッチングの点から本質的解決は困難であ
る。By the way, in this conventional example, for A / D conversion with a resolution of n bits, 2n resistances and at least 2n or more switch groups are required, and therefore occupied. There is a problem that the area becomes large. On the other hand, the invention according to the application of Japanese Patent Application No. 4-63190 is characterized in that a reference voltage generating region having a low resolution and a reference voltage generating region having a high resolution are provided. However, the essential solution is difficult from the viewpoint of many resistance elements and precision matching.
【０００６】[0006]
【発明が解決しようとする課題】上記従来技術は、Ａ／
Ｄ変換器の分解能の向上に伴う回路素子数の増加につい
て配慮がされておらず、高精度のＡ／Ｄ変換器では、チ
ップサイズの増大とコストアップの点で問題があった。
例えば、抵抗ラダー方式１０ビットＡ／Ｄ変換器の分解
能は、８ビットＡ／Ｄ変換器に比べ４倍となり、高精度
のＡ／Ｄ変換ができる反面、比較電圧生成回路の規模も
４倍に大きくなる。SUMMARY OF THE INVENTION The above conventional technique is
No consideration has been given to the increase in the number of circuit elements accompanying the improvement in the resolution of the D converter, and the high-precision A / D converter has a problem in that the chip size and the cost are increased.
For example, the resolution of the resistance ladder type 10-bit A / D converter is four times that of the 8-bit A / D converter, and while high-precision A / D conversion is possible, the scale of the comparison voltage generation circuit is also four times larger. growing.
【０００７】つまり、従来技術では、Ａ／Ｄ変換器の分
解能を上げるためには、基準電圧の細分割化(抵抗素子
数の増大)が必要になるので、それだけスイッチ回路及
び抵抗ラダーの規模が大きくなり、この結果、チップサ
イズが大きくなり、高価になってしまうのである。本発
明の目的は、分解能の増加に伴う比較電圧生成回路、つ
まりＤ／Ａ変換回路の規模増加が抑えられ、小型で高精
度、高分解能の逐次比較方式のＡ／Ｄ変換器をローコス
トで提供することにある。That is, in the prior art, in order to increase the resolution of the A / D converter, it is necessary to subdivide the reference voltage (increase the number of resistance elements), so that the scale of the switch circuit and the resistance ladder is increased accordingly. The chip size becomes large, resulting in a large chip size and high cost. An object of the present invention is to provide a small-scale, high-accuracy, high-resolution successive approximation type A / D converter at a low cost in which the increase in the scale of the comparison voltage generation circuit, that is, the D / A conversion circuit, is suppressed as the resolution increases. To do.
【０００８】[0008]
【課題を解決するための手段】上記目的は、逐次比較方
式Ａ／Ｄ変換器のＤ／Ａ変換回路において、ディジタル
グループを上位ビットと下位ビットグループに分割し、
上位ビットグループ用比較電圧生成回路(第１のＤ／Ａ
変換回路)と、下位ビットグループ用比較電圧生成回路
(第２のＤ／Ａ変換回路)とを設け、上位ビットグループ
逐次比較用には、第１のＤ／Ａ変換回路の出力を未知入
力アナログ電圧に対する比較電圧として使い、下位ビッ
トグループ逐次比較用には、第１及び第２のＤ／Ａ変換
回路の出力を加減算して得た電圧を未知入力アナログ電
圧に対する比較電圧として使うようにして達成される。The above object is to divide a digital group into an upper bit group and a lower bit group in a D / A conversion circuit of a successive approximation A / D converter,
High-order bit group comparison voltage generation circuit (first D / A
Conversion circuit) and a comparison voltage generation circuit for lower bit groups
(Second D / A conversion circuit) is provided, and for the upper bit group successive approximation, the output of the first D / A conversion circuit is used as a comparison voltage for the unknown input analog voltage, and the lower bit group successive comparison is performed. The voltage obtained by adding and subtracting the outputs of the first and second D / A conversion circuits is used as a comparison voltage for the unknown input analog voltage.
【０００９】[0009]
【作用】例えば８ビット分解能を持つ逐次比較方式Ａ／
Ｄ変換器では、例えば上位５ビット逐次比較用の抵抗ラ
ダー構成からなるＤ／Ａ変換回路と、下位３ビット逐次
比較用の抵抗ラダー構成と重み付け容量構成からなるＤ
／Ａ変換回路で構成し、上位ビットグループは抵抗ラダ
ー回路の分圧電圧を比較電圧とすることにより、下位ビ
ットグループは抵抗ラダー回路の分圧電圧を重み付け容
量により分圧することにより比較電圧を生成して逐次比
較動作が行なわれるように働く。Operation: For example, successive approximation method A / having a resolution of 8 bits
In the D converter, for example, a D / A conversion circuit having a resistance ladder configuration for high-order 5 bits successive approximation, a D / A conversion circuit having a resistance ladder configuration for low-order 3 bits successive approximation, and a weighting capacitance configuration are used.
A / A conversion circuit, the upper bit group uses the divided voltage of the resistance ladder circuit as the comparison voltage, and the lower bit group generates the comparison voltage by dividing the divided voltage of the resistance ladder circuit with the weighting capacitance. And the successive approximation operation is performed.
【００１０】従って、８ビット分の比較電圧を一括して
生成する場合に比して大幅に抵抗素子数を減少させるこ
とができ、この結果、Ｄ／Ａ変換回路の規模を縮小で
き、高精度Ａ／Ｄ変換器の小型化が可能になる。Therefore, the number of resistance elements can be greatly reduced as compared with the case where the 8-bit comparison voltage is generated all at once, and as a result, the scale of the D / A conversion circuit can be reduced and high precision can be achieved. It is possible to downsize the A / D converter.
【００１１】なお、Ａ／Ｄ変換器の分解能は、８ビット
構成乃至１０ビット構成の例で説明してきたが、本発明
は、これらのビット数、及び上位、下位ビットグループ
配分分けは特に限定したものではなく、何ビット構成で
も良い。Although the resolution of the A / D converter has been described as an example of the 8-bit configuration to the 10-bit configuration, the present invention limits the number of bits and the allocation of upper and lower bit groups in particular. It may be any number of bits, not just one.
【００１２】[0012]
【実施例】以下、本発明によるＡ／Ｄ変換器について、
図示の実施例により詳細に説明する。図１は、本発明
を、８ビットのＡ／Ｄ変換器として具体化した場合の一
実施例である。なお、Ａ／Ｄ変換器の全体構成は、図９
の従来例と同じなので、図面も含めて、以後の説明で
は、特に断わらないかぎり、本発明が関与するアナログ
処理部のみを示すことにする。Embodiments of the A / D converter according to the present invention will be described below.
This will be described in detail with reference to the illustrated embodiment. FIG. 1 shows an embodiment in which the present invention is embodied as an 8-bit A / D converter. The overall configuration of the A / D converter is shown in FIG.
Since it is the same as the prior art example, only the analog processing section to which the present invention is concerned will be shown in the following description including the drawings unless otherwise specified.
【００１３】この図１に示した実施例は、特許請求の範
囲の請求項１に対応したもので、図示のように、抵抗ラ
ダー回路３２と、第１のスイッチデコーダ回路３３、第
２のスイッチデコーダ回路５０、重み付け用の容量(コ
ンデンサ)Ｃ２、Ｃ３、Ｃ４、チョッパ型コンパレータ
を構成するサンプリング用の容量(コンデンサ)Ｃ１、Ｃ
ＭＯＳ論理インバータ３４、それにＣＭＯＳスイッチＣ
Ｍ１、ＣＭ２、ＣＭ３で構成されている。The embodiment shown in FIG. 1 corresponds to claim 1 of the claims, and as shown in the drawing, a resistance ladder circuit 32, a first switch decoder circuit 33, and a second switch. Decoder circuit 50, weighting capacitors (capacitors) C2, C3, C4, sampling capacitors (capacitors) C1, C constituting a chopper type comparator
MOS logic inverter 34 and CMOS switch C
It is composed of M1, CM2, and CM3.
【００１４】まず、抵抗ラダー回路３２は、２5(＝３
２)個の抵抗素子Ｒ０〜Ｒ３１を直列に接続したもので
あるが、このとき、図９の従来例と同様に、ハーフオフ
セットＤ／Ａ伝達特性を持たせるため、抵抗ラダーの両
端の抵抗Ｒ０とＲ３１の抵抗値は、その他の抵抗Ｒ１〜
Ｒ３０の単位抵抗値Ｒに対して、それぞれ１／２倍と３
／２倍の値にしてある。First, the resistance ladder circuit 32 has 2 5 (= 3
2) A plurality of resistance elements R0 to R31 are connected in series. At this time, in order to have a half offset D / A transfer characteristic, the resistance R0 at both ends of the resistance ladder is similar to the conventional example of FIG. And the resistance value of R31 is the other resistance R1.
The unit resistance value R of R30 is 1/2 times and 3 times, respectively.
/ 2 times the value.
【００１５】次に、第１のスイッチデコーダ回路３３
は、例えば図２(a)に示すトリー状スイッチ回路で構成
されているもので、逐次比較レジスタ(図示せず。図９
の従来例参照)から供給される上位アドレスＡ３〜Ａ７
の組合せにより、抵抗ラダー回路３２によって分圧され
た、ＧＮＤを含む３２個の分圧端子１〜３１のうち１個
を選択し、その電圧をＤ／Ａ変換回路出力電圧ＶDA と
して出力する。なお、この第１のスイッチデコーダ回路
３３は、上記トリー状スイッチ回路に限定されることは
なく、例えばマトリックス状スイッチ回路で構成しても
良い。Next, the first switch decoder circuit 33
Is composed of, for example, a tree-shaped switch circuit shown in FIG. 2 (a), and has a successive approximation register (not shown.
Upper addresses A3 to A7 supplied from the conventional example).
By the combination of the above, one of the 32 voltage-dividing terminals 1 to 31 including GND, which is divided by the resistance ladder circuit 32, is selected, and the voltage is output as the D / A conversion circuit output voltage V DA . The first switch decoder circuit 33 is not limited to the above tree-shaped switch circuit, and may be configured by, for example, a matrix switch circuit.
【００１６】次に、第２のスイッチデコーダ回路５０
は、例えば図２(b)に示すように、入力端子(分圧端子)
２０、１６、１２のうちの１個を出力端子１０１に接続
するＣＭＯＳスイッチＣＭ２１、ＣＭ２２、ＣＭ２３
と、分圧端子１８、１６、１４のうち１個を出力端子１
０２に接続するＣＭＯＳスイッチＣＭ３１、ＣＭ３２、
ＣＭ３３、それに入力端子１７、１６、１５のうち１個
を出力端子１０３に接続するＣＭＯＳスイッチＣＭ４
１、ＣＭ４２、ＣＭ４３とで構成されている。Next, the second switch decoder circuit 50
Is an input terminal (voltage divider terminal), for example, as shown in Fig. 2 (b).
CMOS switches CM21, CM22, CM23 for connecting one of 20, 16, 12 to the output terminal 101
And one of the voltage dividing terminals 18, 16 and 14 as the output terminal 1
CMOS switches CM31, CM32 connected to 02,
CM33 and CMOS switch CM4 for connecting one of the input terminals 17, 16 and 15 to the output terminal 103
1, CM 42, and CM 43.
【００１７】そして、これら第１と第２のスイッチデコ
ーダ回路３３、５０の選択制御動作は、逐次比較レジス
タ(図示せず)から、下位アドレスＡ０〜Ａ２の組合せに
応じて、表１に示すようにして出力される制御信号ＤＣ
Ｋ２１、ＤＣＫ２２、ＤＣＫ２３、ＤＣＫ３１、ＤＣＫ
３２、ＤＣＫ３３、ＤＣＫ４１、ＤＣＫ４２、ＤＣＫ４
３により行われる。The selection control operation of the first and second switch decoder circuits 33 and 50 is shown in Table 1 according to the combination of the lower addresses A0 to A2 from a successive approximation register (not shown). Control signal DC
K21, DCK22, DCK23, DCK31, DCK
32, DCK33, DCK41, DCK42, DCK4
It is performed by 3.
【００１８】[0018]
【表１】 [Table 1]
【００１９】ここで、符号ＣＭｎで表される素子はＣＭ
ＯＳスイッチで、このＣＭＯＳスイッチは、図１の右下
に示してあるように、ＮＭＯＳトランジスタＮＭ１とＰ
ＭＯＳトランジスタＰＭ１の並列回路及びインバータゲ
ート４０により構成され、ゲート電極３８の信号が
“Ｈ”レベルの時、オン状態となって入力端子３７の信
号を出力端子３９へ伝達し、“Ｌ”の時はオフ状態とな
るものである。Here, the element denoted by CMn is CM.
As shown in the lower right part of FIG. 1, the CMOS switch is an OS switch.
It is composed of a parallel circuit of the MOS transistor PM1 and an inverter gate 40. When the signal of the gate electrode 38 is at "H" level, it is turned on to transmit the signal of the input terminal 37 to the output terminal 39, and when it is "L". Is an off state.
【００２０】次に、この図１の実施例の動作について説
明する。なお、以下の説明では、始めに上位５ビットの
逐次比較動作について説明し、次に下位３ビットの逐次
比較動作について説明する。Next, the operation of the embodiment shown in FIG. 1 will be described. In the following description, the upper 5 bits of the successive approximation operation will be described first, and then the lower 3 bits of the successive approximation operation will be described.
【００２１】始めの上位５ビットの逐次比較動作の間、
出力制御信号ＤＣＫ２２、ＤＣＫ３２、ＤＣＫ４２は
“Ｈ”のままに保たれる。従って、ＣＭＯＳスイッチＣ
Ｍ２２、ＣＭ３２、ＣＭ４２がオン状態となるため、端
子１０１、１０２、１０３に抵抗ラダー回路３２の分圧
端子１６の電圧が出力される。なお、ここで、特に言及
してないＣＭＯＳスイッチはオフ状態にあるものとす
る。また、サンプリング用の容量Ｃ１の他方(図の右端)
の端子３５のサンプリング期間での電圧をＶSA とし、
後述する比較期間での電圧をＶCO とする。During the initial high-order 5 bit successive approximation operation,
The output control signals DCK22, DCK32, DCK42 are kept at "H". Therefore, the CMOS switch C
Since M22, CM32, and CM42 are turned on, the voltage of the voltage dividing terminal 16 of the resistance ladder circuit 32 is output to the terminals 101, 102, and 103. Here, it is assumed that CMOS switches not particularly mentioned are in the off state. In addition, the other side of the sampling capacitor C1 (right end of the figure)
The voltage of the terminal 35 in the sampling period is V SA ,
The voltage during the comparison period described later is V CO .
【００２２】まず、サンプリングクロックＳＣＫを
“Ｈ”にしてＣＭＯＳスッチＣＭ１、ＣＭ３をオン状態
にし、サンプリング用の容量Ｃ１の一方(図の左端)の端
子をアナログ未知入力ＶINに接続し、この未知入力ＶIN
の電圧で充電する(サンプリング期間)。このとき、イ
ンバータゲート３４の入出力端子は、ＣＭＯＳスイッチ
ＣＭ３により短絡されるので、端子３５の電圧ＶSA １
は一定のバイアス電圧ＶＢに固定される。次に、比較ク
ロックＲＣＫを“Ｈ”(サンプリングクロックＳＣＫ＝
“Ｌ”)にしてＣＭ２をオンにし、サンプリング容量Ｃ
１の一方の端子にＤ／Ａ変換回路出力ＶDA を伝達する
ことにより、比較動作が行われる(比較期間)。このとき
の端子３５の電圧ＶCO は、サンプリング期間から比較
期間までの間では、サンプリング容量Ｃ１の電荷量が変
化しないので、次式で表されるように変化する。 ＶCO−ＶSA＝Ｃ１(ＶDA−ＶIN)／(Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４)…… ……(1) この電圧ＶCO の変化は、多段インバータゲート(初段イ
ンバータゲート３４のみ図示)で増幅され、最終段イン
バータゲート出力端子(図示せず)に論理振幅が確定され
る。このとき、容量Ｃ２、Ｃ３、Ｃ４の抵抗ラダー回路
側端子１０１、１０２、１０３は、上位５ビット逐次比
較モードの間、一定の電圧に保たれているので、比較結
果には影響しない。First, the sampling clock SCK is set to "H" to turn on the CMOS switches CM1 and CM3, and one terminal (the left end in the figure) of the sampling capacitor C1 is connected to the analog unknown input V IN. Input V IN
Charge with the voltage of (sampling period). At this time, since the input / output terminal of the inverter gate 34 is short-circuited by the CMOS switch CM3, the voltage V SA 1 of the terminal 35
Is fixed to a constant bias voltage VB. Next, the comparison clock RCK is set to “H” (sampling clock SCK =
"L") and turn on CM2, and sampling capacity C
The comparison operation is performed by transmitting the D / A conversion circuit output V DA to one terminal of 1 (comparison period). At this time, the voltage V CO of the terminal 35 changes as expressed by the following equation since the charge amount of the sampling capacitor C1 does not change from the sampling period to the comparison period. Change in V CO -V SA = C1 (V DA -V IN) / (C1 + C2 + C3 + C4) ...... ...... (1) The voltage V CO is amplified by multistage inverter gate (only the first-stage inverter gates 34), the last stage The logic amplitude is determined at the inverter gate output terminal (not shown). At this time, the resistance ladder circuit side terminals 101, 102, and 103 of the capacitors C2, C3, and C4 are kept at a constant voltage during the high-order 5-bit successive approximation mode, and therefore do not affect the comparison result.
【００２３】同様のサンプリング／比較動作を、逐次比
較シーケンスに従い、アドレスＡ３〜Ａ７を変化させて
計５回、繰返えすことにより、上位５ビットのＡ／Ｄ結
果が得られる。そして、この結果は５回目のサンプリン
グ／比較動作終了後のアドレスＡ３〜Ａ７に反映され
る。The same sampling / comparison operation is repeated 5 times in total by changing the addresses A3 to A7 in accordance with the successive approximation sequence to obtain the A / D result of the upper 5 bits. Then, this result is reflected in the addresses A3 to A7 after the end of the fifth sampling / comparison operation.
【００２４】次に、下位３ビットの(第２の)逐次比較動
作が行われる。この３ビット逐次比較動作の間、上位ア
ドレスＡ３〜Ａ７は上記最終結果に固定され、サンプリ
ング／比較動作が行われる。そして、上位５ビット逐次
比較動作と同じように、サンプリング期間においては、
該第２のスイッチデコーダ回路５０内のＣＭＯＳスイッ
チＣＭ２２、ＣＭ３２、ＣＭ４２がオン状態となり、容
量Ｃ２、Ｃ３、Ｃ４には共通して分圧端子１６の電圧Ｖ
ｄ１が伝達される。Next, the (second) successive approximation operation of the lower 3 bits is performed. During the 3-bit successive approximation operation, the upper addresses A3 to A7 are fixed to the final result and the sampling / comparison operation is performed. Then, as in the case of the higher-order 5-bit successive approximation operation, in the sampling period,
The CMOS switches CM22, CM32, and CM42 in the second switch decoder circuit 50 are turned on, and the capacitors C2, C3, and C4 have the voltage V of the voltage dividing terminal 16 in common.
d1 is transmitted.
【００２５】例えば、最下位から３ビット目の比較期間
の場合は、上記と同じサンプリング動作を行った後、Ｃ
ＭＯＳスイッチＣＭ２、ＣＭ２１(又はＣＭ２３、これ
は前回の最上位から５ビット目の逐次比較結果により決
まる)をオン状態にして、容量Ｃ１、Ｃ２には、それぞ
れＤ／Ａ変換回路出力ＶDA と、端子２０(又は端子１
２)の分圧電圧を印加する。但し、容量Ｃ３、Ｃ４は同
じ端子１６の電圧のままとする。For example, in the case of the comparison period of the third least significant bit, after performing the same sampling operation as above, C
The MOS switches CM2 and CM21 (or CM23, which is determined by the successive comparison result of the 5th bit from the most significant bit of the previous time) are turned on, and the capacitors C1 and C2 have the D / A conversion circuit output V DA and the output V DA , respectively. Terminal 20 (or terminal 1
Apply the divided voltage of 2). However, the capacitors C3 and C4 remain at the same voltage at the terminal 16.
【００２６】ここで、サンプリング期間における端子３
５の電圧をＶSA(＝ＶＢ)とし、比較期間における端子３
５、１０１、１０２、１０３の電圧を各々ＶCO、Ｖｄ
２、Ｖｄ３、Ｖｄ４とすれば、端子３５の電圧変化ＶCO
−ＶSA は、次式で表される。Here, the terminal 3 in the sampling period
The voltage of 5 is V SA (= VB), and terminal 3 in the comparison period
Each V CO a voltage of 5,101,102,103, Vd
2, Vd3, Vd4, the voltage change V CO of the terminal 35
−V SA is expressed by the following equation.
【００２７】 ＶCO−ＶSA＝Ｃ１(ＶDA−ＶIN)／ΣＣｉ ＋Ｃ２(Ｖｄ２−Ｖｄ１)／ΣＣｉ ＋Ｃ３(Ｖｄ３−Ｖｄ１)／ΣＣｉ ＋Ｃ４(Ｖｄ４−Ｖｄ１)／ΣＣｉ…… ……(2) ここで、Ｃ１＝Ｃ、Ｃ２＝Ｃ３＝Ｃ４＝Ｃ／８とすれ
ば、電圧変化ＶCO−ＶSAは、次式で表される。V CO −V SA = C1 (V DA −V IN ) / ΣCi + C2 (Vd2-Vd1) / ΣCi + C3 (Vd3-Vd1) / ΣCi + C4 (Vd4-Vd1) / ΣCi ...... (2) Here, if C1 = C and C2 = C3 = C4 = C / 8, the voltage change V CO −V SA is expressed by the following equation.
【００２８】 ＶCO−ＶSA＝(８／１１){(ＶDA−ＶIN) ＋(Ｖｄ２−Ｖｄ１)／８＋(Ｖｄ３−Ｖｄ１)／８ ＋(Ｖｄ４−Ｖｄ１)／８}…… ……(3) 端子１６と２０の間、及び端子１６と１２間には、それ
ぞれ＋４ＶLSBと−４ＶLSB(ＶLSBは５ビットの分解能電
圧)の電位差があり、端子１６と１８間、及び端子１６
と１４間には、それぞれ＋２ＶLSB、−２ＶLSBの電位差
があり、そして端子１６と１７間と、端子１６と１５間
にはそれぞれ＋ＶLSB、−ＶLSBの電位差があるので、式
(3)の第２項は±ＶLSB／２の重みで、第３項は±ＶLSB
／４の重みで、第４項は±ＶLSB／８の重みで、それぞ
れ変化し、逐次比較動作が行われる。なお、この比較期
間においては、式(3)における第３、４項は“０”とな
り、第１、２項の演算だけが行われることに相当する。V CO −V SA = (8/11) {(V DA −V IN ) + (Vd2-Vd1) / 8 + (Vd3-Vd1) / 8 + (Vd4-Vd1) / 8} ... (3) There is a potential difference of + 4V LSB and -4V LSB (V LSB is a resolution voltage of 5 bits) between the terminals 16 and 20 and between the terminals 16 and 12, respectively.
Since there is a potential difference of + 2V LSB and -2V LSB between terminals 14 and 14, and a potential difference of + V LSB and -V LSB between terminals 16 and 17 and between terminals 16 and 15, respectively,
The second term of (3) is a weight of ± V LSB / 2, and the third term is ± V LSB.
The fourth term has a weight of / 4, and the fourth term has a weight of ± V LSB / 8, which change, and the successive approximation operation is performed. It should be noted that in the comparison period, the third and fourth terms in the equation (3) are “0”, which means that only the first and second terms are calculated.
【００２９】この逐次比較動作は、通常の逐次比較動作
と同様、コンパレータの比較結果により、適宜、アドレ
スＡ０〜Ａ２の変化に応じて、出力制御信号ＤＣＫ２
１、ＤＣＫ２２、ＤＣＫ２３、ＤＣＫ３１、ＤＣＫ３
２、ＤＣＫ３３、ＤＣＫ４１、ＤＣＫ４２、ＤＣＫ４３
を変化させることにより遂行される。そして、このよう
なサンプリング／比較動作を３回繰り返えすことによ
り、下位３ビットの論理値を確定して８ビットＡ／Ｄ変
換動作を完了するのである。Like the normal successive approximation operation, this successive approximation operation appropriately outputs the output control signal DCK2 according to the change of the addresses A0 to A2 according to the comparison result of the comparator.
1, DCK22, DCK23, DCK31, DCK3
2, DCK33, DCK41, DCK42, DCK43
Is performed by changing the. By repeating such a sampling / comparing operation three times, the logical value of the lower 3 bits is determined and the 8-bit A / D conversion operation is completed.
【００３０】従って、この図１の実施例によれば、分解
能が８ビットの場合で、３２本の抵抗素子と４個のコン
デンサ、それに小規模の選択スイッチで済み、この結
果、精度を落すことなく、充分に小型化が図れる。ま
た、この実施例によれば、重み付け用コンデンサの静電
容量が、１：８の２種類でよいから、構成が簡単である
という特徴がある。Therefore, according to the embodiment of FIG. 1, when the resolution is 8 bits, 32 resistance elements, 4 capacitors, and a small selection switch are sufficient, and as a result, the accuracy is lowered. And can be sufficiently miniaturized. Further, according to this embodiment, since the weighting capacitors may have two types of capacitance of 1: 8, there is a feature that the configuration is simple.
【００３１】なお、以上の実施例では、分解能が８ビッ
トのＡ／Ｄ変換器の場合を例示して説明したが、分解能
を８ビットに限定する必要はなく、何ビットの場合で
も、本発明が実施可能なことは明らかである。また、抵
抗ラダー回路の分圧端子と重み付け用コンデンサの構成
についても、この実施例にとらわれることはなく、例え
ば、抵抗ラダー回路３２の隣接分圧端子間電圧を取り出
し、Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１：２：４：８の容量比
で分圧する構成などにしても良いことは明らかである。Although the above embodiments have been described by exemplifying the case of the A / D converter having a resolution of 8 bits, it is not necessary to limit the resolution to 8 bits and the present invention can be applied to any number of bits. It is clear that The configuration of the voltage dividing terminal of the resistance ladder circuit and the weighting capacitor is not limited to this embodiment. For example, the voltage between the adjacent voltage dividing terminals of the resistance ladder circuit 32 is extracted and C1: C2: C3: C4. It is obvious that the voltage may be divided by a capacity ratio of 1: 2: 4: 8.
【００３２】さらに、ＬＳＩチップとして構成した場
合、以下に述べる実施例も含めて、Ａ／Ｄ変換器機能の
みを有する専用ＬＳＩに限定されるものではなく、Ａ／
Ｄ変換器を搭載したワンチップマイクロコンピュータＬ
ＳＩであってもよい。Further, when configured as an LSI chip, it is not limited to a dedicated LSI having only an A / D converter function, including the embodiments described below, but an A / D converter
One-chip microcomputer L equipped with a D converter
It may be SI.
【００３３】次に、本発明の他の実施例について説明す
る。図３は、本発明の第２の実施例で、この実施例も含
めて、以後は、前述した場合と同一物、又は同等物は、
同一符号で表わすものとする。この図３の実施例は、特
許請求の範囲の請求項４に対応したもので、基準電圧源
(図示せず)と、第１のＤ／Ａ変換回路を構成する第１の
５ビット抵抗ラダー回路３２と第１のスイッチデコーダ
回路３３、第２のＤ／Ａ変換回路を構成する第２の３ビ
ット抵抗ラダー回路５３と第２のスイッチデコーダ回路
５０、サンプリング容量Ｃ１、該容量Ｃ１の１／８の容
量値を持つように設計された重み付け容量Ｃ２、ＣＭＯ
ＳスイッチＣＭ１〜ＣＭ４、それに非反転型差動増幅器
５４で構成されている。Next, another embodiment of the present invention will be described. FIG. 3 shows a second embodiment of the present invention. Including this embodiment, hereinafter, the same thing as the above-mentioned case or the equivalent is as follows.
It shall be represented by the same symbol. The embodiment of FIG. 3 corresponds to claim 4 of the claims, and is a reference voltage source.
(Not shown), a first 5-bit resistance ladder circuit 32 and a first switch decoder circuit 33 which form a first D / A conversion circuit, and a second D / A conversion circuit which forms a second D / A conversion circuit. The 3-bit resistance ladder circuit 53, the second switch decoder circuit 50, the sampling capacitor C1, and the weighting capacitors C2 and CMO designed to have a capacitance value of 1/8 of the capacitance C1.
It is composed of S switches CM1 to CM4 and a non-inverting differential amplifier 54.
【００３４】第１の５ビット抵抗ラダー回路３２は、抵
抗値がそれぞれ単位抵抗Ｒの等抵抗素子Ｒ１〜Ｒ３０
と、抵抗値がそれぞれＲ／２、３Ｒ／２の抵抗素子Ｒ
０、Ｒ３１で構成されている。ただし、抵抗素子Ｒ８は
４個の単位抵抗からなる。第２の３ビット抵抗ラダー回
路５３は、６個の等抵抗素子Ｒ２０１〜Ｒ２０６と、抵
抗値がそれぞれＲ／２、３Ｒ／２の抵抗素子Ｒ２００、
Ｒ２０７から構成されている。The first 5-bit resistance ladder circuit 32 has equal resistance elements R1 to R30 each having a unit resistance R.
And a resistance element R whose resistance values are R / 2 and 3R / 2, respectively.
0, R31. However, the resistance element R8 is composed of four unit resistors. The second 3-bit resistance ladder circuit 53 includes six equal resistance elements R201 to R206 and resistance elements R200 having resistance values of R / 2 and 3R / 2, respectively.
It is composed of R207.
【００３５】なお、これら第１のスイッチデコーダ回路
３３及び第２のスイッチデコーダ回路５０は、図２(a)
に示したようなツリー状スイッチ回路でもよく、マトリ
ックス状スイッチ回路、又は、アドレスデコーダと分圧
端子選択ＭＯＳスイッチ群からなる回路でもよい。The first switch decoder circuit 33 and the second switch decoder circuit 50 are shown in FIG.
It may be a tree-like switch circuit as shown in FIG. 5, a matrix-like switch circuit, or a circuit including an address decoder and a voltage dividing terminal selecting MOS switch group.
【００３６】そして、この実施例では、２個の単位抵抗
からなる直列回路を２個並列に接続して抵抗素子Ｒ８を
構成し、該直列回路の中間端子を差動増幅器５４の非反
転端子３６に入力するようになっており、このため、該
非反転端子(分圧端子)３６の電圧は、８Ｒ分の抵抗端子
間電圧に相当する電圧ＶREF／４(ＶREFは第１の基準電
圧値)となる。In this embodiment, two series circuits composed of two unit resistors are connected in parallel to form the resistance element R8, and the intermediate terminal of the series circuit is the non-inverting terminal 36 of the differential amplifier 54. Therefore, the voltage of the non-inverting terminal (voltage dividing terminal) 36 is the voltage V REF / 4 (V REF is the first reference voltage value) corresponding to the voltage across the resistance terminals of 8R. ).
【００３７】従って、差動増幅器５４の出力電圧値、す
なわち第２の基準電圧値ＶREF2は、ほぼＶREF／４とな
り、第２の抵抗ラダー回路５３による３ビット分圧端子
電圧は第２のスイッチデコーダ回路５０を経由して容量
Ｃ２へ伝達される。なお、上記したように、この容量Ｃ
２の容量値は、容量Ｃ１の１／８に設定されている。Accordingly, the output voltage value of the differential amplifier 54, that is, the second reference voltage value V REF2 becomes approximately V REF / 4, and the 3-bit voltage dividing terminal voltage by the second resistance ladder circuit 53 becomes the second voltage. It is transmitted to the capacitor C2 via the switch decoder circuit 50. As described above, this capacity C
The capacitance value of 2 is set to 1/8 of the capacitance C1.
【００３８】次に、この図３の実施例の動作について説
明する。なお、この実施例でも、動作は、基本的には図
１の実施例と同じであるので、以下、この実施例に特徴
的な点について説明するに留める。Next, the operation of the embodiment of FIG. 3 will be described. Since the operation of this embodiment is basically the same as that of the embodiment of FIG. 1, only the characteristic points of this embodiment will be described below.
【００３９】サンプリング期間において、サンプリング
クロックＳＣＫ、比較クロックＲＣＫは共に“Ｈ”とな
り、ＣＭＯＳスイッチＣＭ１、ＣＭ３、ＣＭ４はオン状
態にある。また、このとき、アドレス信号Ａ０〜Ａ２は
全部“０”であり、従って、第２のスイッチデコーダ回
路５０の出力端子５１からは端子電圧ＧＮＤ(接地)が出
力される。In the sampling period, the sampling clock SCK and the comparison clock RCK both become "H", and the CMOS switches CM1, CM3, CM4 are in the ON state. At this time, the address signals A0 to A2 are all "0", and therefore the terminal voltage GND (ground) is output from the output terminal 51 of the second switch decoder circuit 50.
【００４０】そして、下位３ビットの逐次比較動作にお
ける最初の比較期間では、(Ａ２、Ａ１、Ａ０)＝(１、
０、０)であり、従って、第２のスイッチデコーダ回路
５０は第２の抵抗ラダー回路５３の中点の分圧電圧４４
(図示されていない)を、ＣＭＯＳスイッチＣＭ４を経由
して容量Ｃ２の他端に伝達する。Then, in the first comparison period in the successive approximation operation of the lower 3 bits, (A2, A1, A0) = (1,
0, 0), and therefore the second switch decoder circuit 50 divides the divided voltage 44 at the midpoint of the second resistance ladder circuit 53.
(Not shown) is transmitted to the other end of the capacitor C2 via the CMOS switch CM4.
【００４１】このとき、端子３５の電圧変化ＶCO−ＶSA
は、(2)式と(3式)から明らかなように、次式で表わさ
れる。 ＶCO−ＶSA＝(８／９)〔{(ＶDA＋ＶREF＊ｄ／(２3＊２2)}−ＶIN〕 ……(4) ここで、ｄは第２のラダー抵抗回路による分圧比(出力
係数)を表わすもので、１／２3の単位で変動する。At this time, the voltage change of the terminal 35 V CO -V SA
Is expressed by the following equation, as is clear from equations (2) and (3). V CO −V SA = (8/9) [{(V DA + V REF * d / (2 3 * 2 2 )} − V IN ) ... (4) where d is the second ladder resistance circuit. It represents the voltage division ratio (output coefficient), and varies in units of 1/2 3 .
【００４２】そして、この式の第１及び第２項の総和
は、Ｄ／Ａ変換回路の出力電圧値となり、それぞれ基準
電圧値ＶREFに対して、１／２5、１／２8の最小分解能
で変化し、入力電圧ＶINとの逐次比較が行なわれること
になる。The sum of the first and second terms of this equation becomes the output voltage value of the D / A conversion circuit, which is the minimum of 1/2 5 and 1/2 8 with respect to the reference voltage value V REF . It changes with the resolution, and successive comparison with the input voltage V IN is performed.
【００４３】従って、この実施例によれば、回路規模が
小さくできることに加えて、差動増幅器により抵抗ラダ
ー回路がバッファリングされるため、抵抗値を独立し
て、しかも自由に設定できるという特徴がある。Therefore, according to this embodiment, in addition to being able to reduce the circuit scale, since the resistance ladder circuit is buffered by the differential amplifier, the resistance value can be set independently and freely. is there.
【００４４】次に、本発明の第３の実施例を図４に示
す。この図４の実施例は、特許請求の範囲の請求項３に
対応するもので、第１のＤ／Ａ変換回路を構成する第１
の抵抗ラダー回路３２と第１のスイッチデコーダ回路３
３、第２のＤ／Ａ変換回路を構成する第２の抵抗ラダー
回路５３と第２のスイッチデコーダ回路５０、ＣＭＯＳ
スイッチＣＭ１〜ＣＭ４、サンプリング容量Ｃ１、この
容量Ｃ１の１／４の容量値を持つ重み付け容量Ｃ５、そ
れに論理インバータゲート３４で構成されている。な
お、特に言及しない構成は、前出と同一、同等物である
ので、説明については割愛する。Next, FIG. 4 shows a third embodiment of the present invention. The embodiment of FIG. 4 corresponds to claim 3 of the claims, and the first D / A conversion circuit constitutes the first embodiment.
Resistance ladder circuit 32 and first switch decoder circuit 3
3. Second resistance ladder circuit 53 and second switch decoder circuit 50, which form a second D / A conversion circuit, CMOS
It is composed of switches CM1 to CM4, a sampling capacitor C1, a weighting capacitor C5 having a capacitance value of ¼ of this capacitor C1, and a logic inverter gate 34. Note that configurations that are not particularly referred to are the same as or equivalent to those described above, and therefore will not be described.
【００４５】第２の抵抗ラダー回路５３は、９個の抵抗
素子ＲＴ０〜ＲＴ８の直列抵抗回路で構成されている。
第２のスイッチデコーダ回路５０は、図５に示されてい
るもので、図示のようにＮＭＯＳトランジスタＮＭ２〜
ＮＭ１０と、アドレスデコーダ回路５２とで構成されて
おり、アドレス信号Ａ０、Ａ１、Ａ２の組合せに応じ
て、第２の抵抗ラダー回路５３の分圧端子４１〜４９の
うちの１本を選択し、それを出力端子５１から出力する
ようになっている。The second resistance ladder circuit 53 is composed of a series resistance circuit of nine resistance elements RT0 to RT8.
The second switch decoder circuit 50 is shown in FIG. 5, and as shown in the drawing, the NMOS transistors NM2 to NM2.
NM10 and an address decoder circuit 52, and selects one of the voltage dividing terminals 41 to 49 of the second resistance ladder circuit 53 according to the combination of the address signals A0, A1 and A2. It is output from the output terminal 51.
【００４６】この図４の実施例では、下位ビットに、抵
抗値２Ｒを持つ抵抗素子Ｒ１〜Ｒ４と単位抵抗値Ｒを持
つ抵抗素子Ｒ０からなる分圧抵抗を備えた第１のラダー
抵抗回路３２と、単位抵抗値Ｒを持つ抵抗素子ＲＴ０〜
ＲＴ８からなる第２のラダー抵抗回路５３を用い、第１
のラダー抵抗回路３２の下位ビットの分圧抵抗に第２の
ラダー抵抗回路５３を並列に接続したものであり、これ
により、第１の抵抗ラダー回路３２の分圧端子１〜５
は、第２の抵抗ラダー回路５３が接続されたことによる
影響を受けずに、上位５ビットの分解能刻みの電圧を生
成できるようにしたものであり、他方、第２の抵抗ラダ
ー回路５３の分圧端子４１〜４９は、上位５ビットの分
解能電圧をＶLSBとすれば、ＶLSB／２単位の電位差を生
成することができるようにしたものである。In the embodiment shown in FIG. 4, the first ladder resistance circuit 32 is provided with a voltage dividing resistor composed of resistance elements R1 to R4 having a resistance value 2R and a resistance element R0 having a unit resistance value R in the lower bit. And a resistance element RT0 having a unit resistance value R0
Using the second ladder resistance circuit 53 composed of RT8,
The second ladder resistor circuit 53 is connected in parallel to the voltage dividing resistors of the lower bits of the ladder resistor circuit 32, and the voltage dividing terminals 1 to 5 of the first resistor ladder circuit 32 are thereby formed.
Is to generate a voltage in units of resolution of upper 5 bits without being affected by the connection of the second resistance ladder circuit 53. voltage terminal 41 to 49, if the resolution voltage of the upper 5 bits and V LSB, is obtained to be able to generate a potential difference V LSB / 2 units.
【００４７】ここで、上位５ビットの逐次比較動作の
間、出力端子５１は分圧端子４５の電位のままであり
(アドレス信号Ａ２、Ａ１、Ａ０＝１、０、０)、これ
は、前記説明と同じなので、以下、下位３ビットの逐次
比較動作について説明する。この下位３ビットの逐次比
較動作期間中、アドレスＡ３〜Ａ７は、上位５ビットに
よるＡ／Ｄ変換結果を反映したアドレス値に固定され
る。例えば、最下位から３ビット目の逐次比較において
は、サンプリング期間(ＳＣＫ＝“Ｈ”、ＲＣＫ＝
“Ｌ”、ＲＣＫ２＝“Ｈ”)は、上記と同じように、中
央の分圧点４５が選択される。Here, the output terminal 51 remains at the potential of the voltage dividing terminal 45 during the successive comparison operation of the upper 5 bits.
(Address signals A2, A1, A0 = 1, 0, 0) Since this is the same as the above description, the successive approximation operation of the lower 3 bits will be described below. During the successive approximation operation of the lower 3 bits, the addresses A3 to A7 are fixed to the address value reflecting the A / D conversion result of the upper 5 bits. For example, in the successive comparison of the third least significant bit, the sampling period (SCK = “H”, RCK =
For “L” and RCK2 = “H”), the central voltage dividing point 45 is selected in the same manner as above.
【００４８】次に、比較期間(ＳＣＫ＝“Ｌ”、ＲＣＫ
＝“Ｈ”、ＲＣＫ２＝“Ｈ”)では、前回の比較結果に
基いて、分圧端子４９(アドレス信号Ａ２、Ａ１、Ａ０
＝１、１、１)、又は分圧端子４１(アドレス信号Ａ２、
Ａ１、Ａ０＝０、０、０)が選択される。このとき、上
記抵抗ラダー回路５０と容量Ｃ５の分圧により、端子３
５には±ＶLSB／２の変動が現れ、比較動作が行なわれ
る。Next, the comparison period (SCK = "L", RCK
= “H”, RCK2 = “H”), the voltage dividing terminal 49 (address signals A2, A1, A0
= 1, 1, 1), or the voltage dividing terminal 41 (address signal A2,
A1, A0 = 0, 0, 0) is selected. At this time, the terminal 3 is divided by the voltage division of the resistance ladder circuit 50 and the capacitance C5.
A fluctuation of ± V LSB / 2 appears at 5, and the comparison operation is performed.
【００４９】下位から２ビット目の比較期間には、分圧
端子４７(又は分圧端子４３)が選択され、＋ＶLSB／４
(又は−ＶLSB／４)の変動が現れ、最下位ビット比較時
には、分圧端子４６(又は分圧端子４４)が選択され、＋
ＶLSB／８(又は−ＶLSB／８)の変動が現れる。そこで、
これらの変動がＤ／Ａ変換回路出力ＶDA に加算され、
未知入力信号電圧ＶINと比較されてＡ／Ｄ変換動作が得
られることになる。In the comparison period of the second least significant bit, the voltage dividing terminal 47 (or the voltage dividing terminal 43) is selected and + V LSB / 4
(Or −V LSB / 4) fluctuation appears, and when the least significant bit is compared, the voltage dividing terminal 46 (or the voltage dividing terminal 44) is selected, and +
Fluctuation of V LSB / 8 (or -V LSB / 8) appears. Therefore,
These fluctuations are added to the D / A conversion circuit output V DA ,
The A / D conversion operation will be obtained by comparison with the unknown input signal voltage V IN .
【００５０】従って、この図４の実施例によれば、８ビ
ットのＡ／Ｄ変換器の場合で、単位抵抗(抵抗値Ｒ)の本
数が第１のラダー抵抗で３６本、第２のラダー抵抗で９
本の計４５本で済み、容量素子は２個で済むことにな
る。また、同じ単位抵抗の組合せだけで構成できるの
で、分圧端子の誤差変動を小さくできるという特徴があ
る。なお、このことは、他の実施例でも言えることであ
るが、ＩＣ(半導体集積回路装置)でのレイアウト上、同
じ形状の抵抗を繰返し配置して構成できるので、抵抗間
のばらつきや、抵抗比の変動が少なく抑えられることに
よる。Therefore, according to the embodiment of FIG. 4, in the case of the 8-bit A / D converter, the number of unit resistors (resistance value R) is 36 for the first ladder resistor and the second ladder resistor. 9 with resistance
A total of 45, that is, two capacitors are required. Further, since it can be configured only by the combination of the same unit resistance, there is a feature that the error fluctuation of the voltage dividing terminal can be reduced. It should be noted that this can be applied to other embodiments, but since resistors of the same shape can be repeatedly arranged in the layout of an IC (semiconductor integrated circuit device), variations in resistance and resistance ratio This is because the fluctuation of
【００５１】次に、図６は、図４の実施例において、第
２のラダー抵抗回路５０を、第１のラダー抵抗回路３２
の中央部に並列接続した場合の一実施例で、特許請求の
範囲の請求項５に対応するものであり、従って、構成、
動作は、上記した図４の実施例と同じなので、この図６
では、第１及び第２の抵抗ラダー回路だけを示してあ
る。Next, FIG. 6 shows the second ladder resistance circuit 50 and the first ladder resistance circuit 32 in the embodiment of FIG.
It corresponds to claim 5 of the scope of the invention in one embodiment in the case of parallel connection to the central part of
Since the operation is the same as that of the embodiment shown in FIG.
Then, only the first and second resistance ladder circuits are shown.
【００５２】従って、この実施例の場合には、図４の実
施例による効果に加えて、接続端子を、レイアウト上、
抵抗バラツキの少ない中央部に設けることができるの
で、精度向上が充分に図れるという特徴がある。これ
は、通常、ＩＣにおいては、抵抗ラダー回路は、拡散層
抵抗、ポリシリコン抵抗などにより生成され、チップ表
面上で特性不均一、歪などのため、抵抗バラツキを有す
るため、チップ***に配置されることが多いからであ
る。Therefore, in the case of this embodiment, in addition to the effect of the embodiment of FIG.
Since it can be provided in the central portion where there is little variation in resistance, there is a feature that accuracy can be sufficiently improved. This is because in an IC, a resistance ladder circuit is usually generated by diffusion layer resistance, polysilicon resistance, etc., and has uneven resistance due to non-uniformity of characteristics and distortion on the chip surface. Because it is often done.
【００５３】さらに、本発明による他の実施例を図７に
示す。この図７の実施例は、特許請求の範囲の請求項２
に対応するもので、図４の実施例において、第２の抵抗
ラダー回路５３を、第１の抵抗ラダー回路３２の分圧端
子２に直接接続したもので、更に第２のスイッチデコー
ダ回路５０と、ＣＭＯＳスイッチＣＭ５〜ＣＭ７と、サ
ンプリング容量Ｃ１の容量値に対して、それぞれ１、１
／２、１／４の重みを持つ容量Ｃ６、Ｃ７、Ｃ８を設け
たものであり、従って、この実施例では、分圧端子２か
ら接地側を見込んだラダー抵抗回路が抵抗値３Ｒの並列
回路で形成されることになり、この結果、端子７１と７
２間の電圧と、端子７１と７０間の電圧は、それぞれ＋
ＶLSB／２、−ＶLSB／２となる。Further, another embodiment according to the present invention is shown in FIG. The embodiment of FIG. 7 is defined in claim 2 of the claims.
In the embodiment of FIG. 4, the second resistance ladder circuit 53 is directly connected to the voltage dividing terminal 2 of the first resistance ladder circuit 32. , CMOS switches CM5 to CM7 and sampling capacitors C1 with capacitance values of 1 and 1 respectively.
The capacitors C6, C7, and C8 having the weights of / 2 and 1/4 are provided. Therefore, in this embodiment, the ladder resistance circuit in which the ground side is seen from the voltage dividing terminal 2 is a parallel circuit having a resistance value of 3R. The result is that the terminals 71 and 7 are formed.
The voltage between 2 and the voltage between terminals 71 and 70 are +
It becomes V LSB / 2 and -V LSB / 2.
【００５４】また、第２のスイッチデコーダ回路５０
は、９個のＮＭＯＳトランジスタＮＭ１１〜ＮＭ１９と
アドレスデコーダ６９で構成され、下位アドレス信号Ａ
０〜Ａ２の組合せによって、該アドレスデコーダ６９か
ら出力信号群７３が上記ＮＭＯＳトランジスタＮＭ１１
〜ＮＭ１９のゲートに入力され、これにより任意の３組
のＮＭＯＳスイッチがオン状態となる。そして、サンプ
リング期間は、ＮＭＯＳトランジスタＮＭ１２、ＮＭ１
５、ＭＮ１８がオン状態となり、分圧端子７１の電圧が
出力端子１０１、１０２、１０３から出力される。In addition, the second switch decoder circuit 50
Is composed of nine NMOS transistors NM11 to NM19 and an address decoder 69, and the lower address signal A
Depending on the combination of 0 to A2, the output signal group 73 from the address decoder 69 is transferred to the NMOS transistor NM11.
~ Input to the gate of NM19, which turns on any three sets of NMOS switches. Then, during the sampling period, the NMOS transistors NM12 and NM1
5, the MN 18 is turned on, and the voltage of the voltage dividing terminal 71 is output from the output terminals 101, 102 and 103.
【００５５】ところで、この実施例でも、上位５ビット
の逐次比較動作は、前述の各実施例と同じであるので、
以下、下位３ビットの逐次比較動作について説明する。
比較期間には、前回の比較結果によって分圧端子７２、
又は分圧端子７０が選択出力され、重み付け容量によっ
て分圧され、入力電圧ＶINとの逐次比較動作が行われ
る。すなわち、第２の抵抗ラダー回路５３によって発生
された電圧ＶLSB／２を重み付け容量Ｃ６、Ｃ７、Ｃ８
によって分圧し、それぞれ±ＶLSB／２、±ＶLSB／４、
±ＶLSB／８の分解能で端子３５に伝達するのである。By the way, in this embodiment as well, the successive approximation operation of the upper 5 bits is the same as that in each of the above-mentioned embodiments.
The successive approximation operation of the lower 3 bits will be described below.
During the comparison period, the voltage dividing terminal 72,
Alternatively, the voltage dividing terminal 70 is selectively output, divided by the weighting capacitor, and the successive comparison operation with the input voltage V IN is performed. That is, the voltage V LSB / 2 generated by the second resistance ladder circuit 53 is set to the weighting capacitors C6, C7, C8.
Divided by ± V LSB / 2, ± V LSB / 4,
It is transmitted to the terminal 35 with a resolution of ± V LSB / 8.
【００５６】従って、この実施例によれば、単位抵抗
(抵抗値Ｒ)の本数が３６本で、容量素子が４個で済むの
で(８ビットの場合)、小型化が充分に図れる。Therefore, according to this embodiment, the unit resistance is
Since the number of (resistance value R) is 36 and the number of capacitive elements is 4 (in the case of 8 bits), miniaturization can be sufficiently achieved.
【００５７】次に、図８は、本発明の更に別の一実施例
で、この実施例は特許請求の範囲の請求項６に対応した
ものであり、図３の実施例において、差動増幅器による
第２の基準電圧トリミング回路を付加したものである。Next, FIG. 8 shows still another embodiment of the present invention, which corresponds to claim 6 of the claims. In the embodiment of FIG. The second reference voltage trimming circuit is added.
【００５８】そして、この実施例で特に注目すべきとこ
ろは、非反転型差動増幅器７６と第２の抵抗ラダー回路
５３、第２のスイッチデコーダ回路５０、第３のスイッ
チデコーダ回路７４、選択ＣＭＯＳスイッチＣＭ８、Ｃ
Ｍ９、それにサンプリング容量Ｃ１、重み付け容量Ｃ９
の各部からなる構成である。What is particularly noteworthy in this embodiment is the non-inverting type differential amplifier 76, the second resistance ladder circuit 53, the second switch decoder circuit 50, the third switch decoder circuit 74, and the selection CMOS. Switch CM8, C
M9, sampling capacitor C1, weighting capacitor C9
It is a configuration including each part of.
【００５９】まず、第２の抵抗ラダー回路５３は、中間
分圧端子付近に４個の単位抵抗からなる抵抗列(抵抗値
４Ｒ)を４列並列に接続して、トリミング用の分圧電圧
端子７８〜８２が得られるように構成してあり、これに
より、出力端子７７の電圧として、第２の基準電圧Ｖ
REF2に対して１／８×１／４＝１／３２の精度でトリミ
ングした電圧を取り出すことができるようにしてある。First, in the second resistance ladder circuit 53, four resistor strings (resistance value 4R) each consisting of four unit resistors are connected in parallel in the vicinity of the intermediate voltage dividing terminal, and a voltage dividing voltage terminal for trimming is connected. 78 to 82 are obtained, whereby the second reference voltage V is output as the voltage of the output terminal 77.
The voltage trimmed with an accuracy of 1/8 × 1/4 = 1/32 with respect to REF2 can be taken out.
【００６０】次に、差動増幅器７６には、第２の抵抗ラ
ダー回路５３と、第３のスイッチデコーダ回路７４を介
して負帰還が作用するようになっており、これにより端
子７７の電圧が、第１の抵抗ラダー回路３２の分圧端子
１の電圧値に等しくなるよう制御されるようになってい
る。Next, negative feedback acts on the differential amplifier 76 via the second resistance ladder circuit 53 and the third switch decoder circuit 74, whereby the voltage at the terminal 77 is applied. , And is controlled to be equal to the voltage value of the voltage dividing terminal 1 of the first resistance ladder circuit 32.
【００６１】ここで、上記したように、第２の基準電圧
ＶREF2は、トリミング用アドレス信号７５により調整で
きるようになっており、これにより、この電圧ＶREF2が
所望の第２の基準電圧値にセットされるようにされる。
なお、このアドレス信号７５によるトリミング操作は、
端子７７の電圧ＶREF2を外部でモニターしながら行われ
ることになる。Here, as described above, the second reference voltage V REF2 can be adjusted by the trimming address signal 75, which allows the voltage V REF2 to have a desired second reference voltage value. Is set to.
The trimming operation using the address signal 75 is
This is done while externally monitoring the voltage V REF2 at the terminal 77.
【００６２】下位３ビットの逐次比較動作において、サ
ンプリング期間はクロックＤＣＫ１＝“Ｈ”で、ＣＭＯ
ＳスイッチＣＭ９がオン状態となり、容量Ｃ９のＤ／Ａ
変換回路側の端子は接地電位に固定される。次に、比較
期間には、クロックＤＣＫ２＝“Ｈ”、ＲＣＫ＝“Ｈ”
となり、ＣＭＯＳスイッチＣＭ２、ＣＭ８がオン状態に
切換わって比較動作が行なわれる。なお、他の動作は前
出の図３の実施例と同じなので、説明は割愛する。In the successive approximation operation of the lower 3 bits, the sampling period is clock DCK1 = "H" and CMO
The S switch CM9 is turned on, and the D / A of the capacitor C9
The terminal on the conversion circuit side is fixed to the ground potential. Next, in the comparison period, the clock DCK2 = “H”, RCK = “H”
Then, the CMOS switches CM2 and CM8 are turned on to perform the comparison operation. Since the other operations are the same as those of the embodiment shown in FIG. 3, the description thereof will be omitted.
【００６３】この実施例によれば、素子数が少なくて済
む上、第２の基準電圧を外部からトリミングする機能を
有するので、高い精度を容易に得ることができるという
特徴がある。また、この実施例では、トリミング用の可
変抵抗が第２の抵抗ラダー回路を兼用するので、小型化
が得られる。According to this embodiment, the number of elements is small, and the second reference voltage is externally trimmed, so that high accuracy can be easily obtained. Further, in this embodiment, the variable resistance for trimming also serves as the second resistance ladder circuit, so that miniaturization can be obtained.
【００６４】なお、以上の実施例において、単位抵抗列
の並列回路は、各並列回路の対応分圧端子同志を接続し
てもよいことは明らかである(等価分圧比は変わらな
い)。In the above embodiment, it is clear that the parallel circuit of the unit resistor string may be connected to the corresponding voltage dividing terminals of each parallel circuit (the equivalent voltage dividing ratio does not change).
【００６５】ところで、本発明によれば、以上の実施例
から明らかなように、高精度で、しかも小型のＡ／Ｄ変
換器が容易に得られる。一方、マイクロコンピュータで
は、その利用に際して、Ａ／Ｄ変換器を必要とする場合
が多い。そこで、この本発明によるＡ／Ｄ変換器をマイ
クロコンピュータと同じＬＳＩに搭載してやれば、小型
で高性能のマイクロコンピュータを容易に得ることがで
きる。By the way, according to the present invention, as is clear from the above embodiments, a highly accurate and compact A / D converter can be easily obtained. On the other hand, a microcomputer often requires an A / D converter for its use. Therefore, if the A / D converter according to the present invention is mounted on the same LSI as the microcomputer, a compact and high-performance microcomputer can be easily obtained.
【００６６】[0066]
【発明の効果】本発明によれば、精度を低下させること
なく、抵抗ラダーと重み付け容量の数を抑えることがで
きるので、回路規模を小さくすることができ、従って、
ＩＣ化に際して、Ａ／Ｄ変換器モジュールか占有する面
積を低減でき、チップ取得数を増加させることができる
ので、ローコストで高精度のＡ／Ｄ変換器を提供するこ
とができる。According to the present invention, the number of resistor ladders and weighting capacitors can be suppressed without degrading accuracy, so that the circuit scale can be reduced, and therefore,
When integrated into an IC, the area occupied by the A / D converter module can be reduced, and the number of chips to be acquired can be increased, so that a highly accurate A / D converter can be provided at low cost.
【００６７】また、本発明によれば、抵抗ラダーを単位
等抵抗の繰返しレイアウトで構成することができるか
ら、高精度を容易に得ることができる。Further, according to the present invention, since the resistance ladder can be constructed by the repeated layout of unit equal resistance, high accuracy can be easily obtained.
【００６８】さらに、本発明によれば、任意にトリミン
グすることができるから、高精度のＡ／Ｄ変換器を容易
に実現することができる。Further, according to the present invention, since the trimming can be arbitrarily performed, a highly accurate A / D converter can be easily realized.
【図１】本発明によるＡ／Ｄ変換器の第１の実施例を示
す回路構成図である。FIG. 1 is a circuit configuration diagram showing a first embodiment of an A / D converter according to the present invention.
【図２】本発明の実施例におけるスイッチデコーダ回路
の例を示す回路図である。FIG. 2 is a circuit diagram showing an example of a switch decoder circuit according to an embodiment of the present invention.
【図３】本発明によるＡ／Ｄ変換器の第２二の実施例を
示すＡ／Ｄ変換器の回路構成図である。FIG. 3 is a circuit configuration diagram of an A / D converter showing a second embodiment of the A / D converter according to the present invention.
【図４】本発明によるＡ／Ｄ変換器の第３の実施例を示
す回路構成図である。FIG. 4 is a circuit configuration diagram showing a third embodiment of the A / D converter according to the present invention.
【図５】本発明の実施例におけるスイッチデコーダ回路
の他の例を示す回路図である。FIG. 5 is a circuit diagram showing another example of the switch decoder circuit in the embodiment of the present invention.
【図６】本発明によるＡ／Ｄ変換器の第４の実施例を示
す回路構成図である。FIG. 6 is a circuit configuration diagram showing a fourth embodiment of an A / D converter according to the present invention.
【図７】本発明によるＡ／Ｄ変換器の第５の実施例を示
す回路構成図である。FIG. 7 is a circuit configuration diagram showing a fifth embodiment of an A / D converter according to the present invention.
【図８】本発明によるＡ／Ｄ変換器の第６の実施例を示
す回路構成図である。FIG. 8 is a circuit configuration diagram showing a sixth embodiment of an A / D converter according to the present invention.
【図９】Ａ／Ｄ変換器の従来例を示す回路構成図であ
る。FIG. 9 is a circuit configuration diagram showing a conventional example of an A / D converter.
３２ 第１の抵抗ラダー回路 ３３ 第１のスイッチデコーダ回路 ３４ インバータゲート ５０ 第２のスイッチデコーダ回路 ５３ 第２の抵抗ラダー回路 ５４、７６ 非反転型差動増幅器 ７４ 第３のスイッチデコーダ回路 ＣＭ１〜ＣＭ９、ＣＭ２１、ＣＭ２２、ＣＭ２３、ＣＭ
３１、ＣＭ３２、ＣＭ３３、ＣＭ４１、ＣＭ４２、ＣＭ
４３ ＣＭＯＳスイッチ Ｃ１〜Ｃ９…容量素子(コンデンサ) Ｒ０〜Ｒ３１ 第１の抵抗ラダー回路を構成する抵抗素
子 Ｒ２００〜Ｒ２０７、ＲＴ０〜ＲＴ１１…第２の抵抗ラ
ダー回路を構成する抵抗素子 ＮＭ１〜ＮＭ１９ ＮＭＯＳスイッチ ＰＭ１ ＰＭＯＳスイッチ32 1st resistance ladder circuit 33 1st switch decoder circuit 34 Inverter gate 50 2nd switch decoder circuit 53 2nd resistance ladder circuit 54,76 Non-inverting type differential amplifier 74 3rd switch decoder circuit CM1-CM9 , CM21, CM22, CM23, CM
31, CM32, CM33, CM41, CM42, CM
43 CMOS switches C1 to C9 ... Capacitance elements (capacitors) R0 to R31 Resistance elements configuring a first resistance ladder circuit R200 to R207, RT0 to RT11 ... Resistance elements configuring a second resistance ladder circuit NM1 to NM19 NMOS switch PM1 PMOS switch
Claims (7)
路の出力とアナログ入力電圧をそれぞれ一方と他方の入
力とするコンパレータとを備え、該コンパレータの出力
に応じて上記比較電圧生成回路の出力電圧を逐次切換え
る方式の逐次比較型アナログ・ディジタル変換器におい
て、 上記比較電圧生成回路を、 基準電圧を分割して複数の分圧電圧を生成する抵抗分圧
回路と、 該抵抗分圧回路の分圧電圧を上記コンパレータの出力に
応じて選択し出力する第１のスイッチデコーダ回路と、 該第１のスイッチデコーダ回路の出力と上記コンパレー
タの一方の入力の間に接続されたサンプリング容量素子
と、 上記抵抗分圧回路の分圧電圧を上記コンパレータの出力
に応じて選択し出力する第２のスイッチデコーダ回路
と、 該第２のスイッチデコーダ回路の出力を上記サンプリン
グ容量素子の電圧に加減算する重み付け容量素子群とで
構成し、 上記第１のスイッチデコーダ回路の出力電圧を比較電圧
とする上位ビットグループの逐次比較動作と、第２のス
イッチデコーダ回路の出力電圧を上記重み付け容量素子
群を介して上記第１のスイッチデコーダ回路の出力電圧
に加減算した電圧を比較電圧とする下位ビットグループ
の逐次比較動作とを順次行なうように構成したことを特
徴とするアナログ・ディジタル変換器。1. A comparison voltage generation circuit, and a comparator having an output of the comparison voltage generation circuit and an analog input voltage as one input and the other input, respectively, and the output of the comparison voltage generation circuit according to the output of the comparator. In the successive approximation type analog-to-digital converter of the method of sequentially switching the voltage, the comparison voltage generation circuit includes a resistance voltage dividing circuit that divides a reference voltage to generate a plurality of divided voltages, and a voltage dividing circuit for the resistance voltage dividing circuit. A first switch decoder circuit for selecting and outputting a piezo-voltage according to the output of the comparator; a sampling capacitor element connected between the output of the first switch decoder circuit and one input of the comparator; A second switch decoder circuit for selecting and outputting the divided voltage of the resistance voltage dividing circuit according to the output of the comparator; and the second switch decoder. And a weighting capacitance element group for adding / subtracting the output of the sampling circuit to the voltage of the sampling capacitance element, and a successive approximation operation of the upper bit group using the output voltage of the first switch decoder circuit as a comparison voltage; The output voltage of the switch decoder circuit is configured to sequentially perform the successive approximation operation of the lower bit group using the voltage obtained by adding and subtracting the output voltage of the first switch decoder circuit via the weighted capacitive element group as the comparison voltage. An analog-to-digital converter characterized by.
路の出力とアナログ入力電圧をそれぞれ一方と他方の入
力とするコンパレータとを備え、該コンパレータの出力
に応じて上記比較電圧生成回路の出力電圧を逐次切換え
る方式の逐次比較型アナログ・ディジタル変換器におい
て、 上記比較電圧生成回路を、 基準電圧を分割して複数の分圧電圧を生成する等抵抗分
圧回路と、 該等抵抗分圧回路の分圧電圧を上記コンパレータの出力
に応じて選択し出力する第１のスイッチデコーダ回路
と、 該第１のスイッチデコーダ回路の出力と上記コンパレー
タの一方の入力の間に接続されたサンプリング容量素子
と、 上記等抵抗分圧回路の分圧電圧の一部を更に分圧する抵
抗ラダー回路と、 該抵抗ラダー回路の分圧電圧を上記コンパレータの出力
に応じて選択し出力する第２のスイッチデコーダ回路
と、 該第２のスイッチデコーダ回路の出力を上記サンプリン
グ容量素子の電圧に加減算する重み付け容量素子群とで
構成し、 上記第１のスイッチデコーダ回路の出力電圧を比較電圧
とする上位ビットグループの逐次比較動作と、第２のス
イッチデコーダ回路の出力電圧を上記重み付け容量素子
群を介して上記第１のスイッチデコーダ回路の出力電圧
に加減算した電圧を比較電圧とする下位ビットグループ
の逐次比較動作とを順次行なうように構成したことを特
徴とするアナログ・ディジタル変換器。2. A comparison voltage generation circuit, and a comparator having an output of the comparison voltage generation circuit and an analog input voltage as one input and the other input, respectively, and the output of the comparison voltage generation circuit according to the output of the comparator. In a successive approximation type analog-to-digital converter of a method of sequentially switching voltages, the comparison voltage generation circuit includes an equal resistance voltage dividing circuit that divides a reference voltage to generate a plurality of divided voltages, and the equal resistance voltage dividing circuit. A first switch decoder circuit that selects and outputs the divided voltage of the switch according to the output of the comparator, and a sampling capacitor element that is connected between the output of the first switch decoder circuit and one input of the comparator. A resistor ladder circuit that further divides a part of the divided voltage of the equal resistance voltage divider circuit, and the divided voltage of the resistor ladder circuit according to the output of the comparator. A second switch decoder circuit that selects and outputs the same, and a weighting capacitive element group that adds and subtracts the output of the second switch decoder circuit to and from the voltage of the sampling capacitive element. The successive comparison operation of the upper bit group using the output voltage as the comparison voltage is compared with the voltage obtained by adding or subtracting the output voltage of the second switch decoder circuit to the output voltage of the first switch decoder circuit via the weighting capacitive element group. An analog-digital converter characterized in that it is configured to sequentially perform a successive approximation operation of a lower-order bit group used as a voltage.
路の出力とアナログ入力電圧をそれぞれ一方と他方の入
力とするコンパレータとを備え、該コンパレータの出力
に応じて上記比較電圧生成回路の出力を逐次切換える方
式の逐次比較型アナログ・ディジタル変換器において、 上記比較電圧生成回路を、 基準電圧を分割して複数の分圧電圧を生成する第１の抵
抗分圧回路と、 該第１の抵抗分圧回路の第１の分圧電圧を上記コンパレ
ータの出力に応じて選択し出力する第１のスイッチデコ
ーダ回路と、 上記第１の抵抗分圧回路の分圧電圧の一部を第２の基準
電圧とし、この第２の基準電圧を分割して複数の第２の
分圧電圧を生成する第２の抵抗分圧回路と、 該第２の抵抗分圧回路の分圧電圧を上記コンパレータの
出力に応じて選択し出力する第２のスイッチデコーダ回
路とで構成し、 上記第１のスイッチデコーダ回路の出力電圧を比較電圧
とする上位ビットグループの逐次比較動作と、上記第１
のスイッチデコーダ回路の出力電圧に上記第２の電圧分
圧回路の出力電圧を加減算した電圧を比較電圧とする下
位ビットグループの逐次比較動作とを順次行なうように
構成したことを特徴とするアナログ・ディジタル変換
器。3. A comparison voltage generation circuit, and a comparator having an output and an analog input voltage of the comparison voltage generation circuit as one input and the other input, respectively, and the output of the comparison voltage generation circuit according to the output of the comparator. In the successive approximation type analog-to-digital converter of the method of sequentially switching between, the comparison voltage generating circuit includes a first resistance voltage dividing circuit that divides a reference voltage to generate a plurality of divided voltages, and the first resistance dividing circuit. A first switch decoder circuit for selecting and outputting a first divided voltage of the voltage dividing circuit according to the output of the comparator, and a part of the divided voltage of the first resistance voltage dividing circuit as a second reference. A second resistance voltage dividing circuit for generating a plurality of second voltage divided voltages by dividing this second reference voltage, and the voltage divided by the second resistance voltage dividing circuit as the output of the comparator. Select and output according to Composed of a second switch decoder circuit, the successive comparison operation of the upper bit group that comparison voltage the output voltage of the first switching decoder circuit, the first
And an output voltage of the second voltage divider circuit is added to or subtracted from the output voltage of the switch decoder circuit of FIG. Digital converter.
準電圧は、バッファ増幅器を介して、上記第１の抵抗分
圧回路の分圧電圧の一部から上記第２の抵抗分圧回路に
供給されるように構成されていることを特徴とするアナ
ログ・ディジタル変換器。4. The invention according to claim 3, wherein the second reference voltage is supplied from a part of the divided voltage of the first resistance voltage dividing circuit through a buffer amplifier to the second resistance voltage dividing circuit. An analog-to-digital converter characterized in that it is configured to be supplied to.
準電圧は、上記第１の抵抗分圧回路の中央部近傍の両側
にある２個の分圧端子に上記第２の抵抗分圧回路の両端
子を並列に接続することにより、該第２の抵抗分圧回路
に供給されるように構成されていることを特徴とするア
ナログ・ディジタル変換器。5. The second reference voltage according to claim 3, wherein the second reference voltage is applied to two voltage dividing terminals on both sides in the vicinity of a central portion of the first resistance voltage dividing circuit. An analog-digital converter characterized in that it is configured to be supplied to the second resistance voltage dividing circuit by connecting both terminals of the circuit in parallel.
準電圧は、差動増幅器の一方の入力を介して、上記第１
の抵抗分圧回路の分圧電圧の一部から上記第２の抵抗分
圧回路に供給され、上記差動増幅器の他方の入力にはト
リミング電圧が供給されるように構成されていることを
特徴とするアナログ・ディジタル変換器。6. The invention according to claim 3, wherein the second reference voltage is applied to the first reference voltage via one input of a differential amplifier.
A part of the divided voltage of the resistance voltage dividing circuit is supplied to the second resistance voltage dividing circuit, and the trimming voltage is supplied to the other input of the differential amplifier. And analog-digital converter.
タル変換器を搭載したことを特徴とするマイクロコンピ
ュータ。7. A microcomputer comprising the analog-digital converter according to claim 1.
Priority Applications (1)
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|---|---|---|---|
| JP06115431A JP3104952B2 (en) | 1994-05-27 | 1994-05-27 | Analog-to-digital converter and microcomputer equipped with the same |
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|---|---|---|---|
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| JP3104952B2 JP3104952B2 (en) | 2000-10-30 |
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ID=14662405
Family Applications (1)
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|---|---|---|---|
| JP06115431A Expired - Fee Related JP3104952B2 (en) | 1994-05-27 | 1994-05-27 | Analog-to-digital converter and microcomputer equipped with the same |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502402B1 (en) * | 1997-09-04 | 2005-10-12 | 삼성전자주식회사 | Successive approximation approximation type analog to digital convering circuit |
| JP2009037372A (en) * | 2007-08-01 | 2009-02-19 | Fuji Electric Device Technology Co Ltd | Constant current circuit and constant voltage circuit |
| US7609191B2 (en) | 2005-11-05 | 2009-10-27 | Samsung Electronics Co., Ltd. | Digital/analog converting driver and method |
| US9590651B2 (en) | 2014-03-25 | 2017-03-07 | Seiko Epson Corporation | Successive comparison type analog/digital converter, physical quantity sensor, electronic device, moving object, and successive comparison type analog/digital conversion method |
| CN107517059A (en) * | 2017-09-28 | 2017-12-26 | 成都启英泰伦科技有限公司 | A kind of circuit and method for improving analog-digital converter conversion speed |
-
1994
- 1994-05-27 JP JP06115431A patent/JP3104952B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502402B1 (en) * | 1997-09-04 | 2005-10-12 | 삼성전자주식회사 | Successive approximation approximation type analog to digital convering circuit |
| US7609191B2 (en) | 2005-11-05 | 2009-10-27 | Samsung Electronics Co., Ltd. | Digital/analog converting driver and method |
| JP2009037372A (en) * | 2007-08-01 | 2009-02-19 | Fuji Electric Device Technology Co Ltd | Constant current circuit and constant voltage circuit |
| US9590651B2 (en) | 2014-03-25 | 2017-03-07 | Seiko Epson Corporation | Successive comparison type analog/digital converter, physical quantity sensor, electronic device, moving object, and successive comparison type analog/digital conversion method |
| CN107517059A (en) * | 2017-09-28 | 2017-12-26 | 成都启英泰伦科技有限公司 | A kind of circuit and method for improving analog-digital converter conversion speed |
| CN107517059B (en) * | 2017-09-28 | 2023-10-31 | 成都启英泰伦科技有限公司 | Circuit and method for improving conversion speed of analog-to-digital converter |
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