JPH07321642A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH07321642A JPH07321642A JP11487994A JP11487994A JPH07321642A JP H07321642 A JPH07321642 A JP H07321642A JP 11487994 A JP11487994 A JP 11487994A JP 11487994 A JP11487994 A JP 11487994A JP H07321642 A JPH07321642 A JP H07321642A
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- flip
- stage
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 回路構成が簡単で、分周比の変更が容易であ
り、しかもデューティ５０％の出力が得られる奇数分周
回路を提供する。 【構成】 前段のデータ出力Ｑを後段のデータ入力Ｄに
接続し、最終段のデータ反転出力ＱＢを初段のデータ入
力Ｄに接続した２Ｎ個のフリップフロップ１１のクロッ
ク入力ＣINに、奇数段のフリップフロップにはマスタク
ロック正転信号を、偶数段のフリップフロップにはマス
タクロック反転信号を入力して、Ｎ段のジョンソンカウ
ンタとする。第Ｎ段のフリップフロップと第２Ｎ段のフ
リップフロップの各データ出力をＡＮＤゲート１３に、
各データ反転出力をＡＮＤゲート１４に入力し、それぞ
れ論理積を求める。これら２つの論理積をＯＲゲート１
５に入力すると、マスタクロックをＮ分周したデューテ
ィ５０％の出力信号が得られる。
り、しかもデューティ５０％の出力が得られる奇数分周
回路を提供する。 【構成】 前段のデータ出力Ｑを後段のデータ入力Ｄに
接続し、最終段のデータ反転出力ＱＢを初段のデータ入
力Ｄに接続した２Ｎ個のフリップフロップ１１のクロッ
ク入力ＣINに、奇数段のフリップフロップにはマスタク
ロック正転信号を、偶数段のフリップフロップにはマス
タクロック反転信号を入力して、Ｎ段のジョンソンカウ
ンタとする。第Ｎ段のフリップフロップと第２Ｎ段のフ
リップフロップの各データ出力をＡＮＤゲート１３に、
各データ反転出力をＡＮＤゲート１４に入力し、それぞ
れ論理積を求める。これら２つの論理積をＯＲゲート１
５に入力すると、マスタクロックをＮ分周したデューテ
ィ５０％の出力信号が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、分周回路に関し、特に
奇数分周が可能なディジタル分周回路に関する。
奇数分周が可能なディジタル分周回路に関する。
【０００２】
【従来の技術】従来、奇数分周回路には奇進数カウンタ
が用いられている。奇数分周回路からデューティ５０％
の出力信号を得る場合は、奇進数カウンタから直接得る
ことが出来ないので、例えば、図５に示すように、奇進
数カウンタ５１の出力と、奇進数カウンタ５１に入力さ
れる入力クロック（ＣＬＫ）を反転させた反転クロック
とをリタイミング回路５２に入力してパルス幅を調整し
たり、図６に示すように、奇進数カウンタ５１にワンシ
ョット回路６１を組み合わせてパルス幅の最適化を図る
方法などが採用されている。
が用いられている。奇数分周回路からデューティ５０％
の出力信号を得る場合は、奇進数カウンタから直接得る
ことが出来ないので、例えば、図５に示すように、奇進
数カウンタ５１の出力と、奇進数カウンタ５１に入力さ
れる入力クロック（ＣＬＫ）を反転させた反転クロック
とをリタイミング回路５２に入力してパルス幅を調整し
たり、図６に示すように、奇進数カウンタ５１にワンシ
ョット回路６１を組み合わせてパルス幅の最適化を図る
方法などが採用されている。
【０００３】また、奇数分周回路を用いずに分周を行い
デューティ５０％の出力信号を得る分周回路として、Ｎ
進リングカウンタと、このＮ進リングカウンタのＮ／２
個の出力の論理和をとるゲートと、このゲート出力をク
リア入力としＮ進リングカウンタに入力されるクロック
を反転させた反転クロックを入力とするフリップフロッ
プとを有する分周回路が特開昭５７−１９９３３７号公
報に開示されている。
デューティ５０％の出力信号を得る分周回路として、Ｎ
進リングカウンタと、このＮ進リングカウンタのＮ／２
個の出力の論理和をとるゲートと、このゲート出力をク
リア入力としＮ進リングカウンタに入力されるクロック
を反転させた反転クロックを入力とするフリップフロッ
プとを有する分周回路が特開昭５７−１９９３３７号公
報に開示されている。
【０００４】
【発明が解決しようとする課題】従来の奇進数カウンタ
とリタイミング回路とを組み合わせた奇数分周回路で
は、奇進数カウンタの出力に複雑な処理を行わなければ
ならず、リタイミング回路の構成が非常に複雑になると
いう問題点がある。
とリタイミング回路とを組み合わせた奇数分周回路で
は、奇進数カウンタの出力に複雑な処理を行わなければ
ならず、リタイミング回路の構成が非常に複雑になると
いう問題点がある。
【０００５】また、奇進数カウンタとワンショット回路
とを組み合わせた奇数分周回路では、アナログ部品を使
用するためにＬＳＩ化が困難であるという問題点があ
る。また、このワンショット回路を用いる奇数分周回路
では、分周比を変更することが困難であるという問題点
がある。
とを組み合わせた奇数分周回路では、アナログ部品を使
用するためにＬＳＩ化が困難であるという問題点があ
る。また、このワンショット回路を用いる奇数分周回路
では、分周比を変更することが困難であるという問題点
がある。
【０００６】さらに、Ｎ進リングカウンタを用いる奇数
分周回路では、Ｎ／２個の出力信号を処理しなければな
らず、その処理回路が複雑になるという問題点がある。
分周回路では、Ｎ／２個の出力信号を処理しなければな
らず、その処理回路が複雑になるという問題点がある。
【０００７】本発明は、回路構成が簡単で、分周比の変
更が容易であり、しかもデューティ５０％の出力が得ら
れる奇数分周回路を提供することを目的とする。
更が容易であり、しかもデューティ５０％の出力が得ら
れる奇数分周回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、２Ｎ個
のフリップフロップを、前段のフリップフロップのデー
タ出力Ｑが後段のデータ入力Ｄに接続されるように直列
接続するとともに最終段のフリップフロップのデータ反
転出力ＱＢを初段のデータ入力Ｄに接続し、奇数段のフ
リップフロップのクロック入力Ｃにマスタクロックの正
転信号を、偶数段のフリップフロップのクロック入力Ｃ
にマスタクロックの反転信号を供給するようにしたジョ
ンソンカウンタと、第Ｎ段のフリップフロップのデータ
出力Ｑ及びデータ反転出力ＱＢと第２Ｎ段のフリップフ
ロップのデータ出力Ｑ及びデータ反転出力ＱＢとからデ
ューティ５０％の出力信号を出力する論理ゲート群とを
有することを特徴とする分周回路がえられる。
のフリップフロップを、前段のフリップフロップのデー
タ出力Ｑが後段のデータ入力Ｄに接続されるように直列
接続するとともに最終段のフリップフロップのデータ反
転出力ＱＢを初段のデータ入力Ｄに接続し、奇数段のフ
リップフロップのクロック入力Ｃにマスタクロックの正
転信号を、偶数段のフリップフロップのクロック入力Ｃ
にマスタクロックの反転信号を供給するようにしたジョ
ンソンカウンタと、第Ｎ段のフリップフロップのデータ
出力Ｑ及びデータ反転出力ＱＢと第２Ｎ段のフリップフ
ロップのデータ出力Ｑ及びデータ反転出力ＱＢとからデ
ューティ５０％の出力信号を出力する論理ゲート群とを
有することを特徴とする分周回路がえられる。
【０００９】
【実施例】次に、図面を参照して本発明の実施例を説明
する。図１に本発明の一実施例を示す。この分周回路
は、２Ｎ個のフリップフロップ１１（Ｆ1 〜Ｆ2N）で構
成されたＮ段のジョンソンカウンタを有している。この
ジョンソンカウンタでは、前段のフリップフロップ１１
のデータ出力Ｑを後段のフリップフロップ１１のデータ
入力Ｄへ順次接続するとともに、最終段のフリップフロ
ップ１１（Ｆ2N）のデータ反転出力ＱＢを初段のフリッ
プフロップ１１（Ｆ1 ）のデータ入力Ｄへ接続し、奇数
段のフリップフロップ１１のクロック入力Ｃにマスタク
ロックＣINの正転信号を、偶数段のフリップフロップ１
１のクロック入力ＣにＮＯＴゲート１２を用いてマスタ
クロックＣINの反転信号を入力するようにして２個（２
段）のフリップフロップ１１で１段のジョンソンカウン
タを構成している。
する。図１に本発明の一実施例を示す。この分周回路
は、２Ｎ個のフリップフロップ１１（Ｆ1 〜Ｆ2N）で構
成されたＮ段のジョンソンカウンタを有している。この
ジョンソンカウンタでは、前段のフリップフロップ１１
のデータ出力Ｑを後段のフリップフロップ１１のデータ
入力Ｄへ順次接続するとともに、最終段のフリップフロ
ップ１１（Ｆ2N）のデータ反転出力ＱＢを初段のフリッ
プフロップ１１（Ｆ1 ）のデータ入力Ｄへ接続し、奇数
段のフリップフロップ１１のクロック入力Ｃにマスタク
ロックＣINの正転信号を、偶数段のフリップフロップ１
１のクロック入力ＣにＮＯＴゲート１２を用いてマスタ
クロックＣINの反転信号を入力するようにして２個（２
段）のフリップフロップ１１で１段のジョンソンカウン
タを構成している。
【００１０】また、本実施例の分周回路は、上記ジョン
ソンカウンタを構成する第Ｎ段のフリップフロップ１１
（ＦN ）のデータ出力Ｑと第２Ｎ段のフリップフロップ
１１（Ｆ2N）のデータ出力Ｑとの論理積をとる第１のＡ
ＮＤゲート１３と、第Ｎ段のフリップフロップ１１（Ｆ
N ）のデータ反転出力ＱＢと第２Ｎ段のフリップフロッ
プ１１（Ｆ2N）のデータ反転出力ＱＢとの論理積をとる
第２のＡＮＤゲート１４と、第１のＡＮＤゲート１３の
出力と第２のＡＮＤゲート１４の出力との論理和を出力
するＯＲゲート１５とを有している。
ソンカウンタを構成する第Ｎ段のフリップフロップ１１
（ＦN ）のデータ出力Ｑと第２Ｎ段のフリップフロップ
１１（Ｆ2N）のデータ出力Ｑとの論理積をとる第１のＡ
ＮＤゲート１３と、第Ｎ段のフリップフロップ１１（Ｆ
N ）のデータ反転出力ＱＢと第２Ｎ段のフリップフロッ
プ１１（Ｆ2N）のデータ反転出力ＱＢとの論理積をとる
第２のＡＮＤゲート１４と、第１のＡＮＤゲート１３の
出力と第２のＡＮＤゲート１４の出力との論理和を出力
するＯＲゲート１５とを有している。
【００１１】次に図２をも参照して本実施例の分周回路
の動作を説明する。ここで、全てのフリップフロップ１
１は、リセット信号等により初期化されているものとす
る。この分周回路に、外部からデューティ５０％のマス
タクロックＣINが入力されると、各フリップフロップ１
１（Ｆ1 、Ｆ2 、Ｆ3 、…、ＦN 、…、Ｆ2N-1、Ｆ2N）
からは図２に示すような出力（ＱＦ1 、ＱＦ2 、Ｑ
Ｆ3 、…、ＱＦN 、…、ＱＦ2N-1、ＱＦ2N）が得られ
る。即ち、各フリップフロップ１１は、マスタクロック
ＣINを２Ｎ分周した信号を、それぞれ前段のフリップフ
ロップ１１より１／２クロック遅れて出力する。
の動作を説明する。ここで、全てのフリップフロップ１
１は、リセット信号等により初期化されているものとす
る。この分周回路に、外部からデューティ５０％のマス
タクロックＣINが入力されると、各フリップフロップ１
１（Ｆ1 、Ｆ2 、Ｆ3 、…、ＦN 、…、Ｆ2N-1、Ｆ2N）
からは図２に示すような出力（ＱＦ1 、ＱＦ2 、Ｑ
Ｆ3 、…、ＱＦN 、…、ＱＦ2N-1、ＱＦ2N）が得られ
る。即ち、各フリップフロップ１１は、マスタクロック
ＣINを２Ｎ分周した信号を、それぞれ前段のフリップフ
ロップ１１より１／２クロック遅れて出力する。
【００１２】第１のＡＮＤゲート１３は、第Ｎ段のフリ
ップフロップ１１（ＦN ）のデータ出力ＱＦN と第２Ｎ
段のフリップフロップ１１（Ｆ2N）のデータ出力ＱＦ2N
との論理積をとり、デューティ２５％の２Ｎ分周信号Ｓ
ａを出力する。また、第２のＡＮＤゲート１４は、第Ｎ
段のフリップフロップ１１（ＦN ）のデータ反転出力Ｑ
ＢＦN と第２Ｎ段のフリップフロップ１１（Ｆ2N）のデ
ータ反転出力ＱＢＦ2Nとの論理積をとり、デューティ２
５％の２Ｎ分周信号Ｓｂを２Ｎ分周信号ＳａよりもＮク
ロック遅れて出力する。そして、ＯＲゲート１５は、２
Ｎ分周信号Ｓａと２Ｎ分周信号Ｓｂとの論理和をとるこ
とにより、デューティ５０％のＮ分周出力Ｓｃを得るこ
とができる。
ップフロップ１１（ＦN ）のデータ出力ＱＦN と第２Ｎ
段のフリップフロップ１１（Ｆ2N）のデータ出力ＱＦ2N
との論理積をとり、デューティ２５％の２Ｎ分周信号Ｓ
ａを出力する。また、第２のＡＮＤゲート１４は、第Ｎ
段のフリップフロップ１１（ＦN ）のデータ反転出力Ｑ
ＢＦN と第２Ｎ段のフリップフロップ１１（Ｆ2N）のデ
ータ反転出力ＱＢＦ2Nとの論理積をとり、デューティ２
５％の２Ｎ分周信号Ｓｂを２Ｎ分周信号ＳａよりもＮク
ロック遅れて出力する。そして、ＯＲゲート１５は、２
Ｎ分周信号Ｓａと２Ｎ分周信号Ｓｂとの論理和をとるこ
とにより、デューティ５０％のＮ分周出力Ｓｃを得るこ
とができる。
【００１３】具体例として、６個のフリップフロップで
構成された３段のジョンソンカウンタを有する分周回路
を図３に示す。また、この分周回路の各部出力のタイミ
ングチャートを図４に示す。図４から明らかなように、
この分周回路では、デューティ５０％の３分周出力Ｓｃ
を得ることができる。
構成された３段のジョンソンカウンタを有する分周回路
を図３に示す。また、この分周回路の各部出力のタイミ
ングチャートを図４に示す。図４から明らかなように、
この分周回路では、デューティ５０％の３分周出力Ｓｃ
を得ることができる。
【００１４】
【発明の効果】本発明によれば、２Ｎ個のフリップフロ
ップでＮ段のジョンソンカウンタを構成し、第Ｎ段のフ
リップフロップと第２Ｎ段のフリップフロップとのデー
タ出力同士及びデータ反転出力同士の論理積を求め、こ
れら２つの論理積の論理輪を求めるようにしたことで、
ジョンソンカウンタの段数を変更するだけでゲート群の
構成を変更すること無く、容易に、デューティ５０％の
Ｎ分周信号を得ることができる。
ップでＮ段のジョンソンカウンタを構成し、第Ｎ段のフ
リップフロップと第２Ｎ段のフリップフロップとのデー
タ出力同士及びデータ反転出力同士の論理積を求め、こ
れら２つの論理積の論理輪を求めるようにしたことで、
ジョンソンカウンタの段数を変更するだけでゲート群の
構成を変更すること無く、容易に、デューティ５０％の
Ｎ分周信号を得ることができる。
【００１５】また、論理ゲート群は、２つのＡＮＤゲー
トと１つのＯＲゲートで構成され、簡単な構成であり、
ジョンソンカウンタの段数によって変更する必要もな
い。
トと１つのＯＲゲートで構成され、簡単な構成であり、
ジョンソンカウンタの段数によって変更する必要もな
い。
【図１】本発明の一実施例のブロック図である。
【図２】図１の分周回路の各部の出力を表すタイミング
チャートである。
チャートである。
【図３】図１の分周回路において、Ｎ＝３としたときの
ブロック図である。
ブロック図である。
【図４】図３の分周回路の各部の出力を表すタイミング
チャートである。
チャートである。
【図５】従来の奇進数カウンタを用いた奇数分周回路の
一例である。
一例である。
【図６】従来の奇進数カウンタを用いた奇数分周回路の
他の例である。
他の例である。
１１ フリップフロップ（Ｆ1 〜ＦN ，Ｆ2N-1，Ｆ
2N） １２ ＮＯＴゲート １３ 第１のＡＮＤゲート １４ 第２のＡＮＤゲート １５ ＯＲゲート ５１ 奇進数カウンタ ５２ リタイミング回路 ６１ ワンショット回路
2N） １２ ＮＯＴゲート １３ 第１のＡＮＤゲート １４ 第２のＡＮＤゲート １５ ＯＲゲート ５１ 奇進数カウンタ ５２ リタイミング回路 ６１ ワンショット回路
Claims (2)
- 【請求項１】 ２Ｎ個のフリップフロップを、前段のフ
リップフロップのデータ出力Ｑが後段のデータ入力Ｄに
接続されるように直列接続するとともに最終段のフリッ
プフロップのデータ反転出力ＱＢを初段のデータ入力Ｄ
に接続し、奇数段のフリップフロップのクロック入力Ｃ
にマスタクロックの正転信号を、偶数段のフリップフロ
ップのクロック入力Ｃにマスタクロックの反転信号を供
給するようにしたジョンソンカウンタと、第Ｎ段のフリ
ップフロップのデータ出力Ｑ及びデータ反転出力ＱＢと
第２Ｎ段のフリップフロップのデータ出力Ｑ及びデータ
反転出力ＱＢとからデューティ５０％の出力信号を出力
する論理ゲート群とを有することを特徴とする分周回
路。 - 【請求項２】 前記論理ゲート群が、前記第Ｎ段のフリ
ップフロップのデータ出力Ｑと前記第２Ｎ段のフリップ
フロップのデータ出力Ｑとの論理積を求める第１のＡＮ
Ｄゲートと、前記第Ｎ段のフリップフロップのデータ反
転出力ＱＢと前記第２Ｎ段のフリップフロップのデータ
反転出力ＱＢとの論理積を求める第２のＡＮＤゲート
と、前記第１のＡＮＤゲートの出力と前記第２のＡＮＤ
ゲートの出力との論理和を求めるＯＲゲートを有してい
ることを特徴とする請求項１の分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6114879A JP2555978B2 (ja) | 1994-05-27 | 1994-05-27 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6114879A JP2555978B2 (ja) | 1994-05-27 | 1994-05-27 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321642A true JPH07321642A (ja) | 1995-12-08 |
| JP2555978B2 JP2555978B2 (ja) | 1996-11-20 |
Family
ID=14648974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6114879A Expired - Fee Related JP2555978B2 (ja) | 1994-05-27 | 1994-05-27 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555978B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0872959A1 (fr) * | 1997-04-15 | 1998-10-21 | Koninklijke Philips Electronics N.V. | Diviseur de fréquence à faible bruit. |
| WO2002044889A3 (en) * | 2000-11-30 | 2003-02-20 | Infineon Technologies Corp | Apparatus and method for odd integer frequency division |
| US6686780B2 (en) | 2001-11-13 | 2004-02-03 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider with selectable division factor |
| KR100471145B1 (ko) * | 1998-04-11 | 2005-06-08 | 삼성전자주식회사 | 카운터 |
| JP2007074636A (ja) * | 2005-09-09 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 整数分周回路 |
| WO2016027329A1 (ja) * | 2014-08-20 | 2016-02-25 | 株式会社ソシオネクスト | 分周回路及び半導体集積回路 |
-
1994
- 1994-05-27 JP JP6114879A patent/JP2555978B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0872959A1 (fr) * | 1997-04-15 | 1998-10-21 | Koninklijke Philips Electronics N.V. | Diviseur de fréquence à faible bruit. |
| US6163182A (en) * | 1997-04-15 | 2000-12-19 | U.S. Philips Corporation | Low-noise frequency divider |
| KR100471145B1 (ko) * | 1998-04-11 | 2005-06-08 | 삼성전자주식회사 | 카운터 |
| WO2002044889A3 (en) * | 2000-11-30 | 2003-02-20 | Infineon Technologies Corp | Apparatus and method for odd integer frequency division |
| CN1326034C (zh) * | 2000-11-30 | 2007-07-11 | 因芬尼昂技术北美公司 | 奇整数信号除法之装置及方法 |
| US6686780B2 (en) | 2001-11-13 | 2004-02-03 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider with selectable division factor |
| JP2007074636A (ja) * | 2005-09-09 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 整数分周回路 |
| JP4724506B2 (ja) * | 2005-09-09 | 2011-07-13 | パナソニック株式会社 | 整数分周回路 |
| WO2016027329A1 (ja) * | 2014-08-20 | 2016-02-25 | 株式会社ソシオネクスト | 分周回路及び半導体集積回路 |
| US9900014B2 (en) | 2014-08-20 | 2018-02-20 | Socionext Inc. | Frequency dividing circuit and semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555978B2 (ja) | 1996-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0444911B1 (en) | Integrated high speed synchronous counter with asynchronous read-out | |
| JP2555978B2 (ja) | 分周回路 | |
| JPH07283697A (ja) | 電圧制御発振回路 | |
| JPH05191272A (ja) | カウンタ回路およびその応用回路 | |
| JP2656240B2 (ja) | カウンタ回路 | |
| JPS63283316A (ja) | カウンタ回路 | |
| JP3566342B2 (ja) | 並列動作高速カウンタ装置 | |
| JPH08212794A (ja) | シフトレジスタ | |
| JP2643470B2 (ja) | 同期カウンタ | |
| JPH09289445A (ja) | 同期式カウンタ | |
| JPH05327480A (ja) | 同期式カウンタ | |
| JP3703347B2 (ja) | 分周回路 | |
| Muralidharan | Performance Enhancement Counter with Minimal Clock Period | |
| JPH02270420A (ja) | ｎ倍オーバーサンプリング形ＰＣＭ―ＰＷＭ変換器の入力同期回路 | |
| JPH01319321A (ja) | デジタル周波数逓倍回路 | |
| JPH03171820A (ja) | ２ｎ―１分周回路 | |
| JP2559791Y2 (ja) | クロック発生回路 | |
| JPS62150598A (ja) | 多段ラツチ回路 | |
| JPH0457130B2 (ja) | ||
| JP3666078B2 (ja) | 分周回路 | |
| JPS62126717A (ja) | 直並列変換回路 | |
| JPS62126718A (ja) | シリアル・パラレル変換回路 | |
| JPH02181518A (ja) | リングカウンタ回路 | |
| JPH09321613A (ja) | プログラマブルディバイダ回路 | |
| JPS6310914A (ja) | ｎビツト分周カウンタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960709 |
|
| LAPS | Cancellation because of no payment of annual fees |