JPH07321568A - 増幅器 - Google Patents
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- JPH07321568A JPH07321568A JP7124009A JP12400995A JPH07321568A JP H07321568 A JPH07321568 A JP H07321568A JP 7124009 A JP7124009 A JP 7124009A JP 12400995 A JP12400995 A JP 12400995A JP H07321568 A JPH07321568 A JP H07321568A
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Abstract
ル型に接続される2つの相補型MOSFET最終段トラ
ンジスタQpf,Qnfを具備する増幅器に関し、高い線型
性、小さいスイッチング歪み、最大出力電流と非動作時
電流との間の大きな比、温度および製造時の変動によら
ない非動作時電流、回路の簡素さを実現することをこと
を目的とする。 【構成】 非動作時電流を決定する回路部分と負荷に電
流を供給する回路部分とが互いに独立であり、前記2つ
の相補型MOSFET最終段トランジスタQpf,Qnfを
制御する2つの相互コンダクタンス増幅回路Tp ,Tn
が非動作時にゼロ出力を有するように設計され、非動作
時電流を決定する2つの電圧発生回路および2つの抵抗
Rp ,Rn が前記相補型MOSFET最終段トランジス
タQpf,Q nfのゲート電極と電源+VCC,−VCCの間に
接続される。
Description
の最終段コンポーネントとして相補型電界効果トランジ
スタ(MOSFET)を使用する増幅器、特に、クラス
ABおよびクラスB増幅器に関する。
なクラスABおよびクラスB出力増幅段の設計におい
て、以下のような特性を達成することが求められる。 ──高い線型性、すなわち、低い高調波歪み、 ──1対の最終段電力増幅要素の一方から他方への切り
換えによる歪みの少なさ、 ──最大出力電流と非動作時電流(rest current)との比
の大きさ、 ──温度、そして、集積回路として製造されたときの製
造パラメータの変動に由来する、非動作時電流の実質的
なインピーダンス、 そして、 ──回路の簡素さ。
たは2、3を達成する相補型電界効果トランジスタMO
SFETを用いる種々のクラスABまたはクラスB出力
増幅段の回路が知られているが、何れも上記の特性の全
てを達成するものではない。本発明は、上記の特性の全
てを達成するクラスABおよびクラスB増幅器を提供す
ることを目的とする。
て、2つのパワーMOSFETトランジスタ、すなわ
ち、MOS型電界効果トランジスタが、QpfおよびQnf
で示されている。これらは、相補型の構成となってい
る。より正確に説明すると、第1のMOSFETは、p
チャネルトランジスタであり、第2のMOSFETはn
チャネルトランジスタであり、これらは、クラスABま
たはクラスB出力増幅段の最終段コンポーネントとして
プッシュプル型に接続されている。これら2つのトラン
ジスタのドレイン電極は互いに接続され、図においてO
UTとして示される、その段の出力端子を構成する。一
方のトランジスタのソース電極は、図で+VCCで示され
る正電源電圧端子に、他方のトランジスタのソース電極
は、図で−VCCで示される負電源電圧端子に接続され
る。上記の出力端子OUTは、負荷Zo を介して、接地
の記号で示される基準端子に接続される。基準端子は、
正および負の電源電圧+VCCおよび−V CCの中間の電位
にある。
互コンダクタンス増幅回路は、それぞれの出力端子をト
ランジスタQpfおよびQnfのゲート端子にそれぞれ接続
し,それぞれの反転入力端子は互いに接続され、INで
示される、この増幅器の入力端子を形成する。そして、
それぞれの非反転入力端子は、それぞれFp およびF n
で示されるフィードバックシステムを介して出力端子O
UTに接続される。
Vref (Qnf) は、それぞれ、抵抗Rp およびRn を介
して、トランジスタQpfおよびQnfのゲート端子と、上
記の電圧源端子+VCCおよび−VCCとの間をそれぞれ接
続している。相互コンダクタンス増幅回路Tp およびT
n 、並びに、フィードバックシステムFp およびF
n は、相互コンダクタンス増幅回路Tp およびTn の出
力電流が、非動作状態で、すなわち、個々の入力が同一
電圧であるときに、実質的にゼロであるように設計され
る。2つの電圧発生回路Vref (Qpf) およびV
ref (Q nf) は、同一の非動作状態において、トランジ
スタQpfおよびQnfのゲート電極とソース電極との間の
電圧によって、それぞれ、両方のトランジスタについて
実質的に等しい、この増幅器の非動作時電流であるとこ
ろの、所定の電流が流れるように設計される。これらの
条件において、負荷Zo には全く電流は供給されず、抵
抗Rp およびRn には電流は全く流れない。
入力端子INと接地との間の信号を与えることにより、
2つの増幅回路Tp およびTn の間のインバランス(imb
alance) を生じ、その結果、2つの増幅回路Tp および
Tn の出力端子および抵抗R p およびRn に、それぞ
れ、互いに反対符号の電流Itoutp およびItoutn が流
れる。抵抗Rp およびRn における電圧降下は、最終段
のトランジスタQpfおよびQnfのゲート電極およびソー
ス電極の間の電圧Vgsにおいて、反対符号の変化を生ず
る。結局、2つのトランジスタの条件における対応する
変化が生じ、これにより、2つのトランジスタのドレイ
ン電流IdpおよびIdnにおける反対符号の変化を生じ、
2つのトランジスタのドレイン電流の差に等しい出力電
流Iout が負荷Zo を流れる。
留意すべきである。2つのトランジスタにおいてドレイ
ンン電流を最大にするソース・ドレイン間電圧を、それ
ぞれ、Vgsmax (Qpf) およびVgsmax (Qnf) とし、
2つの相互コンダクタンス増幅回路の最大出力電流を、
それぞれ、Itmax(Tp ) およびI tmax(Tn ) とし、
Rp およびRn を、同じ参照符号で示される上記の抵抗
の抵抗値とし、Vref (Qpf) およびVref (Qnf) 同
じ参照符号で示される上記の電圧発生回路の電圧値とす
るとき、次の関係が守られるべきである。
Vgsmax (Qpf) 、およびItmax(Tn ) ・Rn +V
ref (Qnf) ≧Vgsmax (Qnf) 。更に、増幅回路Tp
およびTn の相互コンダクタンス値GmpおよびGmnは、
フィードバックシステム、最終段トランジスタQpfおよ
びQnfおよび負荷Zo の特性が与えられたときに安定で
あるような値であるべきである。
るべきである。すなわち、pと符号付けされた部品およ
び構成要素と、nと符号付けされた部品および構成要素
とが相補的に等しいように構成されるべきである。この
増幅器のゲインを決定するため、および、この回路をよ
り安定且つ線型にするために使用されるフィードバック
システムFp およびFn は、いくつかの応用においては
省略され得、その代わりに、適当な基準電圧発生回路
が、増幅回路Tp およびTn の反転端子への印加のため
に使用され得る。更に、2つのフィードバックシステム
の代わりに、2つの相互コンダクタンス増幅回路に共通
の単一のシステムを設けることもできる。
示されている。図2の構成は、図1の構成の1変形であ
り、増幅回路Tp およびTn の非反転端子が互いに接続
され、出力端子OUTと接地との間に接続されRf1およ
びRf2で示される2つの抵抗によって形成される電圧分
配回路の中間ノードにも接続されている。2つの抵抗の
抵抗値の比は、この増幅器のゲインを決定する。
に説明する。図3は、本発明によるクラスABまたはク
ラスB増幅器の第1の実施例の構成を示す図である。図
3においても、図2の構成要素と等価な構成要素は同じ
符号で示されている。図3に示されている実施例におい
ては、第1の相互コンダクタンス増幅回路Tp 、すなわ
ち、最終段pチャネルトランジスタQpfを制御する増幅
回路は、ソース端子を共通にし、Qnd1 およびQnd2 で
示される1対のnチャネルMOSFETトランジスタ、
および、上記の共通のソース端子と電源端子−VCCとの
間に接続される第1の定電流源Ip によって形成される
差動回路である。トランジスタQnd2 のドレイン電極は
電源端子+VCCに接続され、トランジスタQnd1 のドレ
イン電極は上記の第1の相互コンダクタンス増幅回路T
p の出力端子に接続され、すなわち、最終段トランジス
タQpfのゲート端子に接続される。上記と完全に対称
に、第2の相互コンダクタンス増幅回路Tn 、すなわ
ち、最終段nチャネルトランジスタQnfを制御する増幅
回路は、ソース端子を共通にし、Qpd1 およびQpd2 で
示される1対のpチャネルMOSFETトランジスタ、
および、上記の共通のソース端子と電源端子+VCCとの
間に接続される第2の定電流源In によって形成され
る。トランジスタQpd2 のドレイン電極は電源端子−V
CCに接続され、トランジスタQpd1 のドレイン電極は上
記の第2の相互コンダクタンス増幅回路Tn の出力端子
に接続され、すなわち、最終段トランジスタQnfのゲー
ト端子に接続される。
ゲート端子は、上記の2つの相互コンダクタンス増幅回
路の非反転端子に接続され、したがって、それらはフィ
ードバックシステムRf1およびRf2に接続される。トラ
ンジスタQnd1 およびQpd1のゲート端子は、同じ増幅
回路の反転端子に接続され、この増幅器の入力端子IN
に接続される。
決定する複数の基準電圧発生回路は、それぞれ、最終段
トランジスタQpfの偏極(polarization)に関しては、抵
抗R p 、トランジスタQnd1 、および、定電流源Ip の
直列接続からなり、他方、最終段トランジスタQnfの偏
極(polarization)に関しては、抵抗Rn 、トランジスタ
Qpd1 、および、定電流源In の直列接続からなる。上
記の2つの相互コンダクタンス増幅回路および基準電圧
発生回路は、例えば図2に示されているように分離して
示すことが不可能であるように、複数の構成要素を共通
にする。
n (それぞれ定電流源そのものと同じ符号で示してい
る)は次の条件を満たすべきである。 Ip =N・Vref ( Qpf) /Rp 、およびIn =N・V
ref ( Qnf )/Rn ここで、Nは、2つの差動対のトランジスタの間の寸法
比に依存する数であり、Vref ( Qpf) およびVref (
Qnf )は、それぞれ、非動作時電流を実現するために最
終段トランジスタQpfおよびQnfのソースおよびゲート
間に印加される電圧である。トランジスタ間の寸法比、
また、その結果として、上記の数Nは、最終段トランジ
スタの(最大ドレイン電流に対応する)最大ゲート・ソ
ース電圧V gsmax を考慮して決定される。回路の上側部
分を考慮すると、もし、Vgsmax ≦2・Vref ( Qpf)
であれば、トランジスタQnd1 およびQnd2 は等しい面
積(areas) を有する。事実、これらの条件においては、
非動作状態で、電流Ip はQ nd1 およびQnd2 の間で等
しい部分に分けられ、Vgsmax =(1/2)Ip ・R p
となる。他方で、差動増幅回路は完全にアンバランスに
なると、抵抗Rp における電圧降下は、Vgsmax =Ip
・Rp となる。
pf) であれば、トランジスタQnd1の面積(areas) は、
これに対応して、トランジスタQnd2 の面積より小さく
なるべきである。例えば、もし、Vref ( Qpf) /Rp
=Vgsmax /11Rp であれば、トランジスタQnd1 の
面積(areas) は、トランジスタQnd2 の面積の1/10
であり、Ip =11・Vref ( Qpf) /Rp であるべき
である。同様な考えは、この回路の下側の構成にも適用
される。
Vref ( Qpf) およびVref ( Qnf)は、2つのMOS
FET(うち1つはpチャネルでQprefで示され、他方
はnチャネルでQnrefで示される)から形成される。こ
れらのMOSFETの各々のゲート端子とドレイン端子
とは接続され、2つのMOSFETのこれらの接続点
は、定電流源Iref の両端子にそれぞれ接続される。ま
た、これらのMOSFETのソース端子は、それぞれ、
正電圧源+VCCおよび負電圧源−VCCに接続される。相
互コンダクタンス増幅回路Tp およびTn は、各々が、
ソース端子同士を接続した1対のMOSFETトランジ
スタを具備する差動回路である。増幅回路Tp は2つの
nチャネルトランジスタQ1およびQ2を具備し、これ
らのトランジスタのソース電極は定電流源Ip ′を介し
て負電圧源−VCCに接続される。これらのトランジスタ
のドレイン電極と正電圧源+VCCとの間には負荷として
pチャネルトランジスタQ3およびQ4が接続され、カ
レント・ミラー回路を形成している。増幅回路Tp の出
力端子として、トランジスタQ1のドレイン電極は、ト
ランジスタQpfのゲート電極に接続され、また、抵抗R
p ′の1端にも接続される。増幅回路Tn は、増幅回路
Tp と完全に相似しているが、但し、相補的に構成さ
れ、ソースを共通にするpチャネルトランジスタQ5お
よびQ6、定電流源In ′、および、カレント・ミラー
型で負荷として接続されるnチャネルトランジスタQ7
およびQ8を接続する。
子が、それぞれの増幅器の入力端子および出力端子に共
通の基準端子となっている。図5の実施例において、基
準電圧発生回路Vref ( Qpf) およびVref ( Qnf)
は、図4を参照して説明したものと同じである。但し、
相互コンダクタンス増幅回路Tp およびTn は分離され
て形成され、且つ、互いに接続されている。更に、2つ
の相互コンダクタンス増幅回路は差動型の回路構成を有
するように構成される。ここで、これらの相互コンダク
タンス増幅回路の構成要素は、個々の相互コンダクタン
ス増幅回路にのみ属すると考えるべきではなく、図2の
機能ブロック図に対応するものである。この差動構成
は、2つのMOSFETトランジスタQ1′(nチャネ
ル)およびQ3′(pチャネル)を具備する第1の回路
分岐を具備する。これら2つのMOSFETトランジス
タQ1′およびQ3′の各々のゲート電極はドレイン電
極に接続し、また、ソース電極同士は接続され、この差
動回路の反転入力端子IN−を形成する。そして、MO
SFETトランジスタQ1′のドレイン電極は定電流源
G1を介して正電圧源+VCCに接続し、MOSFETト
ランジスタQ3′のドレイン電極は、定電流源G2を介
して負電圧源−VCCに接続する。上記の差動構成は、ま
た、2つのMOSFETトランジスタQ2′(nチャネ
ル)およびQ4′(pチャネル)を具備する第2の回路
分岐を具備する。これら2つのMOSFETトランジス
タQ2′およびQ4′のソース電極同士は接続され、こ
の差動回路の非反転入力端子IN+を形成する。そし
て、これらのMOSFETトランジスタQ2′およびQ
4′のゲート電極は、それぞれ、上記のMOSFETト
ランジスタQ1′およびQ3′のゲート電極に接続され
る。更に、MOSFETトランジスタQ2′のドレイン
電極は、ゲート電極とドレイン電極とを接続するpチャ
ネルMOSFETトランジスタQ5′を介して正電圧源
+VCCに接続し、MOSFETトランジスタQ4′のド
レイン電極は、ゲート電極とドレイン電極とを接続する
nチャネルMOSFETトランジスタQ8′を介して負
電圧源−VCCに接続する。2つのpチャネルトランジス
タQ6′およびQ7′はトランジスタQ5′に、そし
て、2つのnチャネルトランジスタQ9′およびQ1
0′はトランジスタQ8′に、それぞれ、カレント・ミ
ラー配置で接続される。トランジスタQ6′のドレイン
電極は、最終段nチャネルトランジスタQnfのゲート電
極に接続され、トランジスタQ7′のドレイン電極は、
最終段pチャネルトランジスタQpfのゲート電極に接続
される。同様に、トランジスタQ10′のドレイン電極
は、最終段nチャネルトランジスタQnfのゲート電極に
接続され、トランジスタQ9′のドレイン電極は、最終
段pチャネルトランジスタQpfのゲート電極に接続され
る。上記の差動構成の入力端子は、図示しないが、もし
必要ならば、適当な偏極手段に接続される。例えば、入
力端子IN+は接地され得、入力端子IN−は、直列に
接続された抵抗を介して信号発生源に接続され得る。こ
の実施例では、入力信号は、2つの入力端子IN−およ
びIN+の間に印加され、この増幅器の入力と出力との
間にはフィードバックシステムが設けられていないこと
に注意すべきである。
る。非動作状態では、すなわち、入力端子IN−および
IN+の間に何ら信号が存在しないときには2つの定電
流源G1およびG2によって決定される電流がトランジ
スタQ1′およびQ3′を通って流れる。トランジスタ
Q2′およびQ4′の寸法がトランジスタQ1′および
Q3′の寸法と等しいときには、トランジスタQ1′お
よびQ3′を通って流れる電流と同じ電流が、また、ト
ランジスタQ2′およびQ4′を通って流れる。この同
じ電流は、トランジスタQ5′を通過すると共に、トラ
ンジスタQ6′およびQ7′にて反映され、また、トラ
ンジスタQ8′を通過すると共に、トランジスタQ9′
およびQ10′にて反映される。トランジスタQ6′を
流れる電流はトランジスタQ10′を通って流れる電流
に等しいので、抵抗Rn ′を通って電流は流れず、且
つ、トランジスタQnfのゲート電極の電圧は、トランジ
スタQ nfref および定電流源Iref によって形成される
基準電圧発生回路によって決定される基準電圧Vref (
Qnf )に等しくなる。同様に、トランジスタQ9′を流
れる電流はトランジスタQ7′を通って流れる電流に等
しいので、抵抗Rp ′を通って電流は流れず、且つ、ト
ランジスタQpfのゲート電極の電圧は、トランジスタQ
pfref および定電流源Iref によって形成される基準電
圧発生回路によって決定される基準電圧Vref ( Qpf)
に等しくなる。したがって、上記の同じ電流、すなわ
ち、非動作時電流は、最終段トランジスタQnfおよびQ
pfを流れ、負荷Zo には何ら電流は流れない。
の間に信号を印加することによる上記の差動回路のイン
バランスについて、例えば、入力端子IN+における電
位が入力端子IN−における電位より高い場合について
考察する。このインバランスによってトランジスタQ
4′における電流が増加し、トランジスタQ2′におけ
る電流が減少する。その結果、トランジスタQ8′、Q
9′、および、Q10′における電流が増加し、トラン
ジスタQ5′、Q6′、および、Q7′における電流が
減少する。トランジスタQ6′における電流とトランジ
スタQ10′における電流とが異なることにより、ま
た、トランジスタQ9′における電流とトランジスタQ
7′における電流とが異なることにより、トランジスタ
Qpfのゲートおよびソース間の電圧Vgs( Qpf) が基準
電圧Vref ( Qpf) に対して増加し、トランジスタQnf
のゲートおよびソース間の電圧Vgs( Qnf) が基準電圧
Vref( Qnf) に対して増加するように、それぞれ異な
る電流が抵抗Rn ′およびRp′を通って流れる。その
結果、2つの最終段トランジスタを通って流れる電流も
また異なり、2つの最終段トランジスタを通って流れる
電流の差に等しい電流が負荷Zo を通って流れる。
することにより、本発明の増幅器は、2つの最終段トラ
ンジスタの制御が連続して行われるため、また、非動作
時電流を決定する回路と負荷に要求される電流を供給す
る回路とが互いに実質的に独立に動作するために、2つ
の最終段トランジスタの一方と他方の間で切り換わると
きに高い線型性および低い歪みを実現する。このことに
より、更に、非動作時電流の値を高い精度で低い値にセ
ットでき、最終段構成要素の動作が制御回路によって制
限されることが全く無いので、最大出力電流と非動作時
電流との比を高くすることができる。2つの相補的な最
終段構成要素の制御回路の全体的な対称性から導かれる
補償の可能性によって、温度および製造プロセスにおけ
るパラメータの変化への依存性はかなりの程度制限され
得る。最後に、回路の簡素さは明らかであり、それ故、
本発明による増幅器は、面積が非常に制限された集積回
路における製造に適している。
て図示し、説明したが、同じ発明概念の範囲の中で明ら
かに多くの変形が考えられ得る。例えば、前記相互コン
ダクタンス増幅回路は、MOSFETトランジスタの代
わりにバイポーラトランジスタによって構成され得、抵
抗Rn (Rn ′)およびRp (Rp ′)は、ドレイン電
極とゲート電極との間を短絡したMOSFETトランジ
スタの構成を実質的に有する抵抗手段であってもよい。
更に、MOSFETパワー・トランジスタQpfおよびQ
nfの代わりに、それぞれ1を超える数のトランジスタを
具備するパワー部品を設けることができる。
高い線型性、小さいスイッチング歪み、最大出力電流と
非動作時電流との間の大きな比、温度および製造時の変
動によらない非動作時電流、回路の簡素さを実現するこ
とができる。
す図である。
す図である。
す図である。
路 Fp ,Fn …フィードバックシステム Zo …負荷 IN…入力端子 OUT…出力端子
Claims (10)
- 【請求項1】 各々が第1および第2の被制御電流電極
と1つの制御電極とを有し、互いに相補的であって、プ
ッシュプル型に接続され、各々の前記第1の被制御電流
電極をそれぞれ電源の第1および第2の端子(+VCC,
−VCC)に接続し、前記第2の被制御電流電極同士を互
いに接続すると共に増幅器の出力端子(OUT)にも接
続してなる第1および第2の電界効果トランジスタコン
ポーネント(Qpf,Qnf)を有する前記増幅器におい
て、 前記第1および第2の電界効果トランジスタコンポーネ
ント(Qpf,Qnf)の前記制御電極に接続される1つの
出力端子を各々が有する第1および第2の相互コンダク
タンス増幅回路(Tp ,Tn )であって、該第1および
第2の相互コンダクタンス増幅回路(Tp ,Tn )の各
々が、他方の相互コンダクタンス増幅回路の入力端子に
接続されて、当該増幅器の1つの入力端子(IN)を形
成するような入力端子を有し、非動作状態において実質
的にゼロである出力電流を有するように設計された前記
第1および第2の相互コンダクタンス増幅回路(Tp ,
T n )と、 それぞれが前記第1および第2の電界効果トランジスタ
コンポーネント(Qpf,Qnf)の前記制御電極に接続さ
れる第1および第2の電圧発生回路(Vref (Qpf) ,
Vref (Qnf) )であって、該第1および第2の電圧発
生回路(Vref(Qpf) ,Vref (Qnf) )の電圧は、
非動作時に前記第1および第2の電界効果トランジスタ
コンポーネント(Qpf,Qnf)を通って流れる電流に実
質的に等しい電流を決定するように選択される第1およ
び第2の電圧発生回路(Vref (Qpf) ,V
ref (Qnf) )と、 前記第1および第2の電界効果トランジスタコンポーネ
ント(Qpf,Qnf)の前記制御電極と前記電源の前記第
1および第2の端子(+VCC,−VCC)の間にそれぞれ
が接続される第1および第2の抵抗手段(Rp ,Rn )
とを有することを特徴とする増幅器。 - 【請求項2】 前記第1および第2の相互コンダクタン
ス増幅回路(Tp ,Tn )の各々が、該第1および第2
の相互コンダクタンス増幅回路(Tp ,Tn)の各々の
前記入力端子であるところの反転入力端子と、非反転入
力端子とを有し、該非反転入力端子はそれぞれの電圧発
生回路に接続する請求項1に記載の増幅器。 - 【請求項3】 前記第1および第2の電圧発生回路は、
それぞれ、当該増幅器の前記出力端子(OUT)に接続
されるフィードバックシステム(Fp ,Fn)をを有す
る請求項2に記載の増幅器。 - 【請求項4】 前記第1および第2の電圧発生回路は、
当該増幅器の前記出力端子(OUT)に接続される共通
のフィードバックシステム(RF1,RF2)を有する
請求項2に記載の増幅器。 - 【請求項5】 当該増幅器の前記入力および前記出力に
共通の基準端子を設け、 前記第1および第2の電界効果トランジスタコンポーネ
ントは、それぞれ第1の導電型および第2の導電型の電
界効果トランジスタ(Qpf,Qnf)であり、 前記第1の相互コンダクタンス増幅回路(Tp )は、そ
れぞれ第1および第2の被制御電流電極および第1の制
御電極を有し、それぞれの前記第1の被制御電流電極を
共通にする構成の第1の対の前記第2の導電型のトラン
ジスタ(Qnd1,Qnd2)と、前記共通の第1の被制御電流
電極と前記第2の電源端子(−VCC)との間に接続され
る第1の電流発生回路(IP )とを有し、前記第1の対
のトランジスタの一方(Qnd2)の前記第2の被制御電流
電極は前記第1の電源端子(+VCC)に接続され、前記
第1の対のトランジスタの他方(Qnd1)の前記第2の被
制御電流電極は、前記第1の相互コンダクタンス増幅回
路(Tp )の前記出力端子であり、 前記第2の相互コンダクタンス増幅回路(Tn )は、そ
れぞれ第3および第4の被制御電流電極および第2の制
御電極を有し、それぞれの前記第3の被制御電流電極を
共通にする構成の第2の対の前記第2の導電型のトラン
ジスタ(Qpd1,Qpd2)と、前記共通の第3の被制御電流
電極と前記第1の電源端子(+VCC)との間に接続され
る第2の電流発生回路(In )とを有し、前記第2の対
のトランジスタの一方(Qpd2)の前記第4の被制御電流
電極は前記第2の電源端子(−VCC)に接続され、前記
第1の対のトランジスタの他方(Qpd1)の前記第4の被
制御電流電極は、前記第2の相互コンダクタンス増幅回
路(Tn )の前記出力端子であり、前記第1の対のトラ
ンジスタの前記第1の制御電極および第2の対のトラン
ジスタの前記第2の制御電極は、当該増幅器の入力端子
(IN)であるところの前記反転入力端子と、前記非反
転入力端子とを形成するように、相互に対に接続され、 前記第1の抵抗手段は、前記第1の電界効果トランジス
タ(Qpf)のゲート電極と前記第1の電源端子(+
VCC)との間に直接接続される第1の抵抗(Rp )であ
って、前記第1の電流発生回路(IP )は、前記第1の
抵抗(Rp )と共に前記第1の電圧発生回路(V
ref (Qpf) )を構成し、 前記第2の抵抗手段(Rn )は、前記第2の電界効果ト
ランジスタ(Qnf)のゲート電極と前記第2の電源端子
(−VCC)との間に直接接続される第2の抵抗(Rn )
であって、前記第2の電流発生回路(In )は、前記第
2の抵抗(Rn)と共に前記第2の電圧発生回路(V
ref (Qnf) )を構成し、 前記フィードバックシステムは、当該増幅器の前記出力
端子(OUT)と前記共通の基準端子との間に接続され
る電圧分配回路(Rf1,Rf2)を具備し、該電圧分配回
路(Rf1,Rf2)は、前記2つの相互コンダクタンス増
幅回路の前記第1および第2の対のトランジスタそれぞ
れの前記一方(Qnd2, Qpd2)の前記第1および第2の
制御電極の接続によって形成される前記非反転入力端子
に接続される中間ノードを有する請求項4に記載の増幅
器。 - 【請求項6】 前記第1の抵抗手段は、ゲートおよびド
レイン電極を共通にするpチャネルの第1の電界効果基
準トランジスタ(Qpref)を介して前記第1の電源端子
(+VCC)に接続される第1の抵抗(Rp ′)であり、
前記第2の抵抗手段は、ゲートおよびドレイン電極を共
通にするnチャネルの第2の電界効果基準トランジスタ
(Qnref)を介して前記第2の電源端子(−VCC)に接
続される第2の抵抗(Rn ′)であり、前記第1の電界
効果基準トランジスタの前記共通のゲートおよびドレイ
ン電極と前記第2の電界効果基準トランジスタの前記共
通のゲートおよびドレイン電極との間には、前記第1お
よび第2の電界効果基準トランジスタ(Qpref,
Qnref)と共に前記第1および第2の電圧発生回路(V
ref (Qpf) ,Vref (Qnf) )を形成するように、基
準電流発生回路(Iref)が接続される請求項4に記載
の増幅器。 - 【請求項7】 前記第1および第2の相互コンダクタン
ス増幅回路(Tp ,Tn )は、第1および第2の差動増
幅回路を有する請求項6に記載の増幅器。 - 【請求項8】 前記第1の差動増幅回路(Tp )は、そ
れぞれ第1および第2の被制御電流電極および第1の制
御電極を有し、それぞれの前記第1の被制御電流電極を
共通にする構成で第1の導電型の第1の対のトランジス
タ(Q1,Q2)と、前記共通の第1の被制御電流電極
と前記第2の電源端子(−VCC)との間に接続される定
電流発生回路(Ip )と、前記第1の対のトランジスタ
(Q1,Q2)の前記第4の被制御電流電極と前記第1
の電源端子(+VCC)との間に負荷エレメントとして接
続され、互いの間にカレント・ミラー配置で接続される
第2の導電型の第2の対のトランジスタ(Q3,Q4)
とを具備し、 前記第2の差動増幅回路(Tn )は、それぞれ第3およ
び第4の被制御電流電極および第2の制御電極を有し、
それぞれの前記第3の被制御電流電極を共通にする構成
で前記第2の導電型の第3の対のトランジスタ(Q5,
Q6)と、前記共通の第3の被制御電流電極と前記第1
の電源端子(+VCC)との間に接続される定電流発生回
路(In )と、前記第3の対のトランジスタ(Q5,Q
6)の前記第4の被制御電流電極と前記第2の電源端子
(−VCC)との間に負荷エレメントとして接続され、互
いの間にカレント・ミラー配置で接続される前記第1の
導電型の第4の対のトランジスタ(Q7,Q8)とを具
備する請求項7に記載の増幅器。 - 【請求項9】 前記第1の抵抗手段は、ゲートおよびド
レイン電極を共通にするpチャネルの第1の電界効果基
準トランジスタ(Qpref)を介して前記第1の電源端子
(+VCC)に接続される第1の抵抗(Rp ′)であり、
前記第2の抵抗手段は、ゲートおよびドレイン電極を共
通にするnチャネルの第2の電界効果基準トランジスタ
(Qnref)を介して前記第2の電源端子(−VCC)に接
続される第2の抵抗(Rn ′)であり、前記第1の電界
効果基準トランジスタの前記ゲートおよびドレイン共通
の電極と前記第2の電界効果基準トランジスタの前記ゲ
ートおよびドレイン共通の電極との間には、前記第1お
よび第2の電界効果基準トランジスタ(Qpref,
Qnref)と共に前記第1および第2の電圧発生回路(V
ref (Qpf) ,Vref (Qnf) )を形成するように、基
準電流発生回路(Iref)が接続される請求項1に記載
の増幅器。 - 【請求項10】 前記第1および第2の相互コンダクタ
ンス増幅回路(Tp,Tn )差動型に構成され、該差動
型の構成は、 前記第1および第2の電源端子(+VCC,−VCC)の間
に挿入される第1の回路分岐であって、 前記第1の電源端子(+VCC)に接続される端子を有す
る第1の定電流発生回路(G1)と、 第1および第2の被制御電流電極および第1の制御電極
を有し、その第1の被制御電流電極をその第1の制御電
極に接続する第1の導電型の第1のトランジスタ(Q
1′)と、 第3および第4の被制御電流電極および第2の制御電極
を有し、その前記第3の被制御電流電極をその第2の制
御電極に接続する第2の導電型の第2のトランジスタ
(Q3′)と、 前記第2の電源端子(−VCC)に接続される端子を有す
る第2の定電流発生回路(G2)とを、互いに直列に具
備し、 前記第1および第2のトランジスタ(Q1′,Q3′)
の前記第2および第4の被制御電流電極は互いに接続さ
れて、当該増幅器の前記入力端子(IN)を構成する、
前記差動型構成の前記反転入力端子を形成する第1の回
路分岐と、 各々が第5および第6の被制御電流電極および第3の制
御電極を有する第3および第4のトランジスタ(Q
2′,Q4′)を具備する第2の回路分岐であって、 前記第3および第4のトランジスタ(Q2′,Q4′)
は、それぞれ前記第1および第2の導電型であって、 当該増幅器のもう1つの入力端子を構成する前記差動構
成の非反転入力端子(IN+)を形成するように前記第
3および第4のトランジスタ(Q2′,Q4′)の前記
第5の被制御電流電極同士を接続し、 前記第3および第4のトランジスタ(Q2′,Q4′)
の前記第3の制御電極を前記第1の回路分岐の前記第1
および第2のトランジスタ(Q1′,Q3′)の前記第
1および第2の制御電極にそれぞれ接続し、 前記第2および第1の導電型で、各々が第7および第8
の被制御電流電極および第4の制御電極を有し、各々の
前記第7の被制御電流電極と前記第4の制御電極とを接
続する第5および第6のトランジスタ(Q5′,Q
8′)の前記第4の制御電極に、前記第3および第4の
トランジスタ(Q2′,Q4′)の前記第6の被制御電
流電極を、それぞれ接続する第2の回路分岐と、 各々が第9および第10の被制御電流電極および第5の
制御電極を有する第1の対のトランジスタ(Q6′,Q
7′)であって、該第1の対のトランジスタ(Q6′,
Q7′)の前記第5の制御電極を前記第5のトランジス
タ(Q5′)の前記第4の制御電極に接続し、前記第1
の対のトランジスタ(Q6′,Q7′)の前記第9の被
制御電流電極を前記第1の電源端子(+VCC)に接続
し、前記第1の対のトランジスタ(Q6′,Q7′)の
一方の前記第10の被制御電流電極を前記第2の電界効
果トランジスタ(Qnf)の前記制御端子に接続し、他方
の前記第10の被制御電流電極を前記第1の電界効果ト
ランジスタ(Qpf)の前記制御端子に接続する第1の対
のトランジスタ(Q6′,Q7′)と、 各々が第11および第12の被制御電流電極および第6
の制御電極を有する第2の対のトランジスタ(Q9′,
Q10′)であって、該第2の対のトランジスタ(Q
9′,Q10′)の前記第6の制御電極を前記第6のト
ランジスタ(Q8′)の前記第4の制御電極に接続し、
前記第2の対のトランジスタ(Q9′,Q10′)の前
記第6の制御電極を前記第2の電源端子(−VCC)に接
続し、前記第2の対のトランジスタ(Q9′,Q1
0′)の一方の前記第12の被制御電流電極を前記第1
の電界効果トランジスタ(Qpf)の前記制御端子に接続
し、他方の前記第12の被制御電流電極を前記第2の電
界効果トランジスタ(Qnf)の前記制御端子に接続する
前記第2の対のトランジスタ(Q9′,Q10′)とを
具備することを特徴とする請求項9に記載の増幅器。
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