JPH07321190A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07321190A JPH07321190A JP10847094A JP10847094A JPH07321190A JP H07321190 A JPH07321190 A JP H07321190A JP 10847094 A JP10847094 A JP 10847094A JP 10847094 A JP10847094 A JP 10847094A JP H07321190 A JPH07321190 A JP H07321190A
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- ion implantation
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- semiconductor device
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Abstract
(57)【要約】
【目的】シリコン基板における素子分離領域での欠陥発
生を低減した高信頼性の半導体装置の製造方法を提供す
る。 【構成】シリコン層２４上に酸化膜２６、窒化膜２７を
順次形成した後、この窒化膜２７を通して素子分離用の
イオン注入を行い、熱拡散を行って素子分離領域（不純
物拡散層）３０ａを形成する。その後、ＬＯＣＯＳ酸化
を施して欠陥が低減されたバイポーラトランジスタ等の
半導体装置を得る。
生を低減した高信頼性の半導体装置の製造方法を提供す
る。 【構成】シリコン層２４上に酸化膜２６、窒化膜２７を
順次形成した後、この窒化膜２７を通して素子分離用の
イオン注入を行い、熱拡散を行って素子分離領域（不純
物拡散層）３０ａを形成する。その後、ＬＯＣＯＳ酸化
を施して欠陥が低減されたバイポーラトランジスタ等の
半導体装置を得る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にＬＯＣＯＳ技術によって素子分離を行なうバ
イポーラＩＣの製造方法に関するものである。
係り、特にＬＯＣＯＳ技術によって素子分離を行なうバ
イポーラＩＣの製造方法に関するものである。
【０００２】
【従来の技術】従来のバイポーラＩＣの製造方法の一例
を図５、図６に示す。まず図５に示すように、Ｐ型シリ
コン基板１上にＮ型不純物埋め込み領域２、素子分離領
域としてのＰ型不純物埋め込み領域３を形成した後、Ｎ
型のエピタキシャルシリコン層４を形成し、熱酸化によ
りその表面にＳｉＯ2膜６、更にその上にＳｉ3Ｎ4膜７
を形成する（図５（ａ））。
を図５、図６に示す。まず図５に示すように、Ｐ型シリ
コン基板１上にＮ型不純物埋め込み領域２、素子分離領
域としてのＰ型不純物埋め込み領域３を形成した後、Ｎ
型のエピタキシャルシリコン層４を形成し、熱酸化によ
りその表面にＳｉＯ2膜６、更にその上にＳｉ3Ｎ4膜７
を形成する（図５（ａ））。
【０００３】次に、全面にレジストを塗布し、ＬＯＣＯ
Ｓ（Ｌocal Ｏxidation of Ｓilicon）用のレジストパ
ターン９を形成し、レジストパターン９をマスクとして
ＲＩＥ（反応性イオンエッチング）によりＳｉ3Ｎ4膜７
をパターニングする（図５（ｂ））。なおこの時、Ｓｉ
Ｏ2膜６もＲＩＥによりわずかにエッチングされる。
Ｓ（Ｌocal Ｏxidation of Ｓilicon）用のレジストパ
ターン９を形成し、レジストパターン９をマスクとして
ＲＩＥ（反応性イオンエッチング）によりＳｉ3Ｎ4膜７
をパターニングする（図５（ｂ））。なおこの時、Ｓｉ
Ｏ2膜６もＲＩＥによりわずかにエッチングされる。
【０００４】その後、レジストパターン９を除去して、
エッチングされたＳｉＯ2膜６を補充するために再度熱
酸化する。その後、全面に新たにレジストを塗布し、素
子分離用のレジストパターン１０を形成し、Ｐ型不純物
埋め込み層３上方にＳｉＯ2膜６を通してイオン注入を
行い、イオン注入領域１１を形成する（図５（ｃ））。
エッチングされたＳｉＯ2膜６を補充するために再度熱
酸化する。その後、全面に新たにレジストを塗布し、素
子分離用のレジストパターン１０を形成し、Ｐ型不純物
埋め込み層３上方にＳｉＯ2膜６を通してイオン注入を
行い、イオン注入領域１１を形成する（図５（ｃ））。
【０００５】その後、レジストパターン１０を除去して
ＬＯＣＯＳ酸化を高温（１０００℃以上）で行ってＬＯ
ＣＯＳ ＳｉＯ2膜６ａを形成し（図６（ａ））、マスク
としてのＳｉ3Ｎ4膜７を除去する（図６（ｂ））。
ＬＯＣＯＳ酸化を高温（１０００℃以上）で行ってＬＯ
ＣＯＳ ＳｉＯ2膜６ａを形成し（図６（ａ））、マスク
としてのＳｉ3Ｎ4膜７を除去する（図６（ｂ））。
【０００６】その後、アニール処理を施してイオン注入
領域１１を拡散させ、不純物拡散領域１１ａを形成す
る。この不純物拡散領域１１ａは、Ｐ型不純物埋め込み
領域３と一部重複して素子分離領域を形成する。
領域１１を拡散させ、不純物拡散領域１１ａを形成す
る。この不純物拡散領域１１ａは、Ｐ型不純物埋め込み
領域３と一部重複して素子分離領域を形成する。
【０００７】また従来のバイポーラＩＣの他の製造方法
として図７に示すように、上述した従来例の図５（ｂ）
で示した工程の後に、ＬＯＣＯＳ酸化を行いＬＯＣＯＳ
ＳｉＯ2膜６ｂを形成し、レジストパターン９及びＳｉ
3Ｎ4膜７を除去し、全面にレジストを塗布し、素子分離
用のレジストパターン１２を形成し、レジストパターン
１２をマスクとしてＬＯＣＯＳ ＳｉＯ2膜６ｂを介して
素子分離用のイオン注入を行い、イオン注入領域１３を
形成する（図７（ａ））。
として図７に示すように、上述した従来例の図５（ｂ）
で示した工程の後に、ＬＯＣＯＳ酸化を行いＬＯＣＯＳ
ＳｉＯ2膜６ｂを形成し、レジストパターン９及びＳｉ
3Ｎ4膜７を除去し、全面にレジストを塗布し、素子分離
用のレジストパターン１２を形成し、レジストパターン
１２をマスクとしてＬＯＣＯＳ ＳｉＯ2膜６ｂを介して
素子分離用のイオン注入を行い、イオン注入領域１３を
形成する（図７（ａ））。
【０００８】その後、レジストパターン１２を除去し、
アニール処理を施して、イオン注入領域１３を拡散させ
不純物拡散領域１３ａを形成する。
アニール処理を施して、イオン注入領域１３を拡散させ
不純物拡散領域１３ａを形成する。
【０００９】この不純物拡散領域１３ａは、Ｐ型不純物
埋め込み領域３と一部重複してＰ型拡散層としての素子
分離領域を形成する。
埋め込み領域３と一部重複してＰ型拡散層としての素子
分離領域を形成する。
【００１０】
【発明が解決しようとする課題】上述したバイポーラＩ
Ｃの従来の素子分離領域の形成方法の第１例では、ＬＯ
ＣＯＳ酸化前にイオン（ボロン）注入をしている（図５
（ｃ））。従って、イオン注入後の領域（イオン注入領
域１１）を１０００℃以上の高温でＬＯＣＯＳ酸化する
際、転位ピット、ＯＳＦ（酸化誘起積層欠陥）等の欠陥
が発生する。またこの方法では、ＬＯＣＯＳ用のマスク
を形成するＳｉ3Ｎ4膜７をＲＩＥエッチング時にＳｉ3
Ｎ4膜７下のＳｉＯ2膜６も幾分エッチングされるので、
エッチングされたＳｉＯ2膜６補充分を再度熱酸化する
必要がある。
Ｃの従来の素子分離領域の形成方法の第１例では、ＬＯ
ＣＯＳ酸化前にイオン（ボロン）注入をしている（図５
（ｃ））。従って、イオン注入後の領域（イオン注入領
域１１）を１０００℃以上の高温でＬＯＣＯＳ酸化する
際、転位ピット、ＯＳＦ（酸化誘起積層欠陥）等の欠陥
が発生する。またこの方法では、ＬＯＣＯＳ用のマスク
を形成するＳｉ3Ｎ4膜７をＲＩＥエッチング時にＳｉ3
Ｎ4膜７下のＳｉＯ2膜６も幾分エッチングされるので、
エッチングされたＳｉＯ2膜６補充分を再度熱酸化する
必要がある。
【００１１】更にまた、上述したバイポーラＩＣの従来
の素子分離領域の形成方法の第２例では、図７（ａ）に
示すように、ＬＯＣＯＳ ＳｉＯ2膜６ｂ形成後に上層の
素子分離領域を形成するにはＬＯＣＯＳ酸化膜（ＳｉＯ
2膜）６ｂ直下まで到達できる高エネルギーイオン注入
が必要である。更にイオン注入後のアニール温度を高温
にしなければならずスループットが悪い。
の素子分離領域の形成方法の第２例では、図７（ａ）に
示すように、ＬＯＣＯＳ ＳｉＯ2膜６ｂ形成後に上層の
素子分離領域を形成するにはＬＯＣＯＳ酸化膜（ＳｉＯ
2膜）６ｂ直下まで到達できる高エネルギーイオン注入
が必要である。更にイオン注入後のアニール温度を高温
にしなければならずスループットが悪い。
【００１２】上記課題を考慮して、本発明はシリコン基
板における素子分離領域での欠陥発生を低減した高信頼
性の半導体装置の製造方法を提供することを目的とす
る。
板における素子分離領域での欠陥発生を低減した高信頼
性の半導体装置の製造方法を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に本発明の請求項１に係る半導体装置の製造方法は、シ
リコン基板内に一導電型の素子分離領域を形成する工
程、シリコン基板上に酸化膜、窒化膜を順次形成する工
程、窒化膜上にレジストパターンを形成する工程、レジ
ストパターンをマスクとして窒化膜、酸化膜を通して一
導電型と同一の導電型の不純物イオンをシリコン基板内
に注入してイオン注入領域を形成する工程、レジストパ
ターンを除去した後アニール処理を行い、イオン注入領
域を拡散させてシリコン基板内の素子分離領域に接合す
る上側素子分離領域を形成する工程、窒化膜をパターニ
ングし窒化膜パターンを形成する工程、窒化膜パターン
をマスクとして選択酸化をしてＬＯＣＯＳ酸化膜を形成
する工程を有することを特徴とする。
に本発明の請求項１に係る半導体装置の製造方法は、シ
リコン基板内に一導電型の素子分離領域を形成する工
程、シリコン基板上に酸化膜、窒化膜を順次形成する工
程、窒化膜上にレジストパターンを形成する工程、レジ
ストパターンをマスクとして窒化膜、酸化膜を通して一
導電型と同一の導電型の不純物イオンをシリコン基板内
に注入してイオン注入領域を形成する工程、レジストパ
ターンを除去した後アニール処理を行い、イオン注入領
域を拡散させてシリコン基板内の素子分離領域に接合す
る上側素子分離領域を形成する工程、窒化膜をパターニ
ングし窒化膜パターンを形成する工程、窒化膜パターン
をマスクとして選択酸化をしてＬＯＣＯＳ酸化膜を形成
する工程を有することを特徴とする。
【００１４】また本発明の請求項２に係る半導体装置の
製造方法は、請求項１において、不純物イオンの注入
を、中・高エネルギーの組み合せにより行なうことを特
徴とする。
製造方法は、請求項１において、不純物イオンの注入
を、中・高エネルギーの組み合せにより行なうことを特
徴とする。
【００１５】更にまた、本発明の請求項３に係る半導体
装置の製造方法は、請求項１において、選択酸化を９５
０℃程度の低温で行なうことを特徴とする。
装置の製造方法は、請求項１において、選択酸化を９５
０℃程度の低温で行なうことを特徴とする。
【００１６】
【作用】本発明によれば、図１（ｂ）に示すように、シ
リコン基板（シリコン層）２４上の窒化膜２７を通して
素子分離用イオン注入を行うため、数１００ＫｅＶ程度
の高エネルギーと数１０ＫｅＶ程度の中エネルギーを順
序不同で組み合わせて行うことができ、総注入量を低く
抑えることが可能となる。そのため、この中・高エネル
ギーを用いたイオン注入により注入イオンの初期分布が
シリコン層で比較的深くなり次工程の熱拡散を比較的低
温、短時間で行えると共に、総イオン注入量も低減で
き、その結果シリコン基板（層）に対するダメージを低
減することができる。
リコン基板（シリコン層）２４上の窒化膜２７を通して
素子分離用イオン注入を行うため、数１００ＫｅＶ程度
の高エネルギーと数１０ＫｅＶ程度の中エネルギーを順
序不同で組み合わせて行うことができ、総注入量を低く
抑えることが可能となる。そのため、この中・高エネル
ギーを用いたイオン注入により注入イオンの初期分布が
シリコン層で比較的深くなり次工程の熱拡散を比較的低
温、短時間で行えると共に、総イオン注入量も低減で
き、その結果シリコン基板（層）に対するダメージを低
減することができる。
【００１７】更に、本発明では９５０℃程度の低温でＬ
ＯＣＯＳ酸化を行うことができるため、欠陥の成長を抑
制することができる。
ＯＣＯＳ酸化を行うことができるため、欠陥の成長を抑
制することができる。
【００１８】
【実施例】以下本発明をＮＰＮバイポーラトランジスタ
の製造に適用した実施例を図面に基づいて説明する。図
１及び図２は本発明に係るＮＰＮトランジスタの製造方
法を示す工程断面図である。本発明のＮＰＮトランジス
タは、まず図１（ａ）に示すように、Ｐ型シリコン基板
２１にＮ型不純物埋め込み領域（拡散層）２２、Ｐ型不
純物埋め込み領域（拡散層）２３を形成し、Ｎ型エピタ
キシャルシリコン層２４を成長形成し、Ｎ型エピタキシ
ャルシリコン層２４の表面を熱酸化することによって２
０〜４０ｎｍ程度の厚さのＳｉＯ2膜２６を形成し、更
にＣＶＤ法により４０〜６０ｎｍ程度の厚さの窒化膜
（Ｓｉ3Ｎ4膜）２７を形成する。
の製造に適用した実施例を図面に基づいて説明する。図
１及び図２は本発明に係るＮＰＮトランジスタの製造方
法を示す工程断面図である。本発明のＮＰＮトランジス
タは、まず図１（ａ）に示すように、Ｐ型シリコン基板
２１にＮ型不純物埋め込み領域（拡散層）２２、Ｐ型不
純物埋め込み領域（拡散層）２３を形成し、Ｎ型エピタ
キシャルシリコン層２４を成長形成し、Ｎ型エピタキシ
ャルシリコン層２４の表面を熱酸化することによって２
０〜４０ｎｍ程度の厚さのＳｉＯ2膜２６を形成し、更
にＣＶＤ法により４０〜６０ｎｍ程度の厚さの窒化膜
（Ｓｉ3Ｎ4膜）２７を形成する。
【００１９】次に、図１（ｂ）に示すように、レジスト
を全面に塗布した後、フォトリソグラフィ工程により素
子分離用のレジストパターン２９ａを形成し、レジスト
パターン２９ａをマスクとしてＳｉ3Ｎ4膜２７、ＳｉＯ
2膜２６を通してボロン（Ｂ+）等のイオン注入を行いイ
オン注入領域３０を形成する。このイオン注入に使用す
るエネルギーは中高エネルギーの組み合せで、例えば数
１００ＫｅＶ＋数１０ＫｅＶである。
を全面に塗布した後、フォトリソグラフィ工程により素
子分離用のレジストパターン２９ａを形成し、レジスト
パターン２９ａをマスクとしてＳｉ3Ｎ4膜２７、ＳｉＯ
2膜２６を通してボロン（Ｂ+）等のイオン注入を行いイ
オン注入領域３０を形成する。このイオン注入に使用す
るエネルギーは中高エネルギーの組み合せで、例えば数
１００ＫｅＶ＋数１０ＫｅＶである。
【００２０】数１０ＫｅＶのエネルギー単独でイオン注
入した場合と比較し、本実施例のように中・高エネルギ
ーの組み合せでイオン注入した場合は、初期の注入イオ
ン分布がシリコン基板（Ｎ型エピタキシャル層）２４で
深くなる。そのため、次工程の熱拡散工程が比較的低
温、短時間（例えば１０００℃、６０分程度）で行え、
しかも総イオン注入量を１×１０14／ｃｍ2以下に低く
抑えることができる。その結果、シリコン基板に対する
ダメージ（損傷）を低減することができ、ＬＯＣＯＳ酸
化時の欠陥発生を防止することができる。
入した場合と比較し、本実施例のように中・高エネルギ
ーの組み合せでイオン注入した場合は、初期の注入イオ
ン分布がシリコン基板（Ｎ型エピタキシャル層）２４で
深くなる。そのため、次工程の熱拡散工程が比較的低
温、短時間（例えば１０００℃、６０分程度）で行え、
しかも総イオン注入量を１×１０14／ｃｍ2以下に低く
抑えることができる。その結果、シリコン基板に対する
ダメージ（損傷）を低減することができ、ＬＯＣＯＳ酸
化時の欠陥発生を防止することができる。
【００２１】またＳｉ3Ｎ4膜２７を通してイオン注入す
ることによって、イオン注入時のレジストパターン２９
ａからのアクトガスのノックオン防止になると共に、金
属汚染防止にもなる。アッシング及び硫酸過水等の薬液
処理によってレジストパターン２９ａを除去する。
ることによって、イオン注入時のレジストパターン２９
ａからのアクトガスのノックオン防止になると共に、金
属汚染防止にもなる。アッシング及び硫酸過水等の薬液
処理によってレジストパターン２９ａを除去する。
【００２２】次に図１（ｃ）に示すように、コレクタ取
り出し抵抗低減のためのプラグイン領域（ＰＬＧ）の形
成を行う。まずレジスト塗布後、フォトリソグラフィ工
程によりＰＬＧレジストパターン３１を形成した後、Ｐ
+イオンを注入エネルギー７０ＫｅＶ〜２００ＫｅＶ、
注入量１０15／ｃｍ2〜１０16／ｃｍ2程度でイオン注入
を行いＰＬＧイオン注入領域３２を形成する。イオン注
入はシリコン層２４へ直接行うのではなくＳｉ3Ｎ4膜２
７を通して行うため、イオン注入時シリコン層２４への
ダメージが低減できる。
り出し抵抗低減のためのプラグイン領域（ＰＬＧ）の形
成を行う。まずレジスト塗布後、フォトリソグラフィ工
程によりＰＬＧレジストパターン３１を形成した後、Ｐ
+イオンを注入エネルギー７０ＫｅＶ〜２００ＫｅＶ、
注入量１０15／ｃｍ2〜１０16／ｃｍ2程度でイオン注入
を行いＰＬＧイオン注入領域３２を形成する。イオン注
入はシリコン層２４へ直接行うのではなくＳｉ3Ｎ4膜２
７を通して行うため、イオン注入時シリコン層２４への
ダメージが低減できる。
【００２３】従って、その後の熱拡散熱酸化に伴う欠陥
が低減できる。レジストパターン３１の除去は上述した
方法と同様に行う。なお、本実施例のＮＰＮトランジス
タと異なるＰＮＰトランジスタのＰＬＧ領域形成のため
のイオン注入は、素子分離領域のイオン注入と同一工程
で形成可能なためＬＯＣＯＳ形成前にＰＬＧ領域形成の
ためのイオン注入を行うことができる。
が低減できる。レジストパターン３１の除去は上述した
方法と同様に行う。なお、本実施例のＮＰＮトランジス
タと異なるＰＮＰトランジスタのＰＬＧ領域形成のため
のイオン注入は、素子分離領域のイオン注入と同一工程
で形成可能なためＬＯＣＯＳ形成前にＰＬＧ領域形成の
ためのイオン注入を行うことができる。
【００２４】次に、図２（ａ）に示すように、１０００
℃程度の温度で熱拡散を行い、不純物拡散層３０ａ、Ｐ
ＬＧ拡散層３２ａを形成する。このとき、Ｓｉ3Ｎ4膜２
７が存在する状態で拡散を行うため、拡散炉の大気巻込
みによる酸化の影響を受けない。その後、フォトリソグ
ラフィ工程によりＬＯＣＯＳ用のレジストパターン３４
を形成し、ＲＩＥでＳｉ3Ｎ4膜２７をパターニングしＬ
ＯＣＯＳパターンを形成する。このＲＩＥ工程では、Ｓ
ｉ3Ｎ4膜２７と共に一部のＳｉＯ2膜２６もエッチング
されるが次工程がＬＯＣＯＳ酸化であるため、追加的に
薄い酸化膜（２０〜４０ｎｍ）を再成長させる必要がな
い。
℃程度の温度で熱拡散を行い、不純物拡散層３０ａ、Ｐ
ＬＧ拡散層３２ａを形成する。このとき、Ｓｉ3Ｎ4膜２
７が存在する状態で拡散を行うため、拡散炉の大気巻込
みによる酸化の影響を受けない。その後、フォトリソグ
ラフィ工程によりＬＯＣＯＳ用のレジストパターン３４
を形成し、ＲＩＥでＳｉ3Ｎ4膜２７をパターニングしＬ
ＯＣＯＳパターンを形成する。このＲＩＥ工程では、Ｓ
ｉ3Ｎ4膜２７と共に一部のＳｉＯ2膜２６もエッチング
されるが次工程がＬＯＣＯＳ酸化であるため、追加的に
薄い酸化膜（２０〜４０ｎｍ）を再成長させる必要がな
い。
【００２５】次に、レジストパターン３４を除去した
後、図２（ｂ）に示すように、熱酸化を９５０℃程度の
低温で行い、ＬＯＣＯＳ熱酸化膜２６ａを６００ｎｍ程
度形成する。このＬＯＣＯＳ酸化を低温で行っているた
め、素子分離領域の３０ａの欠陥が低減される。このＬ
ＯＣＯＳ酸化後、Ｓｉ3Ｎ4膜２７を除去し（図２
（ｃ））、通常工程を経てＮＰＮバイポーラトランジス
タを製造することができる。
後、図２（ｂ）に示すように、熱酸化を９５０℃程度の
低温で行い、ＬＯＣＯＳ熱酸化膜２６ａを６００ｎｍ程
度形成する。このＬＯＣＯＳ酸化を低温で行っているた
め、素子分離領域の３０ａの欠陥が低減される。このＬ
ＯＣＯＳ酸化後、Ｓｉ3Ｎ4膜２７を除去し（図２
（ｃ））、通常工程を経てＮＰＮバイポーラトランジス
タを製造することができる。
【００２６】図３は本発明の第１の応用例を示す工程断
面図である。本応用例では、まず上記実施例の図２
（ｂ）で示した状態、すなわちＬＯＣＯＳ形成に用いた
Ｓｉ3Ｎ4膜２７をそのまま残し、図３（ａ）に示すよう
に、フォトリソグラフィ工程によりベース（Ｂａｓｅ）
領域用のレジストパターン３６を形成し、ベースのイオ
ン注入をＳｉ3Ｎ4膜２７を通して行う。このイオン注入
では、上述した実施例と同様のＮＰＮトランジスタであ
るならばＰ型の不純物イオン例えばＢ+等、一方ＰＮＰ
トランジスタであるならばＮ型の不純物イオン例えばＰ
+，Ａｓ+等を用い、注入量を１０13〜１０15／ｃｍ2程
度とする。
面図である。本応用例では、まず上記実施例の図２
（ｂ）で示した状態、すなわちＬＯＣＯＳ形成に用いた
Ｓｉ3Ｎ4膜２７をそのまま残し、図３（ａ）に示すよう
に、フォトリソグラフィ工程によりベース（Ｂａｓｅ）
領域用のレジストパターン３６を形成し、ベースのイオ
ン注入をＳｉ3Ｎ4膜２７を通して行う。このイオン注入
では、上述した実施例と同様のＮＰＮトランジスタであ
るならばＰ型の不純物イオン例えばＢ+等、一方ＰＮＰ
トランジスタであるならばＮ型の不純物イオン例えばＰ
+，Ａｓ+等を用い、注入量を１０13〜１０15／ｃｍ2程
度とする。
【００２７】イオン注入後９００℃程度の温度で熱拡散
を行う。Ｓｉ3Ｎ4膜２７は上記熱拡散前、あるいは熱拡
散後にＨｏｔリン酸等の薬液によって除去する。図３
（ｂ）はＳｉ3Ｎ4膜を熱拡散前に除去した状態で熱拡散
を行いベース領域４０を形成した状態を示している。本
応用例では、ＬＯＣＯＳ形成に用いたＳｉ3Ｎ4膜を通し
てベース領域用のイオン注入を行うことによってレジス
トパターン３６からのカーボン系の汚染がエミッタベー
ス（Ｅmitter−Ｂase）接合にノックオンされることが
防止される。
を行う。Ｓｉ3Ｎ4膜２７は上記熱拡散前、あるいは熱拡
散後にＨｏｔリン酸等の薬液によって除去する。図３
（ｂ）はＳｉ3Ｎ4膜を熱拡散前に除去した状態で熱拡散
を行いベース領域４０を形成した状態を示している。本
応用例では、ＬＯＣＯＳ形成に用いたＳｉ3Ｎ4膜を通し
てベース領域用のイオン注入を行うことによってレジス
トパターン３６からのカーボン系の汚染がエミッタベー
ス（Ｅmitter−Ｂase）接合にノックオンされることが
防止される。
【００２８】図４は本発明の第２の応用例を示す工程断
面図である。上記実施例では図１（ｃ）、図２（ａ）に
示すように、ＬＯＣＯＳ酸化膜（ＳｉＯ2膜）を形成す
る前にプラグイン領域（ＰＬＧ）３９の形成を行ってい
る。しかしながら、ＮＰＮトランジスタの場合、図４に
示すようにＬＯＣＯＳ酸化膜を形成した後に、Ｓｉ3Ｎ4
膜を通すか、もしくはＨｏｔリン酸等の薬液で除去した
後（図４はＳｉ3Ｎ4膜除去後の例を示す）、フォトリソ
グラフィ工程によりＰＬＧ用のレジストパターン３８を
形成し、イオン注入（例えばＰ+イオンを注入エネルギ
ー７０ＫｅＶ〜２００ＫｅＶ、注入量１０15〜１０16／
ｃｍ2で）を行う方法も考えられる。この方法ではＰＬ
Ｇイオン注入領域３９がＬＯＣＯＳ酸化膜に対して自己
整合的に形成可能となる。
面図である。上記実施例では図１（ｃ）、図２（ａ）に
示すように、ＬＯＣＯＳ酸化膜（ＳｉＯ2膜）を形成す
る前にプラグイン領域（ＰＬＧ）３９の形成を行ってい
る。しかしながら、ＮＰＮトランジスタの場合、図４に
示すようにＬＯＣＯＳ酸化膜を形成した後に、Ｓｉ3Ｎ4
膜を通すか、もしくはＨｏｔリン酸等の薬液で除去した
後（図４はＳｉ3Ｎ4膜除去後の例を示す）、フォトリソ
グラフィ工程によりＰＬＧ用のレジストパターン３８を
形成し、イオン注入（例えばＰ+イオンを注入エネルギ
ー７０ＫｅＶ〜２００ＫｅＶ、注入量１０15〜１０16／
ｃｍ2で）を行う方法も考えられる。この方法ではＰＬ
Ｇイオン注入領域３９がＬＯＣＯＳ酸化膜に対して自己
整合的に形成可能となる。
【００２９】ＰＬＧイオン注入後、活性化のため１００
０℃程度の温度で熱拡散を行い、ＰＬＧ拡散層３９ａを
形成する。本例と異なりＳｉ3Ｎ4膜を通してイオン注入
した場合は、熱拡散工程前あるいは熱拡散工程後にＳｉ
3Ｎ4膜を除去する。
０℃程度の温度で熱拡散を行い、ＰＬＧ拡散層３９ａを
形成する。本例と異なりＳｉ3Ｎ4膜を通してイオン注入
した場合は、熱拡散工程前あるいは熱拡散工程後にＳｉ
3Ｎ4膜を除去する。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
バイポーラＩＣ等の半導体装置において、素子分離のた
めの基板へのイオン注入が中・高エネルギーの組み合せ
で可能であるため、総イオン注入量を低減することがで
き、それに伴い欠陥も低減することができる。
バイポーラＩＣ等の半導体装置において、素子分離のた
めの基板へのイオン注入が中・高エネルギーの組み合せ
で可能であるため、総イオン注入量を低減することがで
き、それに伴い欠陥も低減することができる。
【００３１】また、本発明ではＬＯＣＯＳ酸化を低温
（９５０℃程度）で行えるため、素子分離領域の欠陥を
低減することができる。しかも本発明では、Ｓｉ3Ｎ4膜
を通してイオン注入が可能なため、イオン注入時のダメ
ージを低下させることができると共に、レジスト（パタ
ーン）からのアウトガスのノックオン及び金属汚染の防
止が可能となる。
（９５０℃程度）で行えるため、素子分離領域の欠陥を
低減することができる。しかも本発明では、Ｓｉ3Ｎ4膜
を通してイオン注入が可能なため、イオン注入時のダメ
ージを低下させることができると共に、レジスト（パタ
ーン）からのアウトガスのノックオン及び金属汚染の防
止が可能となる。
【図１】本発明に係る半導体装置（バイポーラトランジ
スタ）の製造方法の一実施例を示す工程断面図（Ｉ）で
ある。
スタ）の製造方法の一実施例を示す工程断面図（Ｉ）で
ある。
【図２】本発明に係る半導体装置（バイポーラトランジ
スタ）の製造方法の一実施例を示す工程断面図（II）で
ある。
スタ）の製造方法の一実施例を示す工程断面図（II）で
ある。
【図３】本発明の第１の応用例を示す工程断面図であ
る。
る。
【図４】本発明の第２の応用例を示す工程断面図であ
る。
る。
【図５】従来の半導体装置の製造方法を示す工程断面図
（Ｉ）である。
（Ｉ）である。
【図６】従来の半導体装置の製造方法を示す工程断面図
（II）である。
（II）である。
【図７】従来の他の半導体装置の製造方法を示す工程断
面図である。
面図である。
１，２１ Ｐ型シリコン基板 ２，２２ Ｎ型不純物埋め込み領域 ３，２３ Ｐ型不純物埋め込み領域（Ｐ型拡散層） ４，２４ Ｎ型エピタキシャルシリコン層 ６，２６ ＳｉＯ2膜 ６ａ，６ｂ，２６ａ ＬＯＣＯＳ ＳｉＯ2膜 ７，２７ Ｓｉ3Ｎ4膜 ９，１０，１２，２９ａ，３８ レジストパターン １１，１３，３０，３４ イオン注入領域 １１ａ，１３ａ，３０ａ 不純物拡散領域 ３１ ＰＬＧレジストパターン ３２ ＰＬＧイオン注入 ３２ａ，３９ａ ＰＬＧ領域（拡散層）
Claims (3)
- 【請求項１】 シリコン基板内に一導電型の素子分離領
域を形成する工程、 上記シリコン基板上に酸化膜、窒化膜を順次形成する工
程、 上記窒化膜上にレジストパターンを形成する工程、 上記レジストパターンをマスクとして上記窒化膜、酸化
膜を通して上記一導電型と同一の導電型の不純物イオン
をシリコン基板内に注入してイオン注入領域を形成する
工程、 上記レジストパターンを除去した後アニール処理を行
い、上記イオン注入領域を拡散させて上記シリコン基板
内の素子分離領域に接合する上側素子分離領域を形成す
る工程、 上記窒化膜をパターニングし窒化膜パターンを形成する
工程、 上記窒化膜パターンをマスクとして選択酸化をしてＬＯ
ＣＯＳ酸化膜を形成する工程を有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 上記不純物イオンの注入を、中・高エネ
ルギーの組み合せにより行なうことを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 上記選択酸化を９５０℃程度の低温で行
なうことを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10847094A JPH07321190A (ja) | 1994-05-23 | 1994-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10847094A JPH07321190A (ja) | 1994-05-23 | 1994-05-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321190A true JPH07321190A (ja) | 1995-12-08 |
Family
ID=14485577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10847094A Pending JPH07321190A (ja) | 1994-05-23 | 1994-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0850814A2 (en) | 1996-12-26 | 1998-07-01 | Nabco Limited | Master cylinder having double structured seal ring |
-
1994
- 1994-05-23 JP JP10847094A patent/JPH07321190A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0850814A2 (en) | 1996-12-26 | 1998-07-01 | Nabco Limited | Master cylinder having double structured seal ring |
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