JPH07321042A - Method of manufacturing integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体デバイスの製作
方法に関し、特に再結晶損傷を最小化することにより転
移を低減した集積回路デバイスの製作方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing an integrated circuit device in which dislocations are reduced by minimizing recrystallization damage.
【０００２】[0002]
【従来の技術】集積回路の製造における一つの問題は、
通常、転移と呼ばれているある種の欠陥を形成すること
である。種々の型式の転移が存在するが、一般的に、全
ての発現は結晶格子におけるある形式の歪みである。転
移は、電気信号を短絡させる導電路となり得るので、デ
バイスの歩留まり及び信頼性に好ましくない影響があっ
た。BACKGROUND OF THE INVENTION One problem in the manufacture of integrated circuits is
It is the formation of some type of defect, commonly called a transition. Although various types of transitions exist, in general all manifestations are some form of strain in the crystal lattice. Dislocations can have a negative effect on device yield and reliability as they can provide a conductive path for shorting electrical signals.
【０００３】転移の一つの発生源は、結晶半導体が高ド
ーズ注入により注入され、この注入が構造的な損傷を形
成する、又は半導体物質のアモルファスの表面領域さえ
も形成するときに、発生する。損傷領域がアニールされ
ると、微細な転移が形成される。半導体物質が注入中に
アモルファスになると、これがアニール中に結晶物質に
再結晶化するが、しかし、ある程度の不完全再結晶化
が、空間的に非均質な再結晶速度のために、発生する。
この場合に、微細な転移がこの不完全再結晶化の発現と
なる。One source of dislocations occurs when crystalline semiconductors are implanted by high dose implants, which form structural damage or even form amorphous surface regions of semiconductor material. When the damaged area is annealed, fine dislocations form. If the semiconductor material becomes amorphous during implantation, it will recrystallize into crystalline material during annealing, but some incomplete recrystallization will occur due to the spatially inhomogeneous recrystallization rate.
In this case, the fine transition is the manifestation of this incomplete recrystallization.
【０００４】これらの微細な転移は、次のデバイス製造
工程における歪みの影響により更に長い転移に拡大する
恐れがあり、そのときはミクロンのオーダで横行する距
離の拡大した転移となり得る。These microscopic dislocations may spread to longer dislocations due to the influence of strain in the subsequent device manufacturing process, and at that time, they may become dislocations having a traversing distance on the order of microns.
【０００５】現行の欠陥解析により認識される転移の１
型式は、ゲート・エッジ転移であって、側壁スペーサ下
のゲート領域を貫通するラインである。この型式の転移
を防止するために、種々の技術が示唆されていた。これ
らの技術には、より緩やかな側壁を有するスペーサを製
造すること、及び使い捨て可能なスペーサを用いること
が含まれる。しかし、これらの技術は製造プロセスにか
なりの困難性を課する。例えば、ソース／ドレインアニ
ール前に除去する使い捨て可能なスペーサは、アニール
前及びケイ化物の反応前に再堆積されてゲートが活性領
域に短絡するのを防ぐようにしなければならないので、
使い捨て可能なスペーサを用いて経済的にケイ化物回路
を製造することはできない。同様に、サブミクロンの幾
何学的な形状を制御する間に、スペーサの側壁の傾斜を
緩やかにするために現在利用可能な措置は存在しない。One of the transitions recognized by current defect analysis
The type is a gate-edge transition, which is a line through the gate region under the sidewall spacer. Various techniques have been suggested to prevent this type of transition. These techniques include making spacers with looser sidewalls and using disposable spacers. However, these techniques impose considerable difficulty on the manufacturing process. For example, the disposable spacers removed before the source / drain anneal must be redeposited before the anneal and before the reaction of the silicide to prevent the gate from shorting to the active region.
It is not possible to economically manufacture silicide circuits using disposable spacers. Similarly, while controlling the submicron geometry, there are currently no measures available to moderate the sidewall sidewall slope.
【０００６】[0006]
【発明が解決しようとする課題】その他の欠陥研究は注
入技術と転移の形成との間の関係について集中してい
た。いくつかの研究は転移とアモルファス化に至る注入
領域との間の関係を認識していた。これらの転移を防止
するために事前アモルファス化プロセスが示唆されてい
た。Other defect studies have focused on the relationship between implantation technique and the formation of dislocations. Some studies have recognized the relationship between the transition and the implanted region leading to amorphization. A pre-amorphization process has been suggested to prevent these transitions.
【０００７】現行の研究による問題は、これらの研究が
転移を低減するための一般的かつ実際的な解決法を決め
られないことである。現行の予防的な措置は特定形式の
転移に向けられているか、又は多数の付加的なプロセス
工程を必要とするかである。例えば、使い捨て可能なス
ペーサ技術は、フィールド酸化の縁ではなく、トランジ
スタ・ゲートの縁に転移を形成することに向けられてい
る。The problem with the current studies is that they do not define a general and practical solution for reducing metastases. Current preventive measures are directed to specific types of metastases or require a number of additional process steps. For example, disposable spacer technology is directed to forming transitions at the edges of the transistor gate rather than at the edge of field oxidation.
【０００８】全ての型式の転移に適用し、かつ実施が容
易な拡大する転移を低減する方法に対する要請が存在す
る。There is a need for a method of reducing expanding transitions that applies to all types of transitions and is easy to implement.
【０００９】異なる図において対応する番号及びシンボ
ルは指示されていない限り対応する部分を指すものとす
る。Corresponding numbers and symbols in the different figures refer to corresponding parts unless otherwise indicated.
【００１０】[0010]
【実施例】ＣＭＯＳ集積回路のｐ井戸を表わす図１〜図
５の横断面拡大図に、従来技術による電界効果トランジ
スタの製作方法における連続工程が示されており、この
ｐ井戸にｎチャネル・トランジスタが製作される。図１
に示すように、まずｐ- 型エピタキシャル・シリコンの
層２がｐ型基板３上に形成される。層２の面上に約４０
ナノメートルの深さで酸化物層４が成長又は堆積され
る。次いで、低圧化学気相成長法を用いて窒化シリコン
層６が酸化物層４の上に形成される。DESCRIPTION OF THE PREFERRED EMBODIMENT The enlarged cross-sectional views of FIGS. 1 to 5 showing a p-well of a CMOS integrated circuit show successive steps in a method of manufacturing a field effect transistor according to the prior art, in which an n-channel transistor is formed. Is produced. Figure 1
First, a layer 2 of p − type epitaxial silicon is formed on a p type substrate 3, as shown in FIG. About 40 on the surface of layer 2
The oxide layer 4 is grown or deposited to a depth of nanometers. A silicon nitride layer 6 is then formed on the oxide layer 4 using low pressure chemical vapor deposition.
【００１１】次いで、酸化物層４及び窒化シリコン層６
がフォトレジストによりパターン化され、かつプラズマ
・エッチングされて、電界効果トランジスタを形成する
ことになる層２に活性領域を定める。酸化物層４及び窒
化シリコン層６のパターン化及びエッチング工程の結果
として、層２の活性領域上に酸化物層４及び窒化シリコ
ン層６が残留する。後に厚いフィールド酸化物の絶縁を
形成することになる層２の活性領域を露出させる。Next, the oxide layer 4 and the silicon nitride layer 6 are formed.
Are patterned with photoresist and plasma etched to define active areas in layer 2 which will form field effect transistors. As a result of the patterning and etching steps of oxide layer 4 and silicon nitride layer 6, oxide layer 4 and silicon nitride layer 6 remain on the active areas of layer 2. Expose the active areas of layer 2 that will later form a thick field oxide insulation.
【００１２】次にホウ素注入を行なってｐ- チャネル・
ストップ領域８を作成する。更にフォトレジストを除去
し、厚いフィールド酸化物領域１０を約６００〜１００
０ナノメートルの厚さまで熱的に成長させる。そこで酸
化物層４及び窒化シリコン層６の残りの部分をエッチン
グにより除去して層２の面を露出させる。Next, boron implantation is performed to form a p - channel
The stop area 8 is created. Further photoresist is removed and thick field oxide region 10 is removed by about 600-100.
Thermally grow to a thickness of 0 nanometers. Therefore, the remaining portions of the oxide layer 4 and the silicon nitride layer 6 are removed by etching to expose the surface of the layer 2.
【００１３】次にフィールド酸化物領域１０間の層２の
面にゲ−ト酸化物１２を約１０〜４０ナノメートルの厚
さまで熱的に成長させる。更に層２上に多結晶シリコン
を堆積させ、リンのような不純物によりＮ+ をドープさ
せてこれを導電性にする。そこで多結晶シリコンの層を
フォトレジストによりパターン化させる。プラズマ・エ
ッチングにより多結晶シリコンの層の保護されていない
部分を除去して導電性ゲ−ト１４を確定する。次に層２
上に酸化物層を堆積し、異方性エッチングを行って側壁
スペーサ１６を形成する。このエッチングは、図２に示
すように、ゲ−ト酸化物１２の一部も除去してフィール
ド酸化物領域１０と導電性ゲ−ト１４との間で層２の面
を露出させる。Gate oxide 12 is then thermally grown on the surface of layer 2 between field oxide regions 10 to a thickness of about 10-40 nanometers. Polycrystalline silicon is then deposited on layer 2 and doped with N + by impurities such as phosphorus to make it conductive. The layer of polycrystalline silicon is then patterned with photoresist. The conductive gate 14 is defined by removing the unprotected portion of the layer of polycrystalline silicon by plasma etching. Then layer 2
An oxide layer is deposited on top and anisotropically etched to form sidewall spacers 16. This etch also removes a portion of gate oxide 12 to expose the surface of layer 2 between field oxide region 10 and conductive gate 14, as shown in FIG.
【００１４】更に図３に示すように、層２上に例えば酸
化物、窒化物、又は酸化−窒化物から形成され、かつ約
２０〜４０ナノメートルの厚さを有するスクリーン絶縁
層１７を堆積又は成長させる。スクリーン絶縁層１７
は、ソース／ドレイン注入中に金属不純物のような好ま
しくない種が層２に到達するのを阻止するものである。
好ましくない種は、ソース／ドレイン注入中に注入され
る種より低いエネルギを有し、スクリーン絶縁層１７を
通り抜けることはない。Further as shown in FIG. 3, a screen insulation layer 17 is deposited or formed on the layer 2 and is made of, for example, an oxide, a nitride, or an oxy-nitride and has a thickness of about 20-40 nanometers. Grow. Screen insulating layer 17
Prevents undesired species, such as metal impurities, from reaching layer 2 during source / drain implantation.
The undesired species have a lower energy than the implanted species during the source / drain implant and will not pass through the screen insulation layer 17.
【００１５】次にマスクとして側壁スペーサ１６及び導
電性ゲ−ト１４を用いて、ヒ素、リン又はアンチモンの
ようなドナー不純物のソース／ドレイン注入を行って注
入されたソース／ドレイン領域１８を作成する。ソース
／ドレイン注入は、ソース／ドレイン領域１８における
シリコンをひどく損傷し、また多くの場合でシリコンを
アモルファス化させる原因となる。Next, source / drain implantation of a donor impurity such as arsenic, phosphorus or antimony is performed using the sidewall spacer 16 and the conductive gate 14 as a mask to form the implanted source / drain regions 18. . Source / drain implants cause severe damage to the silicon in the source / drain regions 18 and often cause the silicon to become amorphous.
【００１６】続いて、炉心管により又はシングル・ウェ
ーハ急速熱アニール装置により、アニールを行い、ソー
ス／ドレイン不純物を電気的に活性化する。アニール中
に、注入により損傷したシリコンは、再結晶化するに至
る。再結晶化速度は結晶方向に依存しており、（１０
０）及び（１１０）面で最も速く進行する。これらの面
は、典型的な集積回路のレイアウトでは、しばしば注入
領域の縁に沿って配列されている。図４はソース／ドレ
イン領域１８の縁に沿って配列された（１００）面及び
（１１０）面を示す。Subsequently, annealing is performed by a core tube or a single wafer rapid thermal annealing apparatus to electrically activate the source / drain impurities. During the anneal, the silicon damaged by implantation leads to recrystallization. The recrystallization rate depends on the crystal direction, and is (10
It progresses fastest on the 0) and (110) planes. These surfaces are often arranged along the edges of the implant region in a typical integrated circuit layout. FIG. 4 shows (100) and (110) planes arranged along the edges of the source / drain regions 18.
【００１７】まず、注入されたソース／ドレイン領域１
８の底部及び側面でアモルファスと再結晶化したケイ化
物との間の境界から始まる再結晶化が進行するに従っ
て、急速に成長する（１００）面と（１１０）面との交
差に沿った領域は、再結晶化が不完全になっている。不
完全な再結晶化の結果として、厚いフィールド酸化物領
域１０に隣接する転移２０、及び導電性ゲ−ト１４に隣
接する転移２２形式での残留損傷が発生し得る。転移２
０及び２２はオーバーレイヤーから歪みが印加されるこ
とにより、又は次のプロセスにより拡大転移に広がり得
る。First, the implanted source / drain region 1
The region along the intersection of the (100) and (110) faces that grows rapidly as recrystallization begins at the boundary between the amorphous and the recrystallized silicide at the bottom and sides of 8 , Recrystallization is incomplete. As a result of incomplete recrystallization, residual damage in the form of dislocations 20 adjacent to the thick field oxide region 10 and dislocations 22 adjacent to the conductive gate 14 may occur. Transition 2
0 and 22 can be spread to a spreading dislocation by applying strain from the overlayer or by the following process.
【００１８】ソース／ドレイン・アニールの後に、スク
リーン絶縁層１７は、最終的なデバイス構造の一部とな
るようにそのまま残されてもよく、又は図５に示すよう
に、ソース／ドレイン領域１８上にケイ化物層３０を形
成する前に、エッチングにより除去されてもよい。ケイ
化物層３０は層２の表面上でＴｉ又はＣｏのような物質
の薄膜を堆積させることにより形成され、またその物質
を反応させることによりソース／ドレイン領域１８及び
導電性ゲ−ト１４上にもケイ化物層３０を形成させる。After the source / drain anneal, the screen insulation layer 17 may be left intact to be part of the final device structure, or over the source / drain regions 18 as shown in FIG. It may be removed by etching prior to forming the silicide layer 30 on. The silicide layer 30 is formed by depositing a thin film of a material such as Ti or Co on the surface of layer 2 and reacting that material on the source / drain regions 18 and the conductive gate 14. Also forms a silicide layer 30.
【００１９】次に図５に示すように、層２上にポリ−金
属誘電体堆積（ＰＭＤ）層２４を堆積して、導電性ゲ−
ト１４とソース／ドレイン領域１８との間を絶縁し、続
いて金属層（図示なし）を設ける。ＰＭＤ層２４の製作
では高度の歪みと高い温度が加えられ、転移２０及び２
２のような初期損傷領域を拡大転移に広げる原因になり
得る。通常、ＰＭＤ層２４は、７００°Ｃ程度の温度で
低圧化学気相成長法（ＬＰＣＶＤ）により形成される。
通常のＬＰＣＶＤ法によりＰＭＤ層２４を製作すると、
層２に、特にゲ−トの縁及びフィールド酸化物の縁に高
度の歪みを発生させる。ゲ−トの縁及びフィールド酸化
物の縁における高度の歪みは、図５に示すように、転移
２０及び２２を拡大転移３２及び３４に広げる原因にな
り得る。拡大転移３２及び３４は数ミクロン程度の距離
に達することがある。Next, as shown in FIG. 5, a poly-metal dielectric deposition (PMD) layer 24 is deposited on layer 2 to form a conductive gate.
Insulation is provided between the gate 14 and the source / drain regions 18, followed by a metal layer (not shown). The fabrication of PMD layer 24 is subject to high strains and high temperatures, resulting in transitions 20 and 2
It may cause the initial damaged area such as 2 to spread to the spread metastasis. Normally, the PMD layer 24 is formed by low pressure chemical vapor deposition (LPCVD) at a temperature of about 700 ° C.
When the PMD layer 24 is manufactured by a normal LPCVD method,
A high degree of strain is generated in layer 2, especially at the gate edges and the field oxide edges. The high degree of strain at the gate edges and field oxide edges can cause the transitions 20 and 22 to spread to extended transitions 32 and 34, as shown in FIG. The expansion transitions 32 and 34 can reach distances on the order of a few microns.
【００２０】拡大転移３２及び３４は、電気的に活性に
なって回路を不良にする好ましくい漏洩電流用の経路と
なり得る。従って、製造及び試験中に電気的に活性にな
る拡大転移は、歩留まり損失の原因である。試験の後の
使用で電気的に活性となる拡大転移は、デバイスの信頼
性にかかわるものとなる。The expansion transitions 32 and 34 can be paths for unwanted leakage currents that become electrically active and damage the circuit. Thus, the expanding transitions that become electrically active during manufacturing and testing are responsible for yield loss. Expanded transitions that become electrically active with post-test use are associated with device reliability.
【００２１】ここで、本発明の方法による電界効果トラ
ンジスタの製造を説明しよう。まず、図１〜図３に関連
して説明したものと同一の工程を実行して図３の構造を
作り出す。前述の従来技術の方法に対して、スクリーン
絶縁層１７はウェット・ケミカル・エッチング又はプラ
ズマ・エッチングにより除去されて図５に示すようにソ
ース／ドレイン領域１８の表面を露出させる。除去工程
は、ソース／ドレイン注入後、かつソース／ドレイン・
アニール前に実行される。The manufacture of field effect transistors according to the method of the invention will now be described. First, the same steps as described in connection with FIGS. 1-3 are performed to produce the structure of FIG. In contrast to the prior art method described above, the screen insulation layer 17 is removed by wet chemical etching or plasma etching to expose the surface of the source / drain regions 18 as shown in FIG. After removing the source / drain,
It is executed before annealing.
【００２２】図６に示すように、空気に曝すことにより
ソース／ドレイン領域１８の露出面上に約１〜２ナノメ
ートルの厚さの薄い自然酸化物（ＳｉＯ2 ）層３６を成
長させる。この自然酸化物層３６は、次の通常的な化学
処理、例えば特定の汚染を除去するために用いる処理に
より４ナノメートルまでの厚さに成長させてもよい。次
に、窒素のような非酸化雰囲気においてソース／ドレイ
ン・アニールが実行される。窒素を用いる適当なアニー
ル・プロセスでは、４５０〜７００°Ｃの間で約３０〜
１２０分間、窒素雰囲気を有するファーネスのチャンバ
内に図６の構造が配置される。次に窒素雰囲気中で温度
を約１０°Ｃ／分の速度で約９００°Ｃまで上昇させ
る。温度が上昇して９００°Ｃに到達すると、ファーネ
スを窒素中に２０〜６０分間、９００°Ｃに保持する。
次に、窒素雰囲気中で温度を約３°Ｃ／分の速度で約８
００°Ｃまで降下させる。温度が８００°Ｃに到達する
と、図６の構造をファーネスから取り去る。アニール・
プロセスは他のアニール・スケジュールを用いてもよ
く、更にアルゴン又は真空のような窒素以外の非酸化雰
囲気で行なうものであってもよい。更に、ファーネスで
のアニール処理の代わりに、急速な熱アニール処理を用
いることもできる。As shown in FIG. 6, a thin native oxide (SiO 2 ) layer 36 about 1-2 nanometers thick is grown on the exposed surface of the source / drain regions 18 by exposure to air. This native oxide layer 36 may be grown to a thickness of up to 4 nanometers by subsequent conventional chemical treatments such as those used to remove certain contaminants. A source / drain anneal is then performed in a non-oxidizing atmosphere such as nitrogen. A suitable anneal process using nitrogen is between about 30 ° C and 450 ° C-700 ° C.
The structure of Figure 6 is placed in a furnace chamber having a nitrogen atmosphere for 120 minutes. Next, the temperature is raised to about 900 ° C at a rate of about 10 ° C / min in a nitrogen atmosphere. When the temperature rises to 900 ° C, the furnace is kept at 900 ° C in nitrogen for 20-60 minutes.
Next, the temperature is set to about 8 at a rate of about 3 ° C./minute in a nitrogen atmosphere.
Lower to 00 ° C. When the temperature reaches 800 ° C, the structure of Figure 6 is removed from the furnace. Annealing
The process may use other anneal schedules and may also be performed in a non-oxidizing atmosphere other than nitrogen such as argon or vacuum. Further, a rapid thermal annealing process can be used instead of the furnace annealing process.
【００２３】アニール・プロセス中に、ＳｉＯの蒸気圧
は自然酸化物層３６の表面からＳｉＯガスを揮発させて
自然酸化物層３６をシリコン欠損にする。ソース／ドレ
イン領域１８と自然酸化物層３６との間のシリコン−二
酸化ケイ素界面でソース／ドレイン領域１８中のシリコ
ンが自然酸化物層３６における酸素リッチの二酸化ケイ
素と反応しようとする次の傾向が、注入されたソース／
ドレイン領域１８におけるシリコン格子空孔の濃度を増
加させる駆動力を与える。そこで、これらのシリコン格
子空孔はソース／ドレイン領域１８における注入損傷領
域へ拡散して注入再結晶化損傷に対抗することができ
る。スクリーン絶縁層１７の除去後にアニールを実行す
る結果として、図４における転移２０及び２２のような
転移が発生する可能性は、実質的に低減する。During the annealing process, the vapor pressure of SiO vaporizes the SiO gas from the surface of native oxide layer 36, causing native oxide layer 36 to become silicon deficient. At the silicon-silicon dioxide interface between the source / drain regions 18 and the native oxide layer 36, the following tendency for silicon in the source / drain regions 18 to react with oxygen-rich silicon dioxide in the native oxide layer 36. , Infused sauce /
A driving force for increasing the concentration of silicon lattice vacancies in the drain region 18 is provided. Therefore, these silicon lattice vacancies can diffuse into the implantation damage region in the source / drain region 18 to counter the implantation recrystallization damage. As a result of performing the anneal after removal of the screen insulation layer 17, the likelihood of dislocations such as dislocations 20 and 22 in FIG. 4 is substantially reduced.
【００２４】次にＴｉ又はＣｏのような物質の薄膜を層
２の表面上に堆積し、かつ反応させてソース／ドレイン
領域１８及び導電性ゲ−ト１４上にケイ化物層３０を形
成させる。図７に示すように、層２上にポリ−金属誘電
体堆積（ＰＭＤ）層２４を堆積させて導電性ゲ−ト１４
とソース／ドレイン領域１８との間に絶縁、及びこれに
続く金属層（図示なし）を設ける。更に、損傷領域へシ
リコン格子空孔を拡散することにより、アニール中の残
留注入再結晶化損傷が実質的に低減するので、歪みがＰ
ＭＤ層２４により又は他の後続プロセスにより導入され
た結果として、図５の拡大転移３２及び３４及び３４の
ような拡大転移が発生する可能性も実質的に低減する。Next, a thin film of a material such as Ti or Co is deposited on the surface of layer 2 and reacted to form a silicide layer 30 on source / drain regions 18 and conductive gate 14. As shown in FIG. 7, a poly-metal dielectric deposition (PMD) layer 24 is deposited on the layer 2 to form the conductive gate 14.
An insulating layer and a metal layer (not shown) subsequent to the insulating layer are provided between the insulating layer and the source / drain region 18. In addition, diffusion of silicon lattice vacancies into the damaged region substantially reduces residual implant recrystallization damage during annealing, so that the strain P
As a result of being introduced by the MD layer 24 or by other subsequent processes, the likelihood of expanding dislocations such as expanding dislocations 32 and 34 and 34 of FIG. 5 is also substantially reduced.
【００２５】ｐ−エピタキシャル層及び酸化物スクリー
ン絶縁層を用いた研究により得られた実験的な結果は、
スクリーン絶縁層を除去したアニール注入ケイ化物の利
点を証明している。この研究は、１２０〜１５０ＫｅＶ
で１〜３Ｅ１５ヒ素原子／ｃｍと１００ＫｅＶで４Ｅ１
４リン原子／ｃｍ2 とをｐ−井戸領域へ注入し、かつ１
０〜３５ＫｅＶで１〜３Ｅ１５ホウ素原子／ｃｍ2 をｎ
−井戸領域へ注入することにより形成されたソース／ド
レイン領域を有する２井戸ＣＭＯＳデバイスを用いた。
更に、この研究は、図６に関連して以上で説明したファ
ーネス・アニール・プロセスも用いた。フィールド酸化
物の縁でｐ−井戸におけるソース／ドレイン領域での転
移濃度は、本発明により製作したデバイスと、図１〜図
５に説明した従来技術により製作したデバイスとについ
て決定された。本発明のプロセスを用いた結果としての
転移密度は、従来技術を用いた結果としての転移密度の
半分であった。Experimental results obtained from studies with p-epitaxial layers and oxide screen insulating layers are:
The benefits of annealed implant silicide with the screen insulation layer removed have been demonstrated. This research is 120-150 KeV
At 1 to 3E15 arsenic atoms / cm and 100 KeV at 4E1
Implanting 4 phosphorus atoms / cm 2 into the p-well region, and 1
N at 1 to 3E15 boron atom / cm 2 at 0 to 35 KeV
A two-well CMOS device with source / drain regions formed by implanting into the well region was used.
In addition, this study also used the furnace anneal process described above in connection with FIG. The transition concentration in the source / drain regions in the p-well at the edge of the field oxide was determined for the device made according to the invention and the prior art device described in FIGS. The dislocation density as a result of using the process of the present invention was half the dislocation density as a result of using the prior art.
【００２６】以上、詳細に好ましい少数の実施例を説明
した。本発明の範囲は、説明したものと異なっていて
も、請求の範囲内にある複数の実施例を含むものと理解
すべきである。In the above, a few preferred embodiments have been described in detail. It is to be understood that the scope of the invention, although different from that described, includes embodiments within the scope of the claims.
【００２７】例えば、本発明は、エピタキシャル層の面
の代わりに、又はＣＭＯＳ集積回路のｐチャネル・トラ
ンジスタの場合のように逆導電型のＦＥＴを製作すると
きに、基板の面に直接ＦＥＴを製作するために用いられ
る。更に、本発明のプロセスは、ＦＥＴの製造に関連し
て説明したが、バイポーラ・トランジスタの製作におけ
るエミッタ／コレクタのコンタクト形成、又はメモリ・
デバイスの製作における埋込みビット・ライン形成のよ
うに、スクリーン絶縁層を介して半導体層に注入領域を
形成するプロセスに適用可能とされる。更に、このプロ
セスは、注入により注入領域を損傷するシリコン以外の
半導体物質にも適用可能とされる。For example, the present invention fabricates FETs directly on the face of the substrate, instead of on the face of the epitaxial layer, or when fabricating FETs of the opposite conductivity type, such as in the case of p-channel transistors in CMOS integrated circuits. It is used to In addition, the process of the present invention has been described in connection with the fabrication of FETs, but in the fabrication of bipolar transistors, emitter / collector contact formation, or memory.
It is applicable to a process of forming an implantation region in a semiconductor layer through a screen insulating layer, such as formation of a buried bit line in manufacturing a device. Furthermore, the process is applicable to semiconductor materials other than silicon that damage the implant area by implantation.
【００２８】一実施例を参照して本発明を説明したが、
この説明は限定的な意味で解釈されることを意図するも
のではない。当該技術分野に習熟する者にとって、本発
明の他の実施例と共に、実施例の種々の変更及び組合わ
せは、説明を参照することにより明かとなるであろう。
従って、請求の範囲はこのような変更及び実施例を含む
ことを意図するものである。Although the invention has been described with reference to one embodiment,
This description is not intended to be construed in a limiting sense. Various modifications and combinations of the embodiments, as well as other embodiments of the invention, will be apparent to those skilled in the art upon reference to the description.
Therefore, the appended claims are intended to cover such modifications and embodiments.
【００２９】以上の説明に関連して以下の項を開示す
る。The following sections are disclosed in connection with the above description.
【００３０】（１）第１導電型の半導体層に集積回路デ
バイスを製作する集積回路デバイスの製作方法におい
て、前記半導体層上にスクリーン絶縁層を形成する工程
と、前記スクリーン絶縁層を介して不純物を前記半導体
層に注入して注入領域を形成する工程と、前記スクリー
ン絶縁層を除去する工程と、前記スクリーン絶縁層を除
去する前記工程後に前記注入領域上に１〜４ナノメート
ル範囲にある厚さを有する酸化物層を成長させる工程
と、前記酸化物層を成長後に前記注入領域をアニールす
る工程とを備えていることを特徴とする集積回路デバイ
スの製作方法。(1) In a method of manufacturing an integrated circuit device for manufacturing an integrated circuit device on a semiconductor layer of the first conductivity type, a step of forming a screen insulating layer on the semiconductor layer, and impurities through the screen insulating layer. To the semiconductor layer to form an implantation region, a step of removing the screen insulating layer, and a thickness in the range of 1 to 4 nanometers on the implantation region after the step of removing the screen insulating layer. A method for manufacturing an integrated circuit device, comprising: a step of growing a thick oxide layer; and a step of annealing the implantation region after growing the oxide layer.
【００３１】（２）前記注入する工程はフィールド酸化
物領域に隣接した前記注入領域を形成することを特徴と
する第１項記載の集積回路デバイスの製作方法。(2) The method of manufacturing an integrated circuit device according to claim 1, wherein the step of implanting forms the implant region adjacent to a field oxide region.
【００３２】（３）前記注入する工程は前記半導体層上
に形成されている導電ゲ−トに隣接した前記注入領域を
形成することを特徴とする第１項記載の集積回路デバイ
スの製作方法。(3) The method of manufacturing an integrated circuit device according to claim 1, wherein the step of implanting comprises forming the implant region adjacent to a conductive gate formed on the semiconductor layer.
【００３３】（４）前記半導体層はエピタキシャル層で
あることを特徴とする第１項記載の集積回路デバイスの
製作方法。(4) The method for manufacturing an integrated circuit device according to item 1, wherein the semiconductor layer is an epitaxial layer.
【００３４】（５）前記半導体層はｐ- 型物質から形成
されていることを特徴とする第１項記載の集積回路デバ
イスの製作方法。(5) The method for manufacturing an integrated circuit device according to the first aspect, wherein the semiconductor layer is formed of a p - type material.
【００３５】（６）前記半導体層はシリコンから形成さ
れていることを特徴とする第１項記載の集積回路デバイ
スの製作方法。(6) The method of manufacturing an integrated circuit device according to the first aspect, wherein the semiconductor layer is made of silicon.
【００３６】（７）前記注入領域は電界効果トランジス
タのソース／ドレイン領域であることを特徴とする第１
項記載の集積回路デバイスの製作方法。(7) The injection region is a source / drain region of a field effect transistor.
A method for manufacturing an integrated circuit device according to the item.
【００３７】（８）前記スクリーン絶縁層を除去する前
記工程は前記スクリーン絶縁層をエッチングする工程を
含むことを特徴とする第１項記載の集積回路デバイスの
製作方法。(8) A method of manufacturing an integrated circuit device according to claim 1, wherein the step of removing the screen insulating layer includes a step of etching the screen insulating layer.
【００３８】（９）前記アニールする工程は非酸化雰囲
気のファーネスにおいて前記注入領域をアニールする工
程を含むことを特徴とする第１項記載の集積回路デバイ
スの製作方法。(9) The method of manufacturing an integrated circuit device according to claim 1, wherein the annealing step includes a step of annealing the implantation region in a furnace in a non-oxidizing atmosphere.
【００３９】（１０）前記注入領域は前記第１導電型と
逆の第２導電型のものであることを特徴とする第１項記
載の集積回路デバイスの製作方法。(10) The method of manufacturing an integrated circuit device according to the first aspect, wherein the implantation region is of a second conductivity type opposite to the first conductivity type.
【００４０】（１１）第１導電型の半導体層に集積回路
デバイスを製作する集積回路デバイスの製作方法におい
て、前記半導体層上にスクリーン絶縁層を形成する工程
と、前記スクリーン絶縁層を介して不純物を前記半導体
層に注入して注入領域を形成する工程と、前記スクリー
ン絶縁層を除去する工程と、前記スクリーン絶縁層を除
去する前記工程後に前記注入領域上に自然酸化物層を成
長させる工程と、前記自然酸化物層を成長後に前記注入
領域をアニールする工程とを備えていることを特徴とす
る集積回路デバイスの製作方法。(11) In a method of manufacturing an integrated circuit device for manufacturing an integrated circuit device on a semiconductor layer of the first conductivity type, a step of forming a screen insulating layer on the semiconductor layer, and an impurity via the screen insulating layer. To form an implantation region by implanting into the semiconductor layer, a step of removing the screen insulating layer, and a step of growing a native oxide layer on the implantation region after the step of removing the screen insulating layer. A step of annealing the implanted region after growing the native oxide layer.
【００４１】（１２）第１導電型の半導体層（２）に集
積回路デバイスを製作する集積回路デバイスの製作方法
であって、前記半導体層（２）上にスクリーン絶縁層
（１７）を形成すること、及び前記スクリーン絶縁層
（１７）を介して不純物を前記半導体層（２）に注入し
て注入領域（１８）を形成することを含む。次に前記ス
クリーン絶縁層（１７）を除去し、かつ前記注入領域
（１８）をアニールする。前記スクリーン絶縁層（１
７）を除去した後の前記注入領域（１８）のアニール
は、前記注入領域（１８）における残留再結晶化損傷を
低減させ、その結果として集積回路デバイスにおける転
移濃度を低減させることになる。転移濃度における低減
は製造の歩留まりの増加、及び信頼性の向上となる。(12) A method of manufacturing an integrated circuit device for manufacturing an integrated circuit device on a semiconductor layer (2) of the first conductivity type, wherein a screen insulating layer (17) is formed on the semiconductor layer (2). And implanting impurities into the semiconductor layer (2) through the screen insulating layer (17) to form an implantation region (18). The screen insulation layer (17) is then removed and the implant region (18) is annealed. The screen insulation layer (1
Annealing the implant region (18) after removing 7) will reduce residual recrystallization damage in the implant region (18) and consequently reduce the transition concentration in the integrated circuit device. The reduction in transition concentration increases manufacturing yield and improves reliability.
【００４２】[0042]
【発明の効果】本発明の効果は、注入されたシリコンの
アニール中の残留再結晶化損傷を低減すること、その結
果として転移濃度を低減することである。転移濃度の低
減は、製造の歩留まりを増加させること、及び信頼性を
向上させることに反映される。An advantage of the present invention is that it reduces residual recrystallization damage during the annealing of implanted silicon and, consequently, the dislocation concentration. The reduction of the transition concentration is reflected in increasing the manufacturing yield and improving the reliability.
【００４３】関連出願のクロス・リファレンス 譲渡された下記共同特許出願は、ここでは引用により関
連される。 出願番号 出願日 ＴＩ事件番号 ０７／９５４，５１０ ９／３０／９２ １６８９１CROSS REFERENCE TO RELATED APPLICATIONS The following joint patent applications, assigned, are hereby incorporated by reference. Application number Filing date TI case number 07 / 954,510 9/30/92 16891
【図１】従来技術により製作中の連続工程における電界
効果トランジスタの横断面拡大図。FIG. 1 is an enlarged cross-sectional view of a field effect transistor in a continuous process during manufacturing according to a conventional technique.
【図２】従来技術により製作中の連続工程における電界
効果トランジスタの横断面拡大図。FIG. 2 is an enlarged cross-sectional view of a field effect transistor in a continuous process during manufacturing according to a conventional technique.
【図３】従来技術により製作中の連続工程における電界
効果トランジスタの横断面拡大図。FIG. 3 is an enlarged cross-sectional view of a field effect transistor in a continuous process during manufacturing according to a conventional technique.
【図４】従来技術により製作中の連続工程における電界
効果トランジスタの横断面拡大図。FIG. 4 is an enlarged cross-sectional view of a field effect transistor in a continuous process during manufacturing according to a conventional technique.
【図５】従来技術により製作中の連続工程における電界
効果トランジスタの横断面拡大図。FIG. 5 is an enlarged cross-sectional view of a field effect transistor in a continuous process during manufacturing according to a conventional technique.
【図６】本発明により製作中の連続工程における電界効
果トランジスタの横断面拡大図。FIG. 6 is an enlarged cross-sectional view of a field effect transistor in a continuous process during manufacturing according to the present invention.
【図７】本発明により製作中の連続工程における電界効
果トランジスタの横断面拡大図。FIG. 7 is an enlarged cross-sectional view of a field effect transistor in a continuous process during manufacturing according to the present invention.
２ 層（ｐ- エピタキシャル・シリコン） ８ ｐ- チャネル・ストップ領域 １０ フィールド酸化物領域 １２ ゲ−ト酸化物 １４ 導電性ゲ−ト １６ 側壁スペーサ １７ スクリーン絶縁層 １８ ソース／ドレイン領域 ２４ ＰＭＤ層 ３０ ケイ化物層 ３６ 自然酸化物層2 layers (p - epitaxial silicon) 8 p - channel stop region 10 field oxide region 12 gate oxide 14 conductive gate 16 sidewall spacer 17 screen insulating layer 18 source / drain region 24 PMD layer 30 kei Compound layer 36 Natural oxide layer
Claims (1)
スを製作する集積回路デバイスの製作方法において、 前記半導体層上にスクリーン絶縁層を形成する工程と、 前記スクリーン絶縁層を介して不純物を前記半導体層に
注入して注入領域を形成する工程と、 前記スクリーン絶縁層を除去する工程と、 前記スクリーン絶縁層を除去する前記工程後に前記注入
領域上に１〜４ナノメートル範囲にある厚さを有する酸
化物層を成長させる工程と、 前記酸化物層を成長後に前記注入領域をアニールする工
程とを備えていることを特徴とする集積回路デバイスの
製作方法。1. A method of manufacturing an integrated circuit device for manufacturing an integrated circuit device on a semiconductor layer of a first conductivity type, comprising: a step of forming a screen insulating layer on the semiconductor layer; and a step of forming impurities through the screen insulating layer. Implanting into the semiconductor layer to form an implant region, removing the screen insulating layer, and having a thickness in the range of 1 to 4 nanometers on the implant region after the removing the screen insulating layer. And a step of annealing the implantation region after growing the oxide layer, and a method of manufacturing an integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8049894A JPH07321042A (en) | 1994-04-19 | 1994-04-19 | Method of manufacturing integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8049894A JPH07321042A (en) | 1994-04-19 | 1994-04-19 | Method of manufacturing integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321042A true JPH07321042A (en) | 1995-12-08 |
Family
ID=13719981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8049894A Pending JPH07321042A (en) | 1994-04-19 | 1994-04-19 | Method of manufacturing integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321042A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007516586A (en) * | 2003-12-03 | 2007-06-21 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | Method for improving the surface roughness of a wafer |
-
1994
- 1994-04-19 JP JP8049894A patent/JPH07321042A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007516586A (en) * | 2003-12-03 | 2007-06-21 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | Method for improving the surface roughness of a wafer |
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040528 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A02 | Decision of refusal |
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