JPH0730388A - デジタル制御遅延装置及びデジタル制御発振装置 - Google Patents

Abstract

(57)【要約】 【目的】 デジタル制御可能な発振装置を提供する。 【構成】 発振装置を、外部からのデジタルデータＣＤ
Ｉの上位１７ビットと下位５ビットとを夫々制御データ
ＣＤＨ，ＣＤＬとして出力するデータラッチ回路２と、
３２個の反転回路をリング状に接続してなり信号ＰＩが
Highレベルになるとパルスを周回させるリングオシレー
タ４と、ＣＤＬの値に対応する位置の反転回路からパル
スを取り出しクロック信号ＣＬＫとして出力するパルス
セレクタ６と、クロック信号ＣＬＫをカウントした値が
ＣＤＨの値に一致すると信号ＢＯＲを出力するダウンカ
ウンタ８と、信号ＢＯＲが出力されると直ちにリングオ
シレータ４を停止させ一定時間Ｔ１経過後に再び作動さ
せて、信号ＢＯＲが出力される毎に出力パルスＰＯを発
生する出力制御回路１０と、から構成する。この結果、
出力パルスＰＯの出力周期をデジタルデータＣＤＩによ
り任意に設定できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、遅延時間をデジタル制
御可能なデジタル制御遅延装置、及び、該デジタル制御
遅延装置を使用して発振周波数をデジタル制御可能なデ
ジタル制御発振装置に関する。

【０００２】

【従来の技術】従来より、デジタル制御可能な遅延装置
として、例えば特開平２−２９６４１０号公報に開示さ
れている如く、積分回路や反転回路（インバータ）から
なる多数の遅延素子を継続接続し、第１段目の遅延素子
に遅延すべき信号を入力して、各遅延素子からの出力を
データセレクタを介して選択的に取り出すようにした遅
延装置が知られている。

【０００３】

【発明が解決しようとする課題】しかし、こうした従来
の遅延装置は、継続接続した遅延素子の中から遅延信号
を取り出す遅延素子を選択することにより、遅延時間を
変更するものであるため、遅延時間の可変範囲を増加す
ればする程、遅延素子の数が増加することとなり、遅延
時間の可変範囲を増加するには限界があった。

【０００４】本発明は、こうした問題に鑑みなされたも
ので、遅延素子の数を増加させることなく遅延時間を広
範囲にデジタル制御することのできるデジタル制御遅延
装置を提供すると共に、そのデジタル制御遅延装置を用
いて発振周波数をデジタル制御可能なデジタル制御発振
装置を提供することを目的としている。

【０００５】

【課題を解決するための手段】即ち、上記目的を達成す
るためになされた請求項１に記載の発明は、遅延時間を
デジタル制御可能なデジタル制御遅延装置であって、入
力信号を反転して出力する反転回路が複数個リング状に
連結されると共に、該反転回路の一つが入力信号の反転
動作を外部からの制御信号により制御可能な起動用反転
回路として構成され、上記制御信号の入力による該起動
用反転回路の反転動作開始に伴いパルス信号を周回させ
るパルス周回回路と、外部からのデジタルデータのうち
上記パルス周回回路からパルス信号を取り出すための所
定の反転回路の接続位置を表わすデジタルデータに対応
する反転回路を選択し、該選択した反転回路から出力さ
れるパルス信号を取り出すパルスセレクト手段と、該パ
ルスセレクト手段により取り出されたパルス信号の所定
のエッジをカウントし、該カウント数が、外部からのデ
ジタルデータのうち上記パルス周回回路内でのパルス信
号の周回回数を表わすデジタルデータに達した旨を検出
するカウント手段と、該カウント手段にてカウント値が
上記周回回数を表わすデジタルデータに達した旨が検出
されると、検出信号を出力する出力手段と、を備えたこ
とを特徴とするデジタル制御遅延装置を要旨としてお
り、請求項２に記載の発明は、請求項１に記載のデジタ
ル制御遅延装置において、上記パルス周回回路を偶数個
の反転回路により構成すると共に、該パルス周回回路内
で夫々等間隔に接続された所定の２ⁿ 個の反転回路から
夫々出力信号を取り出すための出力端子を設け、上記パ
ルスセレクト手段を、上記出力端子に接続され、該出力
端子からの出力信号を上記起動用反転回路に近い方から
順に夫々２個単位で入力し外部からの１ビットデータに
基づき上記起動用反転回路に近い方の信号又は上記起動
用反転回路に近くない方の信号を夫々択一的に出力する
２^n-1 個のセレクト回路からなる最下位セレクト回路群
と、該最下位セレクト回路群の出力端子に順次階層的に
接続され、上記セレクト回路と同様に入力した２個の信
号を外部からの１ビットデータに基づき択一的に出力す
る２^n-2 個から１個までのセレクト回路から夫々なるｎ
−１個の上位セレクト回路群と、から構成し、更に、上
記反転回路の接続位置を表わすデジタルデータの最下位
ビットから上位ビットへの各ビットを、上記各セレクト
回路群を構成するセレクト回路毎に共通の１ビットデー
タとして、上記最下位セレクト回路群から上記１個のセ
レクト回路からなる上位セレクト回路群の順で各セレク
ト回路へ入力してなること、を特徴とするデジタル制御
遅延装置を要旨としている。

【０００６】また、請求項３に記載の発明は、発振周波
数をデジタル制御可能なデジタル制御発振装置であっ
て、請求項１又は請求項２に記載のデジタル制御遅延装
置に、上記出力手段により検出信号が出力されると上記
起動用反転回路の動作を停止させ、所定の一定時間経過
後に再び上記起動用反転回路を動作させて上記パルス周
回回路内でパルス信号を周回させると共に、上記検出信
号を発振信号として出力する周回動作制御手段を設けた
こと、を特徴とするデジタル制御発振装置を要旨として
いる。

【０００７】

【作用及び発明の効果】上記のように構成された請求項
１に記載のデジタル制御遅延装置においては、外部から
遅延すべき制御信号が入力されると、パルス周回回路の
起動用反転回路が入力信号の反転動作を開始し、パルス
周回回路を構成する各反転回路の出力が順次反転してパ
ルス信号がパルス周回回路上を周回する。

【０００８】そして、パルスセレクト手段が、外部から
入力されたデジタルデータのうちパルス周回回路からパ
ルス信号を取り出すための所定の反転回路の接続位置を
表わすデジタルデータに対応する反転回路を選択して、
その選択した反転回路から出力されるパルス信号を取り
出し、カウント手段が、パルスセレクト手段により取り
出されたパルス信号の所定のエッジをカウントし、その
カウント数が、外部から入力されたデジタルデータのう
ちパルス周回回路内でのパルス信号の周回回数を表わす
デジタルデータに達した旨を検出する。そして、カウン
ト手段にてカウント値が周回回数を表わすデジタルデー
タに達した旨が検出されると、出力手段が、検出信号を
出力する。

【０００９】つまり、請求項１に記載のデジタル制御遅
延装置においては、制御信号をパルス周回回路の起動用
反転回路に入力してから、出力手段により検出信号が出
力されるまでの時間が遅延時間となり、この遅延時間
は、パルス周回回路における起動用反転回路からパルス
信号を取り出す反転回路までの反転回路の連結段数ｘと
各反転回路での反転動作時間Ｔｄとにより決定される一
定時間（ｘ・Ｔｄ）と、カウント手段がカウントする所
定のエッジが１回発生するのに必要なパルス周回回路に
おけるパルス信号の周回回数Ｎ１とパルス周回回路を構
成する反転回路の総段数ｙと各反転回路での反転動作時
間Ｔｄとカウント手段がカウントするパルス信号の周回
回数Ｎ２とにより決定される一定時間（Ｎ１・ｙ・Ｔｄ
・Ｎ２）と、を加算した時間（ｘ・Ｔｄ＋Ｎ１・ｙ・Ｔ
ｄ・Ｎ２）として得られることとなる。

【００１０】このため、請求項１に記載のデジタル制御
遅延装置によれば、外部から入力するデジタルデータに
よって、パルス信号を取り出す反転回路の接続位置とカ
ウント手段がカウントするパルス信号の周回回数とを変
更することにより、制御信号に対する検出信号の遅延時
間を任意に変更することが可能となる。

【００１１】またこのように、検出信号の遅延時間は、
パルス信号を取り出す反転回路の起動用反転回路からみ
た接続位置とパルス周回回路内でパルス信号が周回する
周回回数とによって決定まる反転回路の総連結段数（ｘ
＋Ｎ１・ｙ・Ｎ２）、及び各反転回路の反転動作時間Ｔ
ｄにより決定されるが、反転回路としては、現在、動作
時間が５００psec. 程度のものが実用化されているた
め、検出信号の遅延時間を高分解能で制御することがで
きる。つまり、例えば反転回路に動作時間が５００pse
c. のものを使用し、起動用反転回路から数えて偶数段
目或は奇数段目に接続された各反転回路から択一的にパ
ルス信号を取り出すように構成すれば、遅延時間を１ns
ec. 単位で変更することが可能となる。

【００１２】そして、この遅延時間の制御可能範囲は、
起動用反転回路からパルス信号を取り出す反転回路まで
のパルス信号の最小遅延時間（起動用反転回路からパル
ス信号を取り出せば、起動用反転回路の反転動作時間）
から、起動用反転回路からパルス信号を取り出す反転回
路までのパルス信号の最大遅延時間（起動用反転回路の
１つ手前に接続された反転回路からパルス信号を取り出
せば、パルス周回回路をパルス信号が１周する時間）
と、カウント手段によりカウントするエッジが発生する
時間間隔にカウント手段がカウント可能なパルスの数を
乗じた時間と、を加算した時間までとなり、従来の遅延
装置のように遅延素子を増加することなく、遅延時間の
制御可能な範囲を広範囲に設定することができる。

【００１３】また、請求項１に記載のデジタル制御遅延
装置によれば、パルス周回回路を構成する反転回路だけ
を使用して遅延時間を得るようにしているため、各反転
回路に反転動作時間Ｔｄのばらつきがあっても、遅延時
間をデジタルデータに対応して確実に階段状に増減させ
ることができるようになる。

【００１４】また更に、請求項１に記載のデジタル制御
遅延装置によれば、最初にパルス信号を取り出す反転回
路を選択し、その選択した反転回路から出力されるパル
ス信号の所定のエッジをカウントすることにより遅延時
間を得るようにしているため、特に装置構成を複雑にす
ることなく、上述の効果を得ることができるようにな
る。

【００１５】ここで、上述のパルスセレクト手段の構成
としては、予めパルス周回回路からパルス信号を取り出
すことを想定する複数の反転回路の出力信号を、夫々ス
イッチング回路を介してワイヤードオア形式に接続して
おき、外部からのデジタルデータをデコードして、その
デコード値に対応するスイッチング回路だけを連通させ
ることにより所定の出力信号をカウント手段に出力する
ことが考えられるが、この場合には、パルスセレクト手
段にデコーダを設けなければならず、回路規模が大きく
なるという問題がある。

【００１６】このため、請求項２に記載のデジタル制御
遅延装置においては、パルス周回回路を偶数個の反転回
路で構成すると共に、パルス周回回路内で夫々等間隔に
接続された所定の２ⁿ 個の反転回路から夫々出力信号を
取り出すための出力端子を設け、更に、パルスセレクト
手段を、上記２ⁿ 個の出力端子に接続され、その出力端
子からの出力信号を起動用反転回路に近い方から順に夫
々２個単位で入力し外部からの１ビットデータに基づき
起動用反転回路に近い方の信号又は起動用反転回路に近
くない方の信号を夫々択一的に出力する２^n-1 個のセレ
クト回路からなる最下位セレクト回路群と、その最下位
セレクト回路群の出力端子に順次階層的に接続され、最
下位セレクト回路群を構成するセレクト回路と同様に入
力した２個の信号を外部からの１ビットデータに基づき
択一的に出力する２^n-2 個から１個までのセレクト回路
から夫々なるｎ−１個の上位セレクト回路群と、から構
成し、外部からのデジタルデータのうち反転回路の接続
位置を表わすデジタルデータの最下位ビットから上位ビ
ットへの各ビットを、各セレクト回路群を構成するセレ
クト回路毎に共通の１ビットデータとして、最下位セレ
クト回路群から１個のセレクト回路からなる上位セレク
ト回路群の順で各セレクト回路へ入力するようにしてい
る。

【００１７】このように構成された請求項２に記載のデ
ジタル制御遅延装置においては、パルスセレクト手段が
ｎ個のセレクト回路群から構成されることとなり、その
セレクト回路群のうち、２^n-1 個のセレクト回路からな
る最下位セレクト回路群が第１層、即ち最下層となり、
２^n-2 個のセレクト回路からなる上位セレクト回路群が
第２層となり、２^n-3 個のセレクト回路からなる上位セ
レクト回路群が第３層となる、といった具合いに、最終
的に１個のセレクト回路からなる上位セレクト回路群が
最上層となる。

【００１８】そして、最下層の２^n-1 個の各セレクト回
路には、パルス周回回路内で夫々等間隔に接続された所
定の２ⁿ 個の反転回路の出力信号が、出力端子を介して
起動用反転回路に近い方から順に夫々２個単位で入力さ
れ、この各セレクト回路が、その２個単位の入力信号
を、外部から入力された反転回路の接続位置を表わすデ
ジタルデータの最下位ビットに基づき、例えば、そのビ
ットが０のときには起動用反転回路に近い方を出力し逆
にそのビットが１のときには起動用反転回路に近くない
方を出力するといった具合いに、択一的に出力する。

【００１９】一方、第２層の２^n-2 個の各セレクト回路
には、最下層の２^n-1 個の各セレクト回路からの出力信
号が、起動用反転回路に近い反転回路に対応する順に夫
々２個単位で入力されることとなり、この第２層の各セ
レクト回路が、その２個単位の入力信号を、外部から入
力された反転回路の接続位置を表わすデジタルデータの
２ビット目に基づき、最下層の場合と全く同様に、例え
ば、その２ビット目が０のときには起動用反転回路に近
い反転回路に対応する方を出力し逆に２ビット目が１の
ときには起動用反転回路に近くない反転回路に対応する
方を出力するといった具合いに、択一的に出力する。

【００２０】そして、第３層から最上層までの各セレク
ト回路が、第２層の各セレクト回路と全く同様に、自己
の下層からの出力信号を夫々２個単位で入力し、その２
個単位の入力信号を、外部から入力された反転回路の接
続位置を表わすデジタルデータの３ビット目からｎビッ
ト目までの各ビットに基づいて択一的に出力し、最終的
に、最上層となる１個のセレクト回路から、外部から入
力されたデジタルデータに対応した位置に接続された反
転回路からの出力信号、即ちパルス信号が出力されるこ
ととなる。

【００２１】具体的に説明すると、例えば、パルス周回
回路に８個の出力端子を設けた場合には、パルスセレク
ト手段は、夫々４個、２個、１個のセレクト回路からな
る３個のセレクト回路群を階層的に接続して構成される
こととなる。そして、外部から反転回路の接続位置を表
わすデジタルデータとして「２」を表わす「０１０」が
入力されたときには、まず、最下層の４個の各セレクト
回路からは、夫々、起動用反転回路側から数えて１，
３，５，７番目の出力端子からの出力信号が出力され、
次に、第２層の２個の各セレクト回路からは、夫々、起
動用反転回路側から数えて３，７番目の出力端子からの
出力信号が出力され、最終的に、第３層、即ち最上層の
１個のセレクト回路からは、起動用反転回路側から数え
て３番目の出力端子からの出力信号が出力される。また
同様に、外部からデジタルデータとして「６」を表わす
「１１０」が入力されたときには、最上層の１個のセレ
クト回路からは、起動用反転回路側から数えて７番目の
出力端子からの出力信号が出力される。即ち、パルスセ
レクト手段を構成する各セレクト回路が、外部から入力
されたデジタルデータの各ビットが０のときに起動用反
転回路に近い方の信号を出力し、逆にその各ビットが１
のときに起動用反転回路に近くない方の信号を出力する
場合には、デジタルデータが表わす値に１を加えた番号
の出力端子が選択されて出力信号が取り出されるのであ
る。

【００２２】尚、上記例とは反対に、パルスセレクト手
段を構成する各セレクト回路が、外部から入力されたデ
ジタルデータの各ビットが１のときに起動用反転回路に
近い方の信号を出力し、逆にその各ビットが０のときに
起動用反転回路に近くない方の信号を出力する場合で
も、入力するデジタルデータの値が大きい程、起動用反
転回路に近い出力端子が選択されるという点が異なるだ
けで、上記例の場合と全く同様に、外部からのデジタル
データ応じて出力端子が選択され出力信号が取り出され
ることになるのである。

【００２３】このように、請求項２に記載のデジタル制
御遅延装置によれば、パルスセレクト手段に、特にデコ
ーダを設けなくても、外部から入力される反転回路の接
続位置を表わすデジタルデータに対応する反転回路を選
択して、その反転回路から出力されるパルス信号を取り
出すことができるようになるため、回路規模を大きくす
ることなく装置を構成することができる。

【００２４】そして、請求項２に記載のデジタル制御遅
延装置によれば、パルス周回回路からパルス信号を取り
出すまでに、パルスセレクト手段内でパルス信号が通過
するセレクト回路の数は常に同一であるため、パルスセ
レクト手段内で生ずる遅延時間に影響を受けることな
く、当該装置の遅延時間をデジタルデータに対応して確
実に階段状に増減させることができる。

【００２５】また、請求項２に記載のデジタル制御遅延
装置においては、パルス周回回路内の所定の２ⁿ 個の反
転回路から、外部から入力されるデジタルデータの値に
応じて択一的にパルス信号を取り出すようにしているた
め、制御信号に対する遅延時間を表わす外部からのデジ
タルデータの下位ｎビットをそのまま反転回路の接続位
置を表わすデジタルデータとすることができ、また、そ
の外部からのデジタルデータのｎビット目より上位のビ
ットを、そのままパルス信号の周回回数を表わすデジタ
ルデータとして使用することができる。

【００２６】また更に、請求項２に記載のデジタル制御
遅延装置においては、パルス周回回路を偶数個の反転回
路で構成し等間隔に接続された反転回路から択一的にパ
ルス信号を取り出すようにしているため、パルス信号を
取り出すための各反転回路間での遅延が均一となり、制
御信号に対する検出信号の遅延時間を均等な分解能で制
御することができる。

【００２７】次に請求項３に記載のデジタル制御発振装
置では、請求項１又は請求項２に記載のデジタル制御遅
延装置に、周回動作制御手段を設け、この周回動作制御
手段によって、出力手段により検出信号が出力されると
パルス周回回路における起動用反転回路の動作を停止さ
せ、所定の一定時間経過後に再び起動用反転回路を動作
させてパルス周回回路内でパルス信号を周回させると共
に、その検出信号を発振信号として出力するようにして
いる。

【００２８】即ち、請求項１又は請求項２に記載のデジ
タル制御遅延装置においては、外部から入力するデジタ
ルデータにより、パルス信号を取り出す反転回路の接続
位置とカウント手段がカウントするパルス信号の周回回
数とを変更して、制御信号に対する検出信号の遅延時間
を任意に制御できるため、請求項３に記載のデジタル制
御発振装置においては、出力手段が検出信号を出力する
度に、所定の一定時間だけ起動用反転回路の動作を停止
させてパルス周回回路内でのパルス信号を一旦消滅さ
せ、その後再び起動用反転回路を動作させてパルス周回
回路内でパルス信号を改めて周回させる、といった動作
を繰り返すことにより、出力手段により出力される検出
信号を、請求項１又は請求項２に記載のデジタル制御遅
延装置を用いて制御される遅延時間に上記所定の一定時
間を加えた時間を１周期とした発振信号として出力する
ようにしているのである。

【００２９】このため請求項３に記載のデジタル制御発
振装置によれば、外部からのデジタルデータに基づき、
検出信号の出力周期、即ち発振周期を、請求項１又は請
求項２に記載のデジタル制御遅延装置の最小可変時間に
よって決定される時間分解能で広範囲に制御することが
可能となる。

【００３０】つまり検出信号の出力周波数は、パルス信
号を取り出す反転回路の接続位置を一定とすればパルス
周回回路内でのパルス信号の周回回数により決定され、
周回回数を多くすればするほど検出信号の出力周波数を
低下させ、逆に、周回回数を少なくすれば検出信号の出
力周波数をパルス周回回路内でのパルス信号の周回周期
に対応した高周波にすることができるため、パルス信号
の周回回数により検出信号の出力周波数を略決定し、そ
の微調整をパルス周回回路からパルス信号を取り出す反
転回路の接続位置の変更により行なうというように、パ
ルス信号の出力周波数を数Ｈｚ〜数十ＭＨｚの広範囲に
わたって高分解能でデジタル制御することが可能とな
る。

【００３１】また、請求項３に記載のデジタル制御発振
装置によれば、請求項１又は請求項２に記載のデジタル
制御遅延装置の場合と同様に、パルス周回回路を構成す
る反転回路だけを使用して検出信号の発振周期を設定す
ることになるため、パルス周回回路を構成する各反転回
路に反転動作時間Ｔｄのばらつきがあっても、その発振
周期を、外部からのデジタルデータに対応して確実に階
段状に増減させることができるのである。

【００３２】

【実施例】以下に本発明の実施例を図面と共に説明す
る。まず図１は、第１実施例のデジタル制御発振装置の
構成を表すブロック図である。

【００３３】図１に示す如く、本実施例のデジタル制御
発振装置は、当該装置から出力するパルス信号（出力パ
ルスＰＯ）の所望の出力周期を表す２２ビットのデジタ
ルデータＣＤＩと出力パルスＰＯと後述するイネーブル
信号ＥＮとを外部から入力し、制御データＣＤＨ（１７
ビット），ＣＤＬ（５ビット）を出力するデータラッチ
回路２と、合計３２個の反転回路をリング状に接続して
構成され、後述する制御信号ＰＩがHighレベルになると
パルス信号を周回させる、パルス周回回路としてのリン
グオシレータ４と、データラッチ回路２から出力される
５ビットの制御データＣＤＬに対応したリングオシレー
タ４内の所定の反転回路からパルス信号を取り出し、そ
のパルス信号をクロック信号ＣＬＫとして出力する、パ
ルスセレクト手段としてのパルスセレクタ６と、パルス
セレクタ６から出力されるクロック信号ＣＬＫによりリ
ングオシレータ４内でのパルス信号の周回回数をカウン
トし、そのカウント値がデータラッチ回路２から出力さ
れる１７ビットの制御データＣＤＨと一致すると検出信
号ＢＯＲをLow レベルで出力する、カウント手段及び出
力手段としてのダウンカウンタ８と、ダウンカウンタ８
から検出信号ＢＯＲがLow レベルになると直ちにリング
オシレータ４を停止させ、所定の一定時間後に再びリン
グオシレータ４内でパルス信号を周回させると共に、検
出信号ＢＯＲがLow レベルとなったタイミングで出力パ
ルスＰＯを発生する、周回動作制御手段としての出力制
御回路１０と、から構成されている。

【００３４】ここでまずリングオシレータ４は、図２に
示す如く構成されている。図２に示す如くリングオシレ
ータ４は、反転回路として、２個の２入力ナンドゲート
（以下、単にナンドゲートという）ＮＡＮＤ１，３２
と、３０個のインバータＩＮＶ２〜３１とを備えてい
る。これら各回路は、前段の出力端が次段の入力端へと
順次リング状に接続されており、起動用反転回路として
のナンドゲートＮＡＮＤ１の、ナンドゲートＮＡＮＤ３
２に接続されない方の入力端子（以下、この入力端子を
起動用端子という）には、出力制御回路１０から出力さ
れる制御信号ＰＩが入力され、また、ナンドゲートＮＡ
ＮＤ３２のインバータＩＮＶ３１に接続されない方の入
力端子（以下、この入力端子を制御用端子という）には
インバータＩＮＶ１８の出力信号が入力されている。一
方、ナンドゲートＮＡＮＤ１から数えて奇数段目に接続
された反転回路の出力端には、夫々、出力端子Ｑ１〜Ｑ
１６が設けられており、これらの出力端子Ｑ１〜Ｑ１６
は、図１に示すように、パルスセレクタ６に順次接続さ
れている。

【００３５】ここで、このように構成されたリングオシ
レータ４の動作について、図３を用いて説明する。
（ａ）．まず最初に初期状態、即ち後で詳述する出力制
御回路１０からの制御信号ＰＩがLow レベルであるとき
は、ナンドゲートＮＡＮＤ１の出力Ｐ０１はHighレベル
となるため、ナンドゲートＮＡＮＤ１から数えて偶数段
目のインバータの出力はLow レベルとなり、奇数段目の
インバータの出力はHighレベルとなって安定する。ま
た、この初期状態において、ナンドゲートＮＡＮＤ３２
の制御用端子に入力されたインバータＩＮＶ１８の出力
Ｐ１８はLow レベルであるため、ナンドゲートＮＡＮＤ
３２だけは、偶数段目に接続されているにも関わらずHi
ghレベルを出力する。つまり、このように構成すること
により、ナンドゲートＮＡＮＤ１の入・出力信号が共に
Highレベルとなるようにして、次に制御信号ＰＩがLow
からHighレベルに変化したときに、ナンドゲートＮＡＮ
Ｄ１が反転動作を開始するようにしている。

【００３６】（ｂ）．次に、制御信号ＰＩがLow からHi
ghレベルに変化すると、ナンドゲートＮＡＮＤ１の出力
Ｐ０１は、HighからLow レベルに反転するため、後続の
インバータの出力が順次反転して、奇数段目のインバー
タの出力はHighからLow レベルに変化し、偶数段目のイ
ンバータの出力はLow からHighレベルに変化していく。
尚、以下、このように制御信号ＰＩの変化によって発生
し、リングオシレータ４上を、奇数段目の反転回路の立
ち下がり出力として、及び偶数段目の反転回路の立ち上
がり出力として順次周回するパルス信号のエッジをメイ
ンエッジと言い、図３においては点印で表わす。

【００３７】（ｃ）．そして、このメインエッジがイン
バータＩＮＶ１８に到達して、インバータＩＮＶ１８の
出力Ｐ１８がLow からHighレベルに反転すると、インバ
ータＩＮＶ３１の出力レベルは未だHighレベルであるた
めに、ナンドゲートＮＡＮＤ３２の２つの入力信号は共
にHighレベルとなって、ナンドゲートＮＡＮＤ３２が反
転動作を開始し、その出力がHighからLow レベルに反転
する。尚、以下、このようにメインエッジが制御用端子
からナンドゲートＮＡＮＤ３２に入力され、このナンド
ゲートＮＡＮＤ３２によって反転されて、リングオシレ
ータ４上を、奇数段目の反転回路の立ち上がり出力とし
て、及び偶数段目の反転回路の立ち下がり出力として順
次周回するパルス信号のエッジをリセットエッジと言
い、図３においては×印で表わす。そして、このリセッ
トエッジは、ナンドゲートＮＡＮＤ１により発生したメ
インエッジと共に、リングオシレータ４上を周回する。

【００３８】（ｄ）．また、その後のメインエッジは、
インバータＩＮＶ１８からの後続の各インバータにより
順次反転されて伝達し、インバータＩＮＶ３１の出力が
HighからLow レベルに反転することによりナンドゲート
ＮＡＮＤ３２に入力されるが、このときナンドゲートＮ
ＡＮＤ３２の制御用端子の入力信号、即ちインバータＩ
ＮＶ１８の出力信号は、Highレベルとなっているため、
メインエッジはそのままナンドゲートＮＡＮＤ３２及び
ナンドゲートＮＡＮＤ１以後の各インバータによって順
次反転されて、リングオシレータ４上を伝達していく。

【００３９】尚、このようにメインエッジが、インバー
タＩＮＶ１９〜３１を経由して、ナンドゲートＮＡＮＤ
３２に到達したときに、インバータＩＮＶ１８の出力信
号が未だHighレベルであるのは、インバータＩＮＶ１９
〜３１間のインバータの数が１３個であるのに対して、
ナンドゲートＮＡＮＤ３２からインバータＩＮＶ１８ま
でのナンドゲートを含むインバータの数は１９個である
ためであり、これにより、リセットエッジがナンドゲー
トＮＡＮＤ３２からインバータＩＮＶ１８まで伝達する
よりも早く、メインエッジがナンドゲートＮＡＮＤ３２
に入力されるからである。

【００４０】（ｅ）．一方、ナンドゲートＮＡＮＤ３２
によって発生したリセットエッジは、ナンドゲートＮＡ
ＮＤ１を含む各インバータを経由して、再びインバータ
ＩＮＶ１８に到達し、ナンドゲートＮＡＮＤ３２の制御
用端子の信号レベルをHighからLow レベルに反転させる
が、このときは、ナンドゲートＮＡＮＤ３２のインバー
タＩＮＶ３１からの入力信号が、既にメインエッジによ
ってLow レベルとなっているため、ナンドゲートＮＡＮ
Ｄ３２の出力は変化せず、リセットエッジは、インバー
タＩＮＶ１８からインバータＩＮＶ１９〜３１の正規ル
ートで順次ナンドゲートＮＡＮＤ３２へ伝達される。

【００４１】（ｆ）．そして、リセットエッジが、イン
バータＩＮＶ３１に到達すると、ナンドゲートＮＡＮＤ
３２のインバータＩＮＶ３１からの入力信号が、Low か
らHighレベルへと反転する。また、これとほぼ同時に、
メインエッジがインバータＩＮＶ１８に到達して、ナン
ドゲートＮＡＮＤ３２の制御用端子の入力信号もLowか
らHighレベルへと反転する。これは、メインエッジが、
ナンドゲートＮＡＮＤ１から始まり、リングオシレータ
４を正規ルートで一周してから再びナンドゲートＮＡＮ
Ｄ１を通過してインバータＩＮＶ１８へ到達するのに対
し、リセットエッジは、メインエッジがナンドゲートＮ
ＡＮＤ１からインバータＩＮＶ１８へ到達してからナン
ドゲートＮＡＮＤ３２の反転動作開始により発生され、
その後、リングオシレータ４を正規ルートで一周すると
いうように、両エッジがナンドゲートＮＡＮＤ３２へ到
達するまでに経由する反転回路の延べ総数が、５０個と
全く同一であるからである。

【００４２】ここで、本実施例のリングオシレータ４で
は、インバータＩＮＶ１９〜３１において、その偶数段
目のインバータの反転応答時間は立ち上がり出力よりも
立ち下がり出力の方が速く、逆に、奇数段目のインバー
タの反転応答時間は立ち下がり出力よりも立ち上がり出
力の方が速くなるように予め設定してあり、リセットエ
ッジの方がメインエッジよりも若干速くナンドゲートＮ
ＡＮＤ３２に到達するようにしている。

【００４３】従って、リセットエッジによって、インバ
ータＩＮＶ３１の出力がLow からHighレベルに反転して
も、ナンドゲートＮＡＮＤ３２の制御用端子の入力信号
は、未だLow レベルのままであるため、ナンドゲートＮ
ＡＮＤ３２の出力は反転せず、やや遅れてメインエッジ
がインバータＩＮＶ１８に到達し、ナンドゲートＮＡＮ
Ｄ３２の制御用端子の入力信号のレベルがLow からHigh
レベルに反転したときに、ナンドゲートＮＡＮＤ３２の
出力がHighからLow レベルに反転する、というように、
リセットエッジは、ここで一旦消滅し、メインエッジに
よって再発生される。そして、このように、ナンドゲー
トＮＡＮＤ３２の出力が、その制御用端子から入力され
るメインエッジによって反転するという点は、上述の
（ｃ）と全く同じ動作である。

【００４４】（ｇ）．そして以後は、（ｄ）〜（ｆ）の
動作が繰り返され、リセットエッジがメインエッジ一周
毎に再発生されて、メインエッジと共に、リングオシレ
ータ４上を周回することとなる。そして、制御信号ＰＩ
がLow レベルになると、このような一連の動作は停止し
て、上述の（ａ）の初期状態へ戻ることとなる。

【００４５】このように、通常、偶数個の反転回路をリ
ング状に連結すると、各反転回路の入・出力が異なるレ
ベルとなって回路全体が安定してしまうのであるが、本
実施例のリングオシレータ４においては、同一周回上に
発生タイミングの異なる２つのパルスエッジ（メインエ
ッジとリセットエッジ）を周回させるようにしているた
め、ナンドゲートＮＡＮＤ１は、自己が発生させたメイ
ンエッジが戻ってくる前にリセットエッジによって出力
が反転され、ナンドゲートＮＡＮＤ３２は、自己が発生
させたリセットエッジが戻ってくる前にメインエッジに
よって出力が反転するというように、回路全体が安定状
態になることなく、常にパルス信号が周回することにな
るのである。そして、各出力端子Ｑ１〜Ｑ１６からは、
各反転回路での反転動作時間Ｔｄの３２倍の時間（３２
・Ｔｄ）を１周期とするパルス信号が出力されることに
なる。

【００４６】次に、データラッチ回路２は、図４に示す
如く、出力制御回路１０から出力される出力パルスＰＯ
の立ち上がりタイミングで外部からのデジタルデータＣ
ＤＩの各ビットデータ（Ｉ１，…，Ｉ２２）を夫々ラッ
チする、デジタルデータＣＤＩのビット数に対応した個
数のＤフリップフロップＤＦからなるラッチ回路２ａ
と、出力パルスＰＯの立ち上がりタイミングで外部から
のイネーブル信号ＥＮをラッチする１個のＤフリップフ
ロップＤＦ、及びそのＤフリップフロップＤＦの出力信
号ＥＮＡＢＬＥに応じて後述する２つの入力信号のうち
の何れかを出力する、デジタルデータＣＤＩのビット数
に対応した個数のセレクタＳＬからなる切換回路２ｂ
と、出力パルスＰＯの立ち上がりタイミングで切換回路
２ｂ内の各セレクタＳＬの出力信号ＱＩＮを夫々ラッチ
する、デジタルデータＣＤＩのビット数に対応した個数
のＤフリップフロップＤＦからなるラッチ回路２ｃと、
から構成されている。

【００４７】そして、切換回路２ｂ内の各セレクタＳＬ
には、夫々、ラッチ回路２ａを構成する各Ｄフリップフ
ロップＤＦの出力信号ＱＥＸＴと、ラッチ回路２ｃを構
成する各ＤフリップフロップＤＦの出力信号とが入力さ
れており、各セレクタＳＬは、切換回路２ｂ内のＤフリ
ップフロップＤＦの出力信号ＥＮＡＢＬＥが０（Lowレ
ベル）のときに、ラッチ回路２ｃを構成する各Ｄフリッ
プフロップＤＦからの出力信号を出力し、逆に、出力信
号ＥＮＡＢＬＥが１（Highレベル）のときに、ラッチ回
路２ａを構成する各ＤフリップフロップＤＦからの出力
信号ＱＥＸＴを出力する。従って、ラッチ回路２ｃを構
成する各ＤフリップフロップＤＦには、出力信号ＥＮＡ
ＢＬＥが０のときには、自己の出力信号が入力されるこ
ととなり、逆に、出力信号ＥＮＡＢＬＥが１のときに
は、ラッチ回路２ａを構成する各ＤフリップフロップＤ
Ｆからの出力信号ＱＥＸＴが入力されることとなる。

【００４８】そして、このように構成されたデータラッ
チ回路２においては、図４に示すように、デジタルデー
タＣＤＩの下位５ビット（Ｉ１〜Ｉ５）をラッチするラ
ッチ回路２ａのＤフリップフロップＤＦに夫々対応す
る、ラッチ回路２ｃの各ＤフリップフロップＤＦの出力
信号（Ｄ１〜Ｄ５）が、５ビットの制御データＣＤＬと
してパルスセレクタ６に出力され、デジタルデータＣＤ
Ｉの上位１７ビット（Ｉ６〜Ｉ２２）をラッチするラッ
チ回路２ａのＤフリップフロップＤＦに夫々対応する、
ラッチ回路２ｃの各ＤフリップフロップＤＦの出力信号
（Ｄ６〜Ｄ２２）が、１７ビットの制御データＣＤＨと
してダウンカウンタ８に出力される。

【００４９】ここで、データラッチ回路２の基本動作に
ついて図５を用いて説明する。図５に示すように、ま
ず、ラッチ回路２ｃからデータ値がＤＡＴＡ１の制御デ
ータＣＤＨ，ＣＤＬが出力されている場合に、外部から
のデジタルデータＣＤＩのデータ値が任意のタイミング
でＤＡＴＡ１からＤＡＴＡ２へ変化すると、ラッチ回路
２ａは、出力パルスＰＯの立ち上がりタイミングでその
デジタルデータＣＤＩをラッチし、それを出力信号ＱＥ
ＸＴとして出力する。よって、出力信号ＱＥＸＴのデー
タ値は、デジタルデータＣＤＩが変化した後の最初の出
力パルスＰＯの立ち上がりタイミングでＤＡＴＡ２に変
化することになる。

【００５０】ここで、外部からのイネーブル信号ＥＮが
Low レベルのときには、切換回路２ｂ内のＤフリップフ
ロップＤＦの出力信号ＥＮＡＢＬＥはLow レベルとなる
ため、切換回路２ｂ内のセレクタＳＬは、ラッチ回路２
ｃからの出力信号を出力信号ＱＩＮとして出力する。よ
って、ラッチ回路２ｃからは、依然としてデータ値がＤ
ＡＴＡ１の制御データＣＤＨ，ＣＤＬが出力される。

【００５１】その後、外部からのイネーブル信号ＥＮが
Highレベルになると、切換回路２ｂ内のＤフリップフロ
ップＤＦは、出力パルスＰＯの立ち上がりタイミングで
そのイネーブル信号ＥＮをラッチし、それを出力信号Ｅ
ＮＡＢＬＥとして出力するため、出力信号ＥＮＡＢＬＥ
がHighレベルに変化する。すると、切換回路２ｂ内のセ
レクタＳＬは、データ値がＤＡＴＡ２の出力信号ＱＥＸ
Ｔを出力信号ＱＩＮとして出力する。

【００５２】そして、その次に出力パルスＰＯが立ち上
がると、ラッチ回路２ｃは、データ値がＤＡＴＡ２の出
力信号ＱＩＮをラッチして出力するため、制御データＣ
ＤＨ，ＣＤＬのデータ値がＤＡＴＡ２に変化する。即
ち、本実施例のデータラッチ回路２は、外部から入力さ
れるデジタルデータＣＤＩの上位１７ビットと下位５ビ
ットとを、直接、制御データＣＤＨ，ＣＤＬとして出力
するのであるが、外部からのデジタルデータＣＤＩが変
化した場合に、その変化に対応した制御データＣＤＨ，
ＣＤＬを、直ちに出力するのではなく、外部からのイネ
ーブル信号ＥＮに応じて、且つ、出力パルスＰＯに同期
して出力するようにしている。そしてこれは、後述する
ようにリングオシレータ４がパルス信号の周回動作を行
っているときに、制御データＣＤＨ，ＣＤＬが変更され
ないようにするためである。

【００５３】そして次に、パルスセレクタ６は、図６に
示すように、リングオシレータ４に設けられた出力端子
Ｑ１〜Ｑ１６からの出力信号を、Ｑ１から順に夫々２個
単位で入力し、その各信号を制御データＣＤＬの２ビッ
ト目Ｄ２に応じて択一的に出力する、８個のセレクタＳ
Ｌからなる第１セレクタ群６ａと、第１セレクタ群６ａ
を構成する各セレクタＳＬからの出力信号を夫々２個単
位で入力し、その各信号を制御データＣＤＬの３ビット
目Ｄ３に応じて択一的に出力する、４個のセレクタＳＬ
からなる第２セレクタ群６ｂと、第２セレクタ群６ｂを
構成する各セレクタＳＬからの出力信号を夫々２個単位
で入力し、その各信号を制御データＣＤＬの４ビット目
Ｄ４に応じて択一的に出力する、２個のセレクタＳＬか
らなる第３セレクタ群６ｃと、第３セレクタ群６ｃを構
成する各セレクタＳＬからの出力信号を入力し、その各
信号を制御データＣＤＬの５ビット目Ｄ５に応じて択一
的に出力する第４セレクタ群としての１個のセレクタ６
ｄと、リングオシレータ４を構成する反転回路とほぼ同
一の反転動作時間Ｔｄを有し、セレクタ６ｄからの出力
信号を反転して出力するインバータＩＮＶ４０と、イン
バータＩＮＶ４０の２倍の反転動作時間（２・Ｔｄ）を
有し、セレクタ６ｄからの出力信号を反転して出力する
インバータＩＮＶ４１と、インバータＩＮＶ４０及びイ
ンバータＩＮＶ４１からの出力信号を入力し、その入力
信号を制御データＣＤＬの１ビット目Ｄ１に応じて択一
的に出力するセレクタ６ｅと、から構成されている。

【００５４】そして、第１セレクタ群６ａから第３セレ
クタ群６ｃまでを構成する各セレクタＳＬ、及び第４セ
レクタ群としてのセレクタ６ｄは、夫々に対応する制御
データＣＤＬのビット（Ｄ２〜Ｄ５）が０のときに、図
６において左側の入力信号、即ち、出力端子Ｑ１〜Ｑ１
６の番号（１〜１６）が小さい方に対応する信号を出力
するように接続されている。よって、制御データＣＤＬ
の所定ビットが１のときには、図６において右側の入力
信号が出力されることとなる。

【００５５】一方、セレクタ６ｅは、制御データＣＤＬ
の１ビット目Ｄ１が０のときには、インバータＩＮＶ４
０からの出力信号を、逆に、制御データＣＤＬの１ビッ
ト目が１のときには、インバータＩＮＶ４１からの出力
信号を、クロック信号ＣＬＫとしてダウンカウンタ８に
出力する。従って、リングオシレータ４で奇数段目に接
続された反転回路の出力を更に反転した信号がクロック
信号ＣＬＫとして出力されることになり、リングオシレ
ータ４上を周回する上述のメインエッジが、クロック信
号ＣＬＫの立ち上がりエッジとして現れることになる。

【００５６】このように構成されたパルスセレクタ６に
おいて、例えば、制御データＣＤＬとして「１８」を表
わす「１００１０」が入力されると、まず、第１セレク
タ群６ａの８個の各セレクタＳＬが、制御データＣＤＬ
の２ビット目Ｄ２が１であることから、夫々、出力端子
Ｑ２，Ｑ４，Ｑ６，Ｑ８，Ｑ１０，Ｑ１２，Ｑ１４，Ｑ
１６からの出力信号を選択して出力し、次に、第２セレ
クタ群６ｂの４個の各セレクタＳＬが、制御データＣＤ
Ｌの３ビット目Ｄ３が０であることから、第１セレクタ
群６ａからの出力信号のうち、出力端子Ｑ２，Ｑ６，Ｑ
１０，Ｑ１４からの出力信号を夫々選択して出力する。
そして、第３セレクタ群６ｃの２個の各セレクタＳＬ
が、制御データＣＤＬの４ビット目Ｄ４が０であること
から、第２セレクタ群６ｂからの出力信号のうち、出力
端子Ｑ２，Ｑ１０からの出力信号を夫々選択して出力
し、第４セレクタ群としてのセレクタ６ｄが、制御デー
タＣＤＬの５ビット目Ｄ５が１であることから、第３セ
レクタ群６ｃからの出力信号のうち、出力端子Ｑ１０か
らの出力信号を選択して出力する。

【００５７】そして、この出力端子Ｑ１０からの出力信
号は、インバータＩＮＶ４０又はインバータＩＮＶ４１
により反転されて出力されることになるが、この場合は
制御データＣＤＬの１ビット目Ｄ１が０であることか
ら、セレクタ６ｅは、インバータＩＮＶ４０の出力信号
をクロック信号ＣＬＫとしてダウンカウンタ８に出力す
る。

【００５８】即ち、制御データＣＤＬとして「１８」を
表わす「１００１０」が入力された場合には、その２ビ
ット目Ｄ２から５ビット目Ｄ５までの４ビットデータで
表される値「９」に１を加えた番号の出力端子Ｑ１０か
らの出力信号（リングオシレータ４において１９段目に
接続されたインバータＩＮＶ１９からの出力信号）が取
り出され、それがインバータＩＮＶ４０により反転され
てダウンカウンタ８に出力されることになる。従って、
この場合には、出力制御回路１０からの制御信号ＰＩが
Highレベルに変化してから、クロック信号ＣＬＫに立ち
上がりエッジが現れるまでの遅延時間Ｔａは、リングオ
シレータを構成する反転回路のほぼ２０個分の反転動作
時間（２０・Ｔｄ）となる。

【００５９】また、制御データＣＤＬとして「１９」を
表わす「１００１１」が入力された場合には、セレクタ
６ｅにより２倍の反転動作時間を有するインバータＩＮ
Ｖ４１が選択されるため、上述の遅延時間Ｔａは、リン
グオシレータ４を構成する反転回路のほぼ２１個分の反
転時間（２１・Ｔｄ）となる。

【００６０】つまり、本実施例においては、制御データ
ＣＤＬの全５ビットデータにより表される値へ２を加え
た値に、リングオシレータ４を構成する反転回路の反転
動作時間Ｔｄを乗じた時間が、制御信号ＰＩがHighレベ
ルに変化してからクロック信号ＣＬＫがHighレベルに変
化するまでの遅延時間Ｔａとなる。

【００６１】尚、本実施例において、パルスセレクタ６
を、１５個のセレクタＳＬ，６ｄを中心に構成している
のは、周知のデコーダ中心として構成すると回路規模が
大きくなってしまうためである。一方、ダウンカウンタ
８は、図１に示すように、プリセット端子ＰＲＥを備え
た周知のカウンタとして構成されており、そのプリセッ
ト端子ＰＲＥには、出力制御回路１０から出力される出
力パルスＰＯが入力されている。そして、出力パルスＰ
ＯがHighレベルのときに、データラッチ回路２からの１
７ビットの制御データＣＤＨをカウント値としてプリセ
ットすると共に、パルスセレクタ６から出力されるクロ
ック信号ＣＬＫの立ち上がりエッジ毎に、そのカウント
値を１づつ減少させ、カウント値が０になるとHighレベ
ルからLow レベルへ変化する検出信号ＢＯＲを出力す
る。

【００６２】そして、出力制御回路１０は、図１に示す
ように、ダウンカウンタ８からの検出信号ＢＯＲを反転
して出力するインバータＩＮＶ４２と、インバータＩＮ
Ｖ４２の出力信号をクロックとして入力すると共にデー
タ入力端子ＤがHighレベルにプルアップされた、Highア
クティブのクリア端子ＣＬＲを備えたＤフリップフロッ
プＤ−ＦＦ１と、ＤフリップフロップＤ−ＦＦ１の出力
信号Ｑを所定時間Ｔ１だけ遅延して出力する遅延線１２
と、遅延線１２からの出力信号を反転するインバータＩ
ＮＶ４３と、インバータＩＮＶ４３の出力信号ＱＤＢ及
びＤフリップフロップＤ−ＦＦ１の出力信号Ｑを入力す
るナンドゲートＮＡＮＤ４４と、ナンドゲートＮＡＮＤ
４４の出力信号ＱＯ及び外部からの発振開始信号ＰＳを
入力するナンドゲートＮＡＮＤ４５と、ナンドゲートＮ
ＡＮＤ４５の出力信号ＰＲＩを入力し、負荷駆動能力を
大きくして出力パルスＰＯとして出力するバッファＢＦ
と、出力信号ＰＲＩ及び出力パルスＰＯを入力し、リン
グオシレータ４へ制御信号ＰＩを出力するノアゲートＮ
ＯＲ１と、出力パルスＰＯを所定時間Ｔ２だけ遅延して
出力する遅延線１４と、遅延線１４からの出力信号を反
転するインバータＩＮＶ４６と、インバータＩＮＶ４６
からの出力信号及び出力パルスＰＯを入力し、Ｄフリッ
プフロップＤ−ＦＦ１のクリア信号ＣＬＲを出力するノ
アゲートＮＯＲ２と、から構成されている。

【００６３】この出力制御回路１０においては、外部か
ら入力される発振開始信号ＰＳがLow レベルであるとき
には、ナンドゲートＮＡＮＤ４５の出力信号ＰＲＩがHi
ghレベルとなって、バッファＢＦからHighレベルの出力
パルスＰＯを出力すると共に、ノアゲートＮＯＲ１から
リングオシレータ４にLow レベルの制御信号ＰＩを出力
してリングオシレータ４の作動を停止させる。そして、
発振開始信号ＰＳがHighレベルになると、出力パルスＰ
ＯがLow レベルに変化すると共に、制御信号ＰＩがHigh
レベルに変化するため、リングオシレータ４上に図３に
示す如くメインエッジとリセットエッジとからなるパル
ス信号が周回するようになる。

【００６４】その後、リングオシレータ４上をメインエ
ッジが周回してパルスセレクタ６からクロック信号ＣＬ
Ｋが出力され、ダウンカウンタ８により検出信号ＢＯＲ
が出力されると、ＤフリップフロップＤ−ＦＦ１が、イ
ンバータＩＮＶ４２を介して検出信号ＢＯＲの立ち下が
りエッジをラッチし、その出力信号ＱがHighレベルにな
る。この結果、ナンドゲートＮＡＮＤ４４の出力信号Ｑ
ＯがLow レベルになるため、出力パルスＰＯがHighレベ
ルに変化すると共に、制御信号ＰＩがLow レベルに変化
してリングオシレータ４の作動が停止する。

【００６５】そして、この状態で、遅延線１２の遅延時
間Ｔ１により決定される時間だけ経過すると、インバー
タＩＮＶ４３の出力信号ＱＤＢがLow レベルに変化する
ため、ナンドゲートＮＡＮＤ４４の出力信号ＱＯがHigh
レベルに戻って、再び、出力パルスＰＯがLow レベルに
変化すると共に、制御信号ＰＩがHighレベルに変化し、
この結果、リングオシレータ４上で再びパルス信号が周
回する。

【００６６】尚、上述のように出力パルスＰＯがHighレ
ベルからLow レベルに変化すると、遅延線１４とインバ
ータＩＮＶ４６とにより、ノアゲートＮＯＲ２からは、
遅延線１４の遅延時間Ｔ２により決定される時間だけ、
HighレベルのＣＬＲ信号が出力されることとなるため、
ＤフリップフロップＤ−ＦＦ１はクリアされ、その出力
信号ＱはHighレベルからLow レベルに戻ることとなる。

【００６７】ここで、以上のように構成されたデジタル
制御発振装置の全体の動作について図７を用いて説明す
る。尚、データラッチ回路２からは、予め、データ値が
ｎＨの制御データＣＤＨと、データ値がｎＬの制御デー
タＣＤＬとが出力されているものとする。また、図７に
おいて、ＤＣＯＵはダウンカウンタ８のカウント値を表
している。

【００６８】図７に示す如く、発振開始信号ＰＳがLow
レベルであるときには、出力パルスＰＯはHighレベルと
なって、そのときの制御データＣＤＨの値ｎＨが、ダウ
ンカウンタ８にカウント値としてプリセットされる。ま
た、制御信号ＰＩはLow レベルとなって、リングオシレ
ータ４はパルス信号の周回動作を停止する。

【００６９】そして、発振開始信号ＰＳをHighレベルに
変化させると、出力パルスＰＯがLow レベルに変化する
と共に、制御信号ＰＩがHighレベルに変化して、リング
オシレータ４がパルス信号の周回動作を開始し、当該装
置の発振動作が開始する。その後、制御データＣＤＬの
値ｎＬへ２を加えた値にリングオシレータ４を構成する
反転回路（ナンドゲート及びインバータ）の反転動作時
間Ｔｄを乗じた時間Ｔａ１だけ経過すると、パルスセレ
クタ６から出力されるクロック信号ＣＬＫに１発目の立
ち上がりエッジが発生し、ダウンカウンタ８のカウント
値がｎＨからｎＨ−１に変化する。

【００７０】尚、出力パルスＰＯがHighレベルからLow
レベルに変化すると、出力制御回路１０内のクリア信号
ＣＬＲが、ほぼ遅延線１４の遅延時間Ｔ２だけHighレベ
ルとなり、ＤフリップフロップＤ−ＦＦ１がクリアさ
れ、その出力信号ＱがLow レベルに確定する。

【００７１】そしてそれ以後、パルスセレクタ６から
は、リングオシレータ４上をメインエッジが１周する時
間（３２・Ｔｄ）を１周期としたクロック信号ＣＬＫが
出力され、クロック信号ＣＬＫが立ち上がる度にダウン
カウンタ８のカウント値ＤＣＯＵが減少していく。そし
て、カウント値ＤＣＯＵが０になると、ダウンカウンタ
８からの検出信号ＢＯＲがLow レベルに変化して、出力
パルスＰＯがHighレベルに変化すると共に、制御信号Ｐ
ＩがLow レベルとなって、リングオシレータ４のパルス
信号の周回動作が一旦停止する。

【００７２】ここで、出力パルスＰＯがLow からHighレ
ベルに変化する前に、外部からのデジタルデータＣＤＩ
が、上位１７ビットの値がｍＨで下位５ビットの値がｍ
Ｌのものに変更されており、図５に示したように、外部
からHighレベルのイネーブル信号ＥＮが入力されて、デ
ータラッチ回路２の切換回路２ｂにおける各セレクタＳ
Ｌの出力信号ＱＩＮの値が、既に変更後のデジタルデー
タＣＤＩに対応して変化している場合には、図７に示す
ように、出力パルスＰＯがLow からHighレベルに変化し
たタイミングで、データラッチ回路２から出力される制
御データＣＤＨ及びＣＤＬの値が、夫々、ｍＨとｍＬと
に変化して、パルスセレクタ６の設定が変更されると共
に、ダウンカウンタ８にカウント値としてｍＨがプリセ
ットされる。

【００７３】その後、出力制御回路１０の遅延線１２の
遅延時間Ｔ１だけ経過すると、再び、出力パルスＰＯが
Low レベルに変化すると共に、制御信号ＰＩがHighレベ
ルに変化して、リングオシレータ４がパルス信号の周回
動作を再開し、上述と同様に、制御データＣＤＬの値ｍ
Ｌへ２を加えた値にリングオシレータ４を構成する反転
回路の反転動作時間Ｔｄを乗じた時間Ｔａ２だけ経過す
ると、クロック信号ＣＬＫが立ち上がり、それ以後、リ
ングオシレータ４上をメインエッジが１周する毎に、ダ
ウンカウンタ８のカウント値が減少して、再び出力パル
スＰＯがHighレベルに変化する。

【００７４】即ち、本実施例のデジタル制御発振装置に
おいては、制御データＣＤＬの値へ２を加えた値にリン
グオシレータ４を構成する反転回路の反転動作時間Ｔｄ
を乗じた時間と、制御データＣＤＨの値から１を減じた
値にリングオシレータ４の全反転回路数とその反転動作
時間Ｔｄとを乗じた時間と、出力制御回路１０における
遅延線１２の遅延時間Ｔ１と、を加算した時間毎に、出
力パルスＰＯがHighレベルに変化することとなり、この
周期が、当該装置の発振周期となるのである。

【００７５】以上説明したように、本実施例のデジタル
制御発振装置によれば、外部から入力するデジタルデー
タＣＤＩを変更することにより、出力パルスＰＯの出力
周期を任意に調整することができる。しかも、その出力
周期は、ダウンカウンタ８のカウント数、即ちデジタル
データＣＤＩの上位１７ビットにより大まかに決定で
き、デジタルデータＣＤＩの下位５ビットによりリング
オシレータ４の出力端子Ｑ１〜Ｑ１６及びパルスセレク
タ６内のインバータＩＮＶ４０，ＩＮＶ４１を任意に選
択して、１個の反転回路の反転動作時間Ｔｄ単位で微調
整できるため、出力パルスＰＯの出力周周期を広範囲
に、且つ高分解能でデジタル制御することが可能とな
る。

【００７６】また、本実施例のデジタル制御発振装置に
おいては、リングオシレータ４を構成する反転回路（ナ
ンドゲート及びインバータ）と、パルスセレクタ６内の
反転回路（インバータＩＮＶ４０，ＩＮＶ４１）とを共
通に使用して、出力パルスＰＯの出力周期を調整するよ
うにしており、また、リングオシレータ４で発生したパ
ルス信号が、クロック信号ＣＬＫとしてダウンカウンタ
８に出力されるまでに通過するパルスセレクタ６内のセ
レクタの数は、常に同一（本実施例では５個）となるた
め、出力パルスＰＯの出力周期を、デジタルデータＣＤ
Ｉの値に対応して確実に階段状に増減させることができ
る。

【００７７】また更に、本実施例のデジタル制御遅延装
置においては、リングオシレータ４を３２個の反転回路
で構成すると共に、等間隔に接続された奇数段目の１６
個の反転回路からのみ択一的にパルス信号を取り出すよ
うに構成しているため、各パルス信号の時間差が均一と
なり、出力パルスＰＯの出力周期を均等な分解能で制御
することができる。

【００７８】そして、本実施例のデジタル制御遅延装置
においては、パルス信号を取り出すための出力端子Ｑ１
〜Ｑ１６を選択してから、その出力端子から出力される
パルス信号のメインエッジをカウントして、出力パルス
ＰＯの出力周期を得るようにしているため、特に装置構
成を複雑にすることなく、上述の効果を得ることができ
るようになる。

【００７９】尚、図１に示すように、本実施例の出力制
御回路１０において、ナンドゲートＮＡＮＤ４５の出力
信号ＰＲＩと出力パルスＰＯとをノアゲートＮＯＲ１に
入力して、制御信号ＰＩを出力するようにしているの
は、図７に示すように、出力信号ＰＲＩの立ち上がりに
より直ちにリングオシレータ４を停止させ、出力パルス
ＰＯの立ち下がりによりリングオシレータ４を再作動さ
せるためであり、制御信号ＰＩがLow レベルになってか
ら再びHighレベルになるまでの時間をより大きく設定す
るためである。そして、これにより、遅延線１２の遅延
時間Ｔ１を必要以上に大きくすることなく、ダウンカウ
ンタ８及びパルスセレクタ６で行われる設定の切換時間
を確保して、当該装置の最高発振周波数をより大きく設
定できるようにしているのである。

【００８０】また、本実施例のデジタル制御発振装置に
おいては、リングオシレータ４を構成する３２個の反転
回路のうち、奇数段目に接続された１６個の反転回路か
らのみ択一的にパルス信号を取り出すようにしたが、こ
れは、隣接する反転回路から出力されるパルス信号は、
エッジの方向が反対となるため、その両方のエッジをダ
ウンカウンタ８によりカウントすることができないため
である。

【００８１】よって通常は、リングオシレータ４から取
り出す各パルス信号の最小時間差が反転回路２個分の反
転動作時間（２・Ｔｄ）となるため、発振周波数を制御
可能な分解能は、２・Ｔｄとなってしまうのであるが、
本実施例のデジタル制御発振装置においては、制御デー
タＣＤＬの１ビット目Ｄ１に応じて、パルスセレクタ６
内のインバータＩＮＶ４０，ＩＮＶ４１を切り換えるこ
とにより、制御分解能を反転回路１個分の反転動作時間
Ｔｄに向上させているのである。

【００８２】次に、第２実施例のデジタル制御発振装置
について図８及び図９を用いて説明する。尚、第２実施
例のデジタル制御発振装置は、上述の第１実施例のデジ
タル制御発振装置に対して、出力制御回路の構成が異な
るだけであり、その他の部分は全く同一である。

【００８３】即ち、上記第１実施例のデジタル制御発振
装置における出力制御回路１０は、図１に示すように、
遅延線１４、インバータＩＮＶ４６、及びノアゲートＮ
ＯＲ２によって、ＤフリップフロップＤ−ＦＦ１をクリ
アするように構成したものであったが、第２実施例のデ
ジタル制御発振装置における出力制御回路２０は、図８
に示すように、ＤフリップフロップＤ−ＦＦ１の代わり
に、クリア端子がLowアクティブのＤフリップフロップ
Ｄ−ＦＦ２を備えると共に、ＤフリップフロップＤ−Ｆ
Ｆ２の出力信号Ｑと、この出力信号Ｑを遅延線１２によ
り所定時間Ｔ１だけ遅延した信号ＱＤと、をナンドゲー
トＮＡＮＤ４６に入力し、このナンドゲートＮＡＮＤ４
６の出力信号と出力パルスＰＯとをアンドゲートＡＮＤ
に入力して、その出力信号をクリア信号ＣＬＲとして、
ＤフリップフロップＤ−ＦＦ２に出力するように構成さ
れている。

【００８４】このように構成されたデジタル制御発振装
置においては、図９に示すように、ダウンカウンタ８か
らの検出信号ＢＯＲがHighからLow レベルに変化する
と、ＤフリップフロップＤ−ＦＦ２の出力信号ＱがLow
からHighレベルに変化し、その後、時間Ｔ１だけ経過す
ると、遅延線１２の出力信号ＱＤがLow からHighレベル
に変化する。すると、直ちにクリア信号ＣＬＲがHighか
らLow レベルに変化してＤフリップフロップＤ−ＦＦ２
がクリアされ、ＤフリップフロップＤ−ＦＦ２の出力信
号ＱがLow レベルになると、直ちにクリア信号ＣＬＲが
Highレベルに戻る、といった具合いにＤフリップフロッ
プＤ−ＦＦ２のクリア動作が行われる。

【００８５】そして、このような第２実施例のデジタル
制御発振装置によれば、第１実施例における出力制御回
路１０のように遅延線１４を設けることなくＤフリップ
フロップＤ−ＦＦ２のクリアができるため、より簡単な
装置構成で、出力パルスＰＯの出力周期を制御できるの
である。

【００８６】ここで、上記第１及び第２実施例のデジタ
ル制御発振装置は、リングオシレータ４を偶数個の反転
回路で構成したものであったが、リングオシレータを奇
数個の反転回路により構成してもよい。そこで次に、第
３実施例として、リングオシレータを１５個の反転回路
で構成した場合のデジタル制御発振装置について簡単に
説明する。尚、本実施例のデジタル制御発振装置は、上
記第１及び第２実施例のデジタル制御発振装置と概ね同
様に構成されるが、リングオシレータとパルスセレクタ
の構成、及び外部からのデジタルデータＣＤＩを３０進
のデジタルデータに変換してデータラッチ回路２に出力
するデータ変換回路を備える点、のみが異なる。

【００８７】まず、第３実施例のデジタル制御発振装置
におけるリングオシレータ２２は、図１０に示すよう
に、起動用反転回路としてのナンドゲートＮＡＮＤと１
４個のインバータＩＮＶとからなる１５個の反転回路
を、リング状に接続して構成されており、ナンドゲート
ＮＡＮＤのインバータＩＮＶとは反対側の入力端子に
は、第１及び第２実施例の場合と同様に、制御信号ＰＩ
が入力されている。また、本実施例においては、リング
オシレータ２２内の１つ置きの反転回路の順に、出力端
子Ｑ１〜Ｑ１５が設けられている。

【００８８】尚、このように出力端子Ｑ１〜Ｑ１５を１
つ置きの反転回路の順に設けているのは、第１及び第２
実施例の場合と同様に、隣接する反転回路から出力され
るパルス信号は、エッジの方向が反対になるためであ
る。このように構成されたリングオシレータ２２におい
て、制御信号ＰＩがLow レベルのときには、ナンドゲー
トＮＡＮＤの出力が強制的にHighレベルとなり、次段の
インバータＩＮＶの出力がLow レベルとなり、更に次段
のインバータＩＮＶの出力がHighレベルとなるというよ
うに、各反転回路が順次反転し、ナンドゲートＮＡＮＤ
には、出力信号と同じレベルの信号が入力されることと
なり、リングオシレータ２２は、この状態で安定する。

【００８９】そして、制御信号ＰＩがHighレベルに変化
すると、ナンドゲートＮＡＮＤが反転動作を開始し、各
反転回路での反転動作時間Ｔｄのほぼ１５倍の時間（１
５・Ｔｄ）を経過した時点で、ナンドゲートＮＡＮＤに
出力信号と同一レベルの信号が入力され、再びナンドゲ
ートＮＡＮＤの出力レベルが反転する、といった動作を
繰り返す。従って、リングオシレータ２２の各出力端子
Ｑ１〜Ｑ１５からは、上記時間（１５・Ｔｄ）の２倍の
時間（３０・Ｔｄ）を１周期とするパルス信号が出力さ
れることになる。

【００９０】一方、本実施例のデジタル制御発振装置に
おけるパルスセレクタは、図６に示したパルスセレクタ
６と同様の構成であるが、リングオシレータ２２が出力
端子Ｑ１６を備えていないための、図６において、出力
端子Ｑ１６の代わりに出力端子Ｑ１を第１セレクタ群６
ａへ入力する構成となる。

【００９１】そして、追加して設けるデータ変換回路
は、外部からのデジタルデータＣＤＩを、例えば、「１
０…００，１１１１０」を「１０…０１，０００００」
に変換するというように、３０進のデジタルデータに変
換してデータラッチ回路２に出力する公知の構成であ
る。

【００９２】そして、このようなデジタル制御発振装置
においては、上記の如くデジタルデータＣＤＩを変換す
るデータ変換回路を設けなければならないものの、第１
及び第２実施例の場合と同様に、外部からのデジタルデ
ータＣＤＩの値に応じて、出力パルスＰＯの出力周期
を、リングオシレータ２２を構成する反転回路での反転
動作時間Ｔｄ単位で制御することができるのである。

【００９３】以上のように、上述した第１〜第３実施例
のデジタル制御発振装置によれば、外部から入力するデ
ジタルデータＣＤＩによって、出力パルスＰＯの発振周
期（即ち発振周波数）を設定することができるのである
が、その発振周波数は、リングオシレータ４，２０内で
のパルス信号の周回動作によって決定されるため、リン
グオシレータ４，２０を構成している反転回路（ナンド
ゲート及びインバータ）の反転動作時間Ｔｄが変動する
と、デジタルデータＣＤＩの値に対応して発振周波数を
正確に制御できなくなってしまう。

【００９４】しかし上記実施例のデジタル制御発振装置
は、発振周期をデジタル制御可能であるため、デジタル
制御発振装置からの出力パルスＰＯの発振周期と、水晶
発振器等の基準発振器からの出力パルスの基準周期とを
比較して、その割合に応じた補正データを予め設定して
おき、この補正データにより外部から入力されるデジタ
ルデータＣＤＩを補正してデータラッチ回路２に入力す
るようにすれば、発振周波数の補正を簡単，且つ確実に
行なうことができるようになる。以下、この補正データ
を求めるための補正データ演算装置の一例について、図
１１及び図１２を用いて説明する。

【００９５】図１１に示す如く、この補正データ演算装
置は、入力パルスの位相差を符号化するパルス位相差符
号化回路８１，８２と、パルス位相差符号化回路８１，
８２からの符号化データに基づき補正データＤｏを算出
する補正値演算回路８３とから構成されており、一方の
パルス位相差符号化回路８１には、水晶発振器等の基準
発振器からの基準パルスＰＡと上記実施例のデジタル制
御発振装置からの出力パルスＰＯとを入力し、他方のパ
ルス位相差符号化回路８２には、水晶発振器等の基準発
振器からの基準パルスＰＡとこの基準パルスＰＡを一定
時間遅延させた基準パルスＰＢとを入力するようにされ
ている。尚パルス位相差符号化回路８１に入力する出力
パルスＰＯは、デジタル制御発振装置を、発振周期が基
準パルスＰＡと同じ周期となるようにデジタルデータＣ
ＤＩを入力して動作させたときの信号である。

【００９６】また上記各パルス位相差符号化回路８１，
８２は、図１２に示す如く、オアゲートＯＲ，ナンドゲ
ートＮＡＮＤ，及び偶数個のインバータＩＮＶをリング
状に連結したリング遅延パルス発生回路８４と、カウン
タ８６と、パルスセレクタ８８と、エンコーダ９０とか
ら構成されている。このパルス位相差符号化回路８１，
８２は、本願出願人が特願平２−１５８６５号等にて先
に提案した回路であり、次のように動作する。

【００９７】即ち上記各パルス位相差符号化回路８１，
８２においては、リング遅延パルス発生回路８４のオア
ゲートＯＲの入力端に基準パルスＰＡが与えられる。す
るとリング遅延パルス発生回路８４の途中から、その基
準パルスＰＡが通過したインバータＩＮＶの段数によっ
て遅延時間が決まるところの複数の遅延パルスが出力さ
れ、パルスセレクタ８８に入力される。またパルスセレ
クタ８８には、もう一つの入力パルスＰＯ又はＰＢが入
力され、このパルスＰＯ又はＰＢが入力されると、基準
パルスＰＡが達している段のリング遅延パルス発生回路
８４からの入力だけをパルスセレクタ８８が選択し、こ
の選択された入力に対応する信号をエンコーダ９０に出
力する。するとエンコーダ９０からはその入力に対応す
る２進数デジタル信号が出力される。またリング遅延パ
ルス発生回路８４の最終段のインバータＩＮＶ出力はオ
アゲートＯＲに接続されているため、リングを構成して
いる全回路による遅延時間を伴って、基準パルスＰＡが
オアゲートＯＲに戻り、この結果、基準パルスＰＡはリ
ング遅延パルス発生回路８４内を周回する。カウンタ８
６はこの周回回数をカウントするために、最終段のイン
バータＩＮＶ出力に接続されており、そのカウント結果
をエンコーダ９０の出力の上位ビットとして出力する。

【００９８】この結果、図１１（ｂ）に示す如く、上記
各パルス位相差符号化回路８１，８２からの出力によ
り、パルスＰＡとＰＯ，又はパルスＰＡとＰＢの時間差
が、デジタル値ＤAO又はＤABとして得られることとな
る。尚上記パルス位相差符号化回路８１，８２の構成等
については、特願平２−１５８６５号等に詳述されてい
るため、これ以上の説明は省略する。

【００９９】このようにパルス位相差符号化回路８１に
より、デジタル制御発振装置からの出力パルスＰＯと水
晶発振器等の基準発振器からの基準パルスＰＡとの時間
差を表すデジタル値ＤAOが得られ、パルス位相差符号化
回路８２により、基準パルスＰＡと基準パルスＰＢとの
時間差を表すデジタル値ＤABが得られる。そしてこうし
て得られたデジタル値ＤAB，ＤAOの内、デジタル値ＤAB
は同じ周期の基準信号ＰＡ，ＰＢの入力時間差を表すも
のであり、その時間差も既知であるため、得られたデジ
タル値ＤABは基準時間データとして使用することができ
る。一方デジタル値ＤAOは、単に基準パルスＰＡの立上
がりと出力パルスＰＯの立上がりの時間差を表すもので
あるため、このデジタル値ＤAOから基準パルスＰＡと出
力パルスＰＯとの周期のずれを直接求めることができな
い。

【０１００】そこで補正値演算回路８３では、まずパル
ス位相差符号化回路８１により連続して２回得られたデ
ジタル値ＤAO1 及びＤAO2 の差をとることにより、基準
パルスＰＡに対する出力パルスＰＯの周期の時間差に対
応したデジタル値△ＤAO（＝ＤAO2 −ＤAO1 ）を求め
る。尚このデジタル値△ＤAOは、正であれば出力パルス
ＰＯの周期が基準パルスＰＡより長く、逆に△ＤAOが負
であれば出力パルスＰＯの周期が基準パルスＰＡより短
いことを表している。

【０１０１】そして次に、このデジタル値△ＤAOを、上
記デジタル値ＤABとそのデジタル値ＤABが表す既知の時
間ＴABとを用いて、出力パルスＰＯと出力パルスＰＡと
の時間差を正確に表す時間差データＴAO（＝ＴAB・△Ｄ
AO／ＤAB）を求め、この時間差データＴAOを、基準パル
スＰＡの基準発振周期ＴＡに加えて、出力パルスＰＯの
実際の発振周期ＴＯ（＝ＴＡ＋ＴAO）を求め、この発振
周期ＴＯにより基準発振周期ＴＡを除算することによ
り、補正データＤｏ（＝ＴＡ／ＴＯ）を求める。

【０１０２】この結果、例えば発振周波数１ＭＨｚ（発
振周期１０００nsec.） の基準発振器を使って補正デー
タを求めるために、デジタルデータＣＤＩによりデジタ
ル制御発振装置を１０００nsec. の発振周期で動作させ
たとき、実際の発振周期が８００nsec. である場合に
は、時間差データＴAOとして−２００nsec. が求めら
れ、発振周期ＴＯがこの値ＴAOと基準発振周期ＴＡ（＝
１０００nsec.） とから８００nsec. となり、補正デー
タＤｏとして、１．２５（＝１０００／８００）が求め
られる。

【０１０３】従ってその後デジタル制御発振装置を動作
させる際には、デジタルデータＣＤＩをこの補正データ
Ｄｏにより補正した値ＣＣＤＩ（＝Ｄｏ・ＣＤＩ）をデ
ータラッチ回路２に入力することにより、デジタルデー
タＣＤＩに対応した発振周期で出力パルスＰＯを発生さ
せることができる。

【０１０４】また次に上記実施例のデジタル制御発振装
置は、データラッチ回路２に入力するデジタルデータＣ
ＤＩにより発振周波数を数十ＭＨｚの高周波領域までデ
ジタル制御可能であるため、通信装置やモータ制御装置
等で使用される高周波用のＰＬＬにも適用することがで
き、例えば図１３（ａ）に示す如く、周波数可変発振器
９２に上記実施例のデジタル制御発振装置を、位相比較
器９４に上記図１２に示したパルス位相差符号化回路
を、ループフィルタ９６に周知のデジタルフィルタを用
いて、ＰＬＬを構成すれば、Ａ／Ｄ変換器等を必要とし
ない、高周波のデジタルＰＬＬを構成することができ
る。

【０１０５】尚図１３（ｂ）はこのデジタルＰＬＬの動
作を表すタイムチャートであり、周波数可変発振器９２
からの出力パルスＰＯと外部から入力される基準パルス
ＰＣとの位相差が、位相比較器９４によりデジタル値Ｄ
Ａとして求められ、そのデジタル値ＤＡがループフィル
タ９６にてデジタル値ＤＢに変換されて、周波数可変発
振器９２に入力され、この結果、出力パルスＰＯが基準
パルスＰＣに制御されることを表している。そしてこの
ようなＰＬＬでは、上述のデジタル制御発振装置のリン
グオシレータのインバータ反転時間変動は自動的に補正
されるため（フィードバックがかかっているため）、発
振周波数制御データの補正を行なう必要はない。

【０１０６】以上、出力パルスＰＯの出力周期（発振周
波数）を、外部からのデジタルデータＣＤＩに応じて制
御可能なデジタル制御発振装置について説明したが、上
記実施例のデジタル制御発振装置においては、発振開始
信号ＰＳをHighレベルに変化させてから、ダウンカウン
タ８が出力する検出信号ＢＯＲがLow レベルに変化する
までの時間、延いては出力パルスＰＯがHighレベルに変
化するまでの時間が、外部からのデジタルデータＣＤＩ
の値に対応して得られるため、例えば、出力パルスＰＯ
の立ち上がりエッジをラッチするラッチ回路を設けるよ
うに構成すれば、発振開始信号ＰＳをHighレベルに変化
させてから出力パルスＰＯがHighレベルに変化するまで
の遅延時間を、外部からのデジタルデータＣＤＩに応じ
て制御可能なデジタル制御遅延装置を得ることができ
る。また、上述のように特にラッチ回路を設けなくて
も、例えば、上記実施例のデジタル制御発振装置におい
て、出力制御回路１０，２０を排除し、外部からの発振
開始信号ＰＳを、制御信号ＰＩの代わりに直接リングオ
シレータ４，２０へ入力すると共に、発振開始信号ＰＳ
の反転信号をデータラッチ回路２及びダウンカウンタ８
に入力するようにしてもよい。尚、この場合は、発振開
始信号ＰＳをHighレベルに変化させてから、ダウンカウ
ンタ８からの検出信号ＢＯＲがLow レベルになるまでの
時間が遅延時間となる。

【０１０７】そして、このように構成したデジタル制御
遅延装置によれば、従来の遅延装置のように遅延素子を
増加することなく、遅延時間を広範囲に制御することが
できる。

【図面の簡単な説明】

【図１】第１実施例のデジタル制御発振装置の構成を表
すブロック図である。

【図２】第１実施例のリングオシレータ４の構成を表す
構成図である。

【図３】第１実施例のリングオシレータ４の動作を表す
タイムチャートである。

【図４】第１実施例のデータラッチ回路２の構成を表す
構成図である。

【図５】第１実施例のデータラッチ回路２の動作を表す
タイムチャートである。

【図６】第１実施例のパルスセレクタ６の構成を表す構
成図である。

【図７】第１実施例のデジタル制御発振装置全体の動作
を表すタイムチャートである。

【図８】第２実施例のデジタル制御発振装置の構成を表
すブロック図である。

【図９】第２実施例のデジタル制御発振装置全体の動作
を表すタイムチャートである。

【図１０】第３実施例のデジタル制御発振装置に用いる
リングオシレータ２２の構成を表す構成図である。

【図１１】実施例のデジタル制御発振装置の発振周期を
補正するための補正データを求める補正データ演算装置
の構成及びその動作を表す説明図である。

【図１２】補正データ演算装置のパルス位相差符号化回
路８１，８２の構成を表す回路図である。

【図１３】実施例のデジタル制御発振装置を用いたデジ
タルＰＬＬの構成を及びその動作を表す説明図である。

【符号の説明】

２…データラッチ回路 ４，２２…リングオシレータ
６…パルスセレクタ ６ａ…第１セレクタ群 ６ｂ…第２セレクタ群
６ｃ…第３セレクタ群 ６ｄ，６ｅ，ＳＬ…セレクタ ８…ダウンカウンタ １０，２０…出力制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 遅延時間をデジタル制御可能なデジタル
   制御遅延装置であって、 入力信号を反転して出力する反転回路が複数個リング状
   に連結されると共に、該反転回路の一つが入力信号の反
   転動作を外部からの制御信号により制御可能な起動用反
   転回路として構成され、上記制御信号の入力による該起
   動用反転回路の反転動作開始に伴いパルス信号を周回さ
   せるパルス周回回路と、 外部からのデジタルデータのうち上記パルス周回回路か
   らパルス信号を取り出すための所定の反転回路の接続位
   置を表わすデジタルデータに対応する反転回路を選択
   し、該選択した反転回路から出力されるパルス信号を取
   り出すパルスセレクト手段と、 該パルスセレクト手段により取り出されたパルス信号の
   所定のエッジをカウントし、該カウント数が、外部から
   のデジタルデータのうち上記パルス周回回路内でのパル
   ス信号の周回回数を表わすデジタルデータに達した旨を
   検出するカウント手段と、 該カウント手段にてカウント値が上記周回回数を表わす
   デジタルデータに達した旨が検出されると、検出信号を
   出力する出力手段と、 を備えたことを特徴とするデジタル制御遅延装置。
2. 【請求項２】 請求項１に記載のデジタル制御遅延装置
   において、 上記パルス周回回路を偶数個の反転回路により構成する
   と共に、該パルス周回回路内で夫々等間隔に接続された
   所定の２ⁿ 個の反転回路から夫々出力信号を取り出すた
   めの出力端子を設け、 上記パルスセレクト手段を、 上記出力端子に接続され、該出力端子からの出力信号を
   上記起動用反転回路に近い方から順に夫々２個単位で入
   力し外部からの１ビットデータに基づき上記起動用反転
   回路に近い方の信号又は上記起動用反転回路に近くない
   方の信号を夫々択一的に出力する２^n-1 個のセレクト回
   路からなる最下位セレクト回路群と、 該最下位セレクト回路群の出力端子に順次階層的に接続
   され、上記セレクト回路と同様に入力した２個の信号を
   外部からの１ビットデータに基づき択一的に出力する２
   ^n-2 個から１個までのセレクト回路から夫々なるｎ−１
   個の上位セレクト回路群と、から構成し、 更に、上記反転回路の接続位置を表わすデジタルデータ
   の最下位ビットから上位ビットへの各ビットを、上記各
   セレクト回路群を構成するセレクト回路毎に共通の１ビ
   ットデータとして、上記最下位セレクト回路群から上記
   １個のセレクト回路からなる上位セレクト回路群の順で
   各セレクト回路へ入力してなること、 を特徴とするデジタル制御遅延装置。
3. 【請求項３】 発振周波数をデジタル制御可能なデジタ
   ル制御発振装置であって、 請求項１又は請求項２に記載のデジタル制御遅延装置
   に、 上記出力手段により検出信号が出力されると上記起動用
   反転回路の動作を停止させ、所定の一定時間経過後に再
   び上記起動用反転回路を動作させて上記パルス周回回路
   内でパルス信号を周回させると共に、上記検出信号を発
   振信号として出力する周回動作制御手段を設けたこと、 を特徴とするデジタル制御発振装置。