JPH0730374A - Digital filter with delay function - Google Patents
Digital filter with delay functionInfo
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- JPH0730374A JPH0730374A JP5173166A JP17316693A JPH0730374A JP H0730374 A JPH0730374 A JP H0730374A JP 5173166 A JP5173166 A JP 5173166A JP 17316693 A JP17316693 A JP 17316693A JP H0730374 A JPH0730374 A JP H0730374A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、デジタルフィルタ、特
に、遅延機能を備えた非巡回型あるいはFIR(Infini
te Impulse Response)のフィルタに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital filter, and more particularly, to an acyclic or FIR (Infini
te Impulse Response) filter.
【0002】[0002]
【従来の技術】従来、デジタルフィルタ、例えば、特開
昭60−241314号公報に示されているようなデジ
タルフィルタから出力されたディジタル信号に対し、異
なった遅延時間を与える場合、そのフィルタ出力にフィ
ルタとは別個に遅延回路を設けるのが普通である。この
ような遅延回路としては、タップ付きの遅延線か、シフ
トレジスタか、あるいは、特開平1−154619号公
報に示されているような可変遅延回路を使うことができ
る。2. Description of the Related Art Conventionally, when different delay times are given to digital signals output from a digital filter, for example, a digital filter as disclosed in Japanese Patent Laid-Open No. 60-241314, the filter output is used. It is usual to provide a delay circuit separately from the filter. As such a delay circuit, a delay line with a tap, a shift register, or a variable delay circuit as disclosed in Japanese Patent Application Laid-Open No. 1-154619 can be used.
【0003】[0003]
【発明が解決しようとする課題】上記の方法では、デジ
タルフィルタ素子とは別の遅延素子あるいは複雑な遅延
回路を使用しなければならない。従って、本発明の目的
は、より簡単にフィルタ機能と可変遅延機能の両方を実
現する方法及び装置を提供することである。また、本発
明のもう1つの目的は、可変遅延機能を備えたデジタル
フィルタを提供することである。In the above method, a delay element other than the digital filter element or a complicated delay circuit must be used. Therefore, it is an object of the present invention to provide a method and apparatus that realizes both a filter function and a variable delay function more easily. Another object of the present invention is to provide a digital filter having a variable delay function.
【0004】[0004]
【課題を解決するための手段】上記目的を実現するた
め、本発明による、デジタル信号を受けてフィルタした
デジタル信号を出力する、所定数のタップをもつ非巡回
型デジタルフィルタでは、イ)前記所定数より第1の数
だけ小さい第2の数の前記タップを、フィルタ機能のた
めに割り当て、ロ)前記第1の数の前記タップを、遅延
機能のために割り当て、ハ)前記第2の数の互いに隣接
するタップの各々に対し適用する一連のフィルタ係数
と、残りの前記第1の数のタップに対し適用するゼロの
係数と、から成る一連の係数を生成し、ニ)前記一連の
係数の各々を、対応する前記タップに適用する、ことに
より、フィルタ機能と遅延機能との両方を実現するよう
にする。To achieve the above object, in the non-recursive digital filter having a predetermined number of taps for receiving a digital signal and outputting a filtered digital signal according to the present invention, a) the predetermined A second number of taps that is less than the first number by a number for the filter function, b) the first number of taps for a delay function, and c) the second number. A series of filter coefficients to be applied to each of the taps adjacent to each other and a zero coefficient to be applied to the remaining first number of taps, d) said series of coefficients By applying each of these to the corresponding tap, both the filter function and the delay function are realized.
【0005】また、デジタル信号を受けてフィルタした
デジタル信号を出力する、所定数のタップをもつ非巡回
型デジタルフィルタにおいて、本発明によるフィルタ機
能と遅延機能との両方を実現する方法では、イ)前記所
定数より第1の数だけ小さい第2の数の互いに隣接する
前記タップに対し、所定のフィルタ機能ための一連のフ
ィルタ係数の内の対応するものを適用し、ロ)残りの前
記第1の数の前記タップに対し、遅延機能のためのゼロ
の係数を適用するようにする。In a non-recursive digital filter having a predetermined number of taps for receiving a digital signal and outputting a filtered digital signal, the method of realizing both the filter function and the delay function according to the present invention is a) Apply a corresponding one of a series of filter coefficients for a given filter function to a second number of said taps adjacent to each other that is a first number less than said given number; For a number of said taps, a zero coefficient for the delay function is applied.
【0006】本発明によれば、前記の係数は、互いに異
なった遅延を与える複数の一連の係数から、所望の遅延
を与えるものを選択するようにできる。また、前記タッ
プの前記第1の数は、前記複数の一連の係数により与え
られる遅延の内の最大のものを与えるのに必要な数とす
ることができる。また、前記一連のフィルタ係数は、所
望のフィルタ特性を与えるため、選択できるようにする
ことができる。According to the present invention, the coefficient can be selected from a plurality of series of coefficients that give different delays from each other. Also, the first number of taps may be the number required to provide the maximum of the delays provided by the series of coefficients. Further, the series of filter coefficients can be selected because they give desired filter characteristics.
【0007】更に、本発明により提供する、所定ビット
数から成る入力データワードを受けてフィルタした出力
データワードを発生する、所定のタップ数のデジタルフ
ィルタは、イ)前記入力データワードを受けるように接
続した、前記所定ビット数の幅をもった1つのセルから
成る入力データシフトレジスタ手段であって、保持した
入力データワードを第1入力データワードとして出力す
る、前記の入力データシフトレジスタと、ロ)フィルタ
機能に使用する、各ワードが前記所定ビット数に同数の
ビット数をもちかつ前記所定タップ数から第1の数だけ
小さい第2の数の複数の一連のフィルタ係数データワー
ドと、遅延機能に使用する、各ワードが前記所定ビット
数と同数のビット数をもちかつ前記第1の数の少なくと
も1つの遅延係数データワードと、を含む一連の係数デ
ータワードから1つの係数データワードを順次発生する
係数発生手段と、ハ)前記係数発生手段が発生する前記
係数データワードを受けるように接続した係数データシ
フトレジスタ手段であって、前記入力データシフトレジ
スタ手段と同期してシフト動作する、前記所定ビット数
の幅をもちかつ前記所定タップ数と同数の複数のセルを
有する係数データシフトレジスタ手段であって、前記複
数のセルの各々は、前記第1入力データワードに対し適
用する係数を表す前記所定ビット数の第1係数データワ
ードを保持し出力する、前記の係数データシフトレジス
タ手段と、ニ)前記所定タップ数と同数の複数の乗算及
び加算手段であって、該複数の乗算及び加算手段の各々
は、前記第1入力データワードと、前記係数データシフ
トレジスタの前記複数のセルの対応する1つのセルの発
生する前記第1係数データワードとを受けるように接続
していて、その受けた前記第1入力データと前記第1係
数との積を表す積データワードを生成し、そしてこのよ
うにして順次生成する前記所定タップ数と同数の複数の
前記積を加算して、その結果の和を表す和データワード
を生成する、前記の複数の乗算及び加算手段と、を備え
るようにする。Further, a digital filter of a predetermined number of taps for receiving an input data word of a predetermined number of bits and generating a filtered output data word provided by the present invention is: a) to receive the input data word Input data shift register means comprising connected one cell having a width of the predetermined number of bits, the input data shift register outputting the held input data word as a first input data word; ) A second number of a series of filter coefficient data words, each word having the same number of bits as the predetermined number of bits, and a second number smaller than the predetermined number of taps by a first number, for use in the filter function, and a delay function. , Each word having the same number of bits as the predetermined number of bits and at least one delay factor of the first number. A coefficient data generating means for sequentially generating one coefficient data word from a series of coefficient data words, and c) coefficient data shift register means connected to receive the coefficient data word generated by the coefficient generating means. A coefficient data shift register means having a width of the predetermined number of bits and having the same number of cells as the predetermined number of taps, the shift operation being in synchronization with the input data shift register means; Each of the cells holds and outputs the predetermined number of bits of the first coefficient data word representing a coefficient to be applied to the first input data word, and d) the predetermined number of taps, and A plurality of multiplication and addition means of the same number, each of the plurality of multiplication and addition means comprising: a first input data word; A coefficient data shift register for receiving the first coefficient data word generated by a corresponding cell of the plurality of cells, the received first input data and the first coefficient Generating a product data word representing a product, and adding a plurality of products of the same number as the predetermined number of taps sequentially generated in this way to generate a sum data word representing a sum of the results; And multiplication and addition means of.
【0008】本発明によれば、前記第1の数は、1以上
とすることができる。また、前記の係数発生手段は、
イ)互いに異なった遅延を与えるための複数の前記一連
の係数データワードを記憶した記憶手段と、ロ)前記記
憶手段に記憶した前記複数の一連の係数データワードの
内の1つを選択するための選択手段と、ハ)該選択した
前記1つの一連の係数データワードを成す係数データワ
ードを循環形式で順次読み出すためのカウンタ手段と、
で構成することができる。更にまた、前記複数の乗算及
び加算手段は、イ)前記和データワードを出力する、前
記所定タップ数と同数の複数のアキュムレータと、ロ)
複数の前記和データワードを受けるように接続した1つ
のマルチプレクサであって、前記和データワードが順次
生成された前記所定タップ数と同数の複数の前記積を加
算したものとなったとき、その和データワードを選択し
て出力する、前記のマルチプレクサと、で構成すること
ができる。According to the present invention, the first number can be 1 or more. Further, the coefficient generating means is
A) storage means for storing a plurality of the coefficient data words for giving different delays, and b) for selecting one of the plurality of coefficient data words stored in the storage means. And (c) counter means for sequentially reading the coefficient data words forming the selected one series of coefficient data words in a cyclic manner.
Can be composed of Furthermore, the plurality of multiplication and addition means a) a plurality of accumulators that output the sum data word and have the same number as the predetermined number of taps;
A multiplexer connected to receive a plurality of the sum data words, wherein the sum data word is the sum of a plurality of products of the same number as the predetermined number of taps that are sequentially generated. And a multiplexer for selecting and outputting a data word.
【0009】[0009]
【実施例】次に、本発明について、図面を参照して詳細
に説明する。まず、図1に、本発明によるデジタルフィ
ルタ装置Aの基本構成を示す。このフィルタ装置Aは、
デジタル入力を受けるN−1個の一連の1クロック遅延
器D1〜DN-1を備えたNタップ(TP1〜TPN)のデジ
タルフィルタの代表的な構成であり(Nは2以上の整
数)、そしてその他に、各タップTP1〜TPNの出力を
受けるN個の乗算器M1〜MNと、そしてこれら乗算器の
出力を互いに加算してフィルタ出力を発生する加算器A
Dと、を備えている。また、N個の乗算器には、ぞれぞ
れN個の一連の係数、即ち係数シーケンスCE1〜CEN
を印加するようになっている。Next, the present invention will be described in detail with reference to the drawings. First, FIG. 1 shows a basic configuration of a digital filter device A according to the present invention. This filter device A is
A typical configuration of a digital filter of the N-1 of a series of 1-clock delay device D 1 to D N-1 to N taps with receiving a digital input (TP 1 to TP N) (N is 2 or more integer), and the other, the N multipliers M 1 ~M N receiving the output of each tap TP 1 to TP N, and the adder a which adds the outputs of these multipliers together to generate filter output
And D. In addition, the N multipliers respectively have a series of N coefficients, that is, coefficient sequences CE 1 to CE N.
Is applied.
【0010】本発明のこのフィルタ装置Aでは、N個の
タップの内の一部分、即ち(N−M)個の互いに隣接す
るタップをフィルタ機能に使用し(Mは1以上の整
数)、残りのM個のタップを遅延機能に使用する場合、
それら一連の係数CE1〜CENは、(N−M)個の一連
のフィルタ係数、即ちフィルタ係数シーケンスFC1〜
FCN-Mと、M個の遅延係数DC1〜DCMとから成るよ
うにする。遅延係数DC1〜DCMは、それぞれ0であ
る。In this filter device A of the present invention, a part of the N taps, that is, (NM) adjacent taps are used for the filter function (M is an integer of 1 or more), and the remaining taps are used. When using M taps for the delay function,
The series of coefficients CE 1 to CE N are (NM) series of filter coefficients, that is, the filter coefficient sequence FC 1 to
FC NM and M delay coefficients DC 1 to DC M. Delay factor DC 1 to DC M are each 0.
【0011】このようにしたフィルタ装置Aでは、フィ
ルタ係数シーケンスFC1〜FCN-Mの内の対応する係数
を印加したタップ部分では、そのフィルタ係数シーケン
スで定める所望のフィルタ特性に従って動作し、その一
方で、遅延係数DC1〜DCMを印加したタップ部分の乗
算器出力は、0になるため、該当タップに続く遅延器D
のみが作用することになる。例えば、M=2の場合、1
クロック遅延は、先頭と最後のタップTP1,TPNの乗
算器M1,MNに遅延係数を適用すると得られ、2クロッ
ク遅延は、先頭の2つのタップTP1、TP2の乗算器に
適用すると得られ、そしてまた、最後の2つのタップT
PN-1,TPNの乗算器に適用すると、0クロック遅延と
なる。従って、3種類の遅延時間を実現することができ
る。また、フィルタ係数を適用するタップ部分では、従
来通りのフィルタ機能が実現される。このようにすれ
ば、フィルタ機能と可変遅延機能の両方を合わせもった
デジタルフィルタが構成できる。In the above filter device A, the tap portion to which the corresponding coefficient of the filter coefficient sequence FC 1 to FC NM is applied operates according to the desired filter characteristic defined by the filter coefficient sequence, while , the multiplier output tap portion by applying a delay factor DC 1 to DC M is to become 0, the delay unit D followed appropriate tap
Only will work. For example, when M = 2, 1
Clock delay is obtained and applies the beginning and delay factor to the multiplier M 1, M N of the last tap TP 1, TP N, 2-clock delay is at the head of the two multipliers tap TP 1, TP 2 Obtained by applying, and also the last two taps T
When applied to multiplier P N-1, TP N, becomes 0 clock delay. Therefore, three types of delay time can be realized. Further, the conventional filter function is realized in the tap portion to which the filter coefficient is applied. By doing so, a digital filter having both a filter function and a variable delay function can be configured.
【0012】次に、図2に、図1の基本構成をより具体
化した、タップ数と同数の積和演算用アキュムレータを
備えたタイプのデジタルフィルタ装置Bの実施例を示
す。このフィルタ装置Bは、64タップのFIRローパ
ス・デジタルフィルタであり、そしてこれでは、62タ
ップをフィルタ機能に使用し、残りの2タップを遅延機
能に使用する。従って、このフィルタ装置Bの1フィル
タ/遅延サイクルは、64クロック分の長さである。
尚、本実施例では、0クロック遅延と2クロック遅延の
2種類の遅延時間を提供するようにしてある。Next, FIG. 2 shows an embodiment of a digital filter device B of the type having a number of taps equal to the number of taps and accumulators for multiply-accumulate operations, which is a more specific form of the basic configuration of FIG. This filter device B is a 64-tap FIR low-pass digital filter, and here 62 taps are used for the filter function and the remaining 2 taps are used for the delay function. Therefore, one filter / delay cycle of this filter device B is 64 clocks long.
In this embodiment, two types of delay time, 0 clock delay and 2 clock delay, are provided.
【0013】図示のように、フィルタ装置Bは、9ビッ
ト幅の入力データワードを受けるデータ入力端子と、係
数入力端子と、クロック(CL)入力端子と、アドレス
入力端子A0〜5と、イレース入力端子E0〜63と、
そして9ビット幅のフィルタした出力データワードを発
生する出力端子と、をもつデジタルフィルタ10を備え
ている。本実施例では、デジタルフィルタ10として、
ハリス・セミコンダクタ社のデジタルフィルタHSP4
3891を8個使用している。また、フィルタ装置B
は、クロック発生器20と、カウンタ30と、係数RO
M40と、遅延切換器50と、そしてデコーダ60とを
備えている。As shown, the filter device B has a data input terminal for receiving an input data word of 9-bit width, a coefficient input terminal, a clock (CL) input terminal, address input terminals A0-5, and an erase input. Terminals E0-63,
And a digital filter 10 having an output terminal for producing a filtered output data word of 9-bit width. In this embodiment, as the digital filter 10,
Harris Semiconductor Digital Filter HSP4
Eight 3891 are used. In addition, the filter device B
Is a clock generator 20, a counter 30, and a coefficient RO.
It has an M40, a delay switch 50, and a decoder 60.
【0014】より詳しくは、クロック発生器20は、本
実施例では、32.4MHzのクロックCLを発生す
る。カウンタ30は、2進6ビットカウンタであって、
そのクロックを受けて、0から63までのカウントを出
力端子A0〜A5に循環式に発生する。このカウンタ出
力は、係数ROM40とデジタルフィルタ10とに供給
する。係数ROM40は、そのカウンタ出力を6ビット
の下位アドレス端子A5〜0に受け、また最上位アドレ
スビットA6に、遅延切換器50からの1ビットの遅延
選択信号DSを受ける。本例では、図4に示すように、
その選択信号DSが0(A6=0)のときには、アドレ
ス0〜63に記憶された0クロック遅延のための第1係
数シーケンスCE1'〜CE64'を使用する。一方、選択
信号DSが1(A6=1)のときには、アドレス64〜
127(下位6ビットA0〜5の値は0〜63)に記憶
した2クロック遅延を与える第2係数シーケンスCE1"
〜CE64"を使用する。この時、係数ROM40は、該
当の係数シーケンスを構成する係数を順次、入力データ
ワードの入力と同期して、フィルタ10に供給する。More specifically, the clock generator 20 in this embodiment generates a clock CL of 32.4 MHz. The counter 30 is a binary 6-bit counter,
In response to the clock, counts 0 to 63 are cyclically generated at the output terminals A0 to A5. This counter output is supplied to the coefficient ROM 40 and the digital filter 10. The coefficient ROM 40 receives the counter output at the 6-bit lower address terminals A5 to 0, and receives the 1-bit delay selection signal DS from the delay switch 50 at the most significant address bit A6. In this example, as shown in FIG.
By the time the selection signal DS is 0 (A6 = 0), using the first coefficient sequence CE 1 '~CE 64' for the stored at the address 0 to 63 0 clock delay. On the other hand, when the selection signal DS is 1 (A6 = 1), the address 64 to
The second coefficient sequence CE 1 "providing the 2-clock delay stored in 127 (the lower 6 bits A0 to 5 are 0 to 63)
.. CE 64 ". At this time, the coefficient ROM 40 sequentially supplies the coefficients constituting the corresponding coefficient sequence to the filter 10 in synchronization with the input of the input data word.
【0015】また、デジタルフィルタ10に印加するカ
ウンタ出力は、デジタルフィルタ10内のタップ数と同
数のマルチプレクサ(後述)の内の、1フィルタ/遅延
サイクルを完了したものを選択するためのアドレスとし
て使用する(後述する)。また、そのカウンタ出力を受
けるデコーダ60は、タップ数と同数の64本の出力端
子を備え、そしてそれら一連の64本の出力端子の1つ
のみに1を出力しその他は0とし、そしてカウンタ出力
の各増分毎に、その1出力を出す端子を順番にまた循環
的にシフトさせる(これは、後述するが、デジタルフィ
ルタ10内の64個のアキュムレータの内の1フィルタ
/遅延サイクルを完了したアキュムレータ中のレジスタ
の内容を消去するためのものである)。これら出力は、
デジタルフィルタのイレース入力E0〜63に与える。The counter output applied to the digital filter 10 is used as an address for selecting one of the multiplexers (described later) having the same number of taps as the digital filter 10, which has completed one filter / delay cycle. Yes (described later). The decoder 60 which receives the counter output has 64 output terminals of the same number as the number of taps, outputs 1 to only one of the series of 64 output terminals and sets 0 to the other, and outputs the counter output. For each increment, the output of its one output is sequentially and cyclically shifted as well (this is described below, one of 64 accumulators in digital filter 10 has completed one filter / delay cycle). It is for erasing the contents of the register in). These outputs are
It is given to the erase inputs E0 to 63 of the digital filter.
【0016】次に、図3について説明する。この図3
は、デジタルフィルタ10の詳細を示したものである。
図示のように、フィルタ10は、入力データワードを受
ける1つの9ビット幅のセル(Tフリップフロップ群)
100から成る入力データシフトレジスタと、係数デー
タワードを受ける一連の64個(タップ数と同数)の9
ビット幅のセル(Tフリップフロップ群)200,21
0・・・220から成る係数データシフトレジスタと、
そして、64個のアキュムレータ300,310・・・
320と、そしてマルチプレクサ(MUX)400と、
から成っている。Next, FIG. 3 will be described. This Figure 3
Shows the details of the digital filter 10.
As shown, the filter 10 includes one 9-bit wide cell (a group of T flip-flops) that receives an input data word.
An input data shift register consisting of 100 and a series of 64 (same as the number of taps) 9 receiving coefficient data words.
Bit-width cells (T flip-flop group) 200, 21
0 ... 220 coefficient data shift register,
Then, 64 accumulators 300, 310 ...
320, and a multiplexer (MUX) 400,
Made of.
【0017】入力データシフトレジスタ100は、受け
た入力データワードをクロックCLに同期して出力し、
そして、64個のアキュムレータ0〜63の各々に印加
する。また、係数データシフトレジスタの各セルもクロ
ックCLに同期して動作して、入力される係数データワ
ードをシフトすると共に、その各出力を、アキュムレー
タ0〜63の内の対応する1つに印加する。アキュムレ
ータ0〜63は、全て同一の構成であり、従って図に
は、アキュムレータ0のみを詳細に示してある。即ち、
シフトレジスタ100からの出力とシフトレジスタセル
200,210・・・220の対応するもの、即ちセル
200からの出力とを受けてそれらを互いに乗算した結
果の積データワード(18ビット幅)を発生する乗算器
302と、この乗算器の積データワードを一方の入力に
受けそしてこの入力に対し他方に受ける入力を加算して
その結果の和データワード(26ビット幅)を発生する
加算器304と、この和データワードを記憶する1つの
セルから成るレジスタ306と、から成っている。シフ
トレジスタ306の出力は、加算器304の他方の入力
に印加するようになっているが、このシフトレジスタ
は、クロックCLと同期して動作し、また、64個のイ
レース信号E0〜E63の内の該当するもの、即ちイレ
ース信号E0を受ける。そのイレース信号が1になった
時、即ち、順次発生される積データワードを64個加算
しそしてその和データワードが出力として使用された
後、即ち1フィルタ/遅延サイクルが完了した時、シフ
トレジスタ306の内容は、消去される。The input data shift register 100 outputs the received input data word in synchronization with the clock CL,
And it applies to each of 64 accumulators 0-63. Each cell of the coefficient data shift register also operates in synchronization with the clock CL to shift the input coefficient data word and apply its output to the corresponding one of the accumulators 0-63. . The accumulators 0 to 63 all have the same configuration, so only the accumulator 0 is shown in detail in the figure. That is,
.. 220 and the corresponding ones of the shift register cells 200, 210 ... 220, ie the outputs from the cell 200, and multiply them together to generate a product data word (18 bits wide). A multiplier 302 and an adder 304 that receives the product data word of this multiplier at one input and adds the inputs to this other to the resulting sum data word (26 bits wide), Register 306, which is a cell that stores this sum data word. The output of the shift register 306 is adapted to be applied to the other input of the adder 304. This shift register operates in synchronization with the clock CL, and also among the 64 erase signals E0 to E63. , The erase signal E0 is received. The shift register when the erase signal goes to 1, i.e., after adding 64 sequentially generated product data words and the sum data word is used as an output, i.e., one filter / delay cycle is completed. The contents of 306 are deleted.
【0018】アキュムレータ0〜63の各々からの和デ
ータワードを受ける入力端子F0〜F63を有したマル
チプレクサ400は、アドレス入力端子A0〜5にカウ
ンタ30の出力を受け、そしてそのカウンタ出力の値に
等しい番号の入力端子の和データワードを選択して出力
に発生する。即ち、カウンタ出力値が0の時には、入力
F0の和データワードを、またその値が63の時には入
力F63の和データワードを出力する。マルチプレクサ
の出力は、26ビット幅であるが、入力データワードと
同じビット幅にするため、ビット25〜0(MSBはビ
ット25)の内のビット25,16〜9の9つのビット
を出力として使用する。この出力の直後、出力した和デ
ータワードを発生したアキュムレータのイレース信号は
“1”になって、その和データワードを消去し、これに
よって、そのアキュムレータを次のフィルタ/遅延サイ
クルのために準備させる。Multiplexer 400 having input terminals F0-F63 for receiving the sum data words from each of accumulators 0-63 receives the output of counter 30 at address input terminals A0-5 and is equal to the value of that counter output. Selects the sum data word of the numbered input terminals to occur at the output. That is, when the counter output value is 0, the sum data word of the input F0 is output, and when the value is 63, the sum data word of the input F63 is output. The output of the multiplexer is 26 bits wide, but in order to make it the same bit width as the input data word, 9 bits of bits 25 and 16 to 9 out of bits 25 to 0 (MSB is bit 25) are used as outputs. To do. Immediately after this output, the erase signal of the accumulator that generated the output sum data word goes to "1" to erase the sum data word, thereby preparing the accumulator for the next filter / delay cycle. .
【0019】次に、全体の動作について説明する。例え
ば、遅延選択信号DSを“1”にしたとき、係数ROM
40は、図4の第2係数シーケンスを出力する。今、カ
ウンタ出力が0にあり、また図4の第2係数シーケンス
の左の係数からデジタルフィルタ10に供給されて、そ
の左端の係数がレジスタセル200にあると仮定する
と、アキュムレータ0は、ROMアドレス0,1,2・
・・63の係数をその順に使う1フィルタ/遅延サイク
ルを実行する。また、その他のアキュムレータ1〜63
も、ROMアドレス0,1,2・・・63の係数をこの
順に使う1フィルタ/遅延サイクルを実行する。Next, the overall operation will be described. For example, when the delay selection signal DS is set to "1", the coefficient ROM
40 outputs the second coefficient sequence of FIG. Assuming now that the counter output is at 0 and that the leftmost coefficient of the second coefficient sequence of FIG. 4 is fed to the digital filter 10 and that the leftmost coefficient is in the register cell 200, the accumulator 0 is 0, 1, 2 ...
Execute one filter / delay cycle using 63 coefficients in that order. In addition, other accumulators 1-63
Also performs one filter / delay cycle using the coefficients of ROM addresses 0, 1, ... 63 in this order.
【0020】そのアキュムレータ0について述べると、
このアキュムレータは、セル100からの順次入力され
てくる64個のデータワードとセル200からの順次入
力されてくる64個の係数を対応する順番のものどうし
で乗算して積を生成し、そして64個のそれら積を互い
に加算する。この64個の加算が完了した直後に、カウ
ンタ出力が0となって、マルチプレクサ400が、アキ
ュムレータ0の和データワードを出力する。また、その
時イレース信号E0が“1”となって、レジスタ306
の内容を消去する。その後、アキュムレータ0は、次の
フィルタ/遅延サイクルに進む。その他のアキュムレー
タについても、上記と同様の動作をする。The accumulator 0 will be described.
The accumulator multiplies the sequentially input 64 data words from cell 100 and the sequentially input 64 coefficients from cell 200 in the corresponding order to produce a product, and 64 Their products are added together. Immediately after the addition of these 64 pieces is completed, the counter output becomes 0, and the multiplexer 400 outputs the sum data word of the accumulator 0. At that time, the erase signal E0 becomes "1", and the register 306
Erase the contents of. Accumulator 0 then advances to the next filter / delay cycle. Other accumulators also operate in the same manner as above.
【0021】次に、図5に、第2の実施例である、1つ
の積和演算用アキュムレータをもったタイプのデジタル
フィルタ装置Cを示す。このフィルタ装置Cは、9ビッ
ト幅の入力データワードを受ける端子と、係数入力端子
と、クロック入力端子と、イレース入力端子E0と、そ
して9ビット幅のフィルタした出力データワードを発生
する出力端子と、をもつアキュムレータ1000を備え
ている。この他に、クロック発生器2000と、カウン
タ3000と、係数ROM4000と、遅延切換器50
00と、デコーダ6000と、マルチプレクサ(MU
X)7000と、入力データシフトレジスタ8100,
8200,・・・,8300と、そしてラッチ9000
とを備えている。Next, FIG. 5 shows a second embodiment of a digital filter device C of the type having one accumulator for sum of products calculation. This filter device C has a terminal for receiving an input data word of 9-bit width, a coefficient input terminal, a clock input terminal, an erase input terminal E0, and an output terminal for generating a filtered output data word of 9-bit width. , And an accumulator 1000 having In addition to this, a clock generator 2000, a counter 3000, a coefficient ROM 4000, and a delay switch 50
00, a decoder 6000, a multiplexer (MU
X) 7000 and the input data shift register 8100,
8200, ..., 8300, and latch 9000
It has and.
【0022】より詳しくは、このフィルタ装置Cは64
タップのFIRデジタルフィルタであり、クロック発生
器2000は、入力データワードのサンプリング周波数
の64倍の周波数をもつクロック信号CLK1を発生す
る。カウンタ3000は、7ビットカウンタであって、
そのクロック信号CLK1を受けて、0から127まで
のカウントを出力端子A6〜A0(A6:MSB)に循
環式に発生する。このカウンタ出力のうちA5〜A0
は、係数ROM4000とデコーダ6000とマルチプ
レクサ7000とに供給し、A6は、クロック信号CL
K1を1/64に分周したクロック信号CLK2として
使用し、入力データシフトレジスタ8100〜8300
と、ラッチ9000とに供給する。入力データワードを
受ける一連の63個(タップ数−1)の9ビット幅のセ
ル(T1)8100,8200,・・・,8300から
なる入力データシフトレジスタは、そのカウンタ出力A
6をクロック信号CLK2として受け、このクロック信
号CLK2に同期してシフトしまたマルチプレクサ70
00のF63〜F0に各セルの出力を印加する。また、
マルチプレクサ7000は、アドレス入力端子A5〜A
0にカウンタ出力A5〜A0を受け、そのカウンタ出力
の値に等しい番号の入力端子の入力データワードを選択
して出力に発生する。即ち、カウンタ出力値が0のとき
には入力F0を、またその値が63のときには入力F6
3を出力する。従って、マルチプレクサ7000の出力
端子には、現在から過去の64個の入力データワードが
発生し、そしてクロック信号CLK2に同期して入力デ
ータワードがシフトして、新たな組の64個の入力デー
タワードが順次発生する。More specifically, the filter device C has 64
A tap FIR digital filter, the clock generator 2000 generates a clock signal CLK1 having a frequency 64 times the sampling frequency of the input data word. The counter 3000 is a 7-bit counter,
Receiving the clock signal CLK1, a count from 0 to 127 is cyclically generated at the output terminals A6 to A0 (A6: MSB). Of this counter output, A5-A0
Is supplied to the coefficient ROM 4000, the decoder 6000 and the multiplexer 7000, and A6 is the clock signal CL.
K1 is used as a clock signal CLK2 obtained by dividing 1/64, and input data shift registers 8100 to 8300 are used.
And latch 9000. An input data shift register consisting of a series of 63 (tap number-1) 9-bit wide cells (T 1 ) 8100, 8200, ..., 8300 for receiving an input data word has its counter output A
6 as the clock signal CLK2, shifts in synchronization with the clock signal CLK2, and the multiplexer 70
The output of each cell is applied to F63 to F0 of 00. Also,
The multiplexer 7000 has address input terminals A5 to A
The counter outputs A5 to A0 are received at 0, and the input data word of the input terminal having the number equal to the value of the counter output is selected and generated at the output. That is, when the counter output value is 0, the input F0 is input, and when the counter output value is 63, the input F6 is input.
3 is output. Therefore, 64 input data words from the present to the past are generated at the output terminal of the multiplexer 7000, and the input data words are shifted in synchronization with the clock signal CLK2, and a new set of 64 input data words is generated. Occur sequentially.
【0023】係数ROM4000は、係数ROM40と
同じものであって、前記カウンタ出力A5〜A0を6ビ
ットの下位アドレス端子A5〜A0に受け、また最上位
アドレスビットA6に、遅延切換器5000からの1ビ
ットの遅延選択信号DSを受ける。本例では、図4に示
すように、その選択信号DSが0(A6=0)のときに
は、アドレス0〜63に記憶された0クロック遅延のた
めの第1係数シーケンスCE1'〜CE64'を使用する。
一方、選択信号DSが1(A6=1)のときには、アド
レス64〜127(下位6ビットA5〜A0の値は0〜
63)に記憶した2クロック遅延を与える第2係数シー
ケンスCE1''〜CE64''を使用する。この時、係数R
OM4000は、該当の係数シーケンスを構成する係数
を順次、マルチプレクサ7000から出力された入力デ
ータワードと同期して、アキュムレータ1000に供給
する。また、デコーダ6000は、デコーダ60と同一
構造のものであって、タップ数と同数の64本の出力端
子を備え、前記カウンタ出力A5〜A0を受けることに
よりそれら一連の64本の出力端子の1つのみに“1”
を出力し、その他は“0”とし、そしてカウンタ出力の
各増分毎に、その“1”出力を出す端子を順番にまた循
環的にシフトさせるものである。アキュムレータ100
0のイレース入力端子E0には、この64本の出力端子
のうちカウンタ出力A5〜A0がすべてゼロのときに
“1”を発生する端子から信号を印加する(これは、1
フィルタ/遅延サイクルを完了したときにアキュムレー
タ中のレジスタの内容を消去するためのものである)。The coefficient ROM 4000 is the same as the coefficient ROM 40, and receives the counter outputs A5 to A0 at 6-bit lower address terminals A5 to A0, and the highest address bit A6 to 1 from the delay switch 5000. It receives a bit delay selection signal DS. In this example, as shown in FIG. 4, when the selection signal DS is 0 (A6 = 0), the first coefficient sequence CE 1 ′ to CE 64 ′ for 0 clock delay stored in the addresses 0 to 63. To use.
On the other hand, when the selection signal DS is 1 (A6 = 1), the addresses 64 to 127 (the lower 6 bits A5 to A0 have values 0 to 0).
63) using the second coefficient sequence CE 1 ″ -CE 64 ″, which gives the two-clock delay. At this time, the coefficient R
The OM 4000 sequentially supplies the coefficients forming the corresponding coefficient sequence to the accumulator 1000 in synchronization with the input data word output from the multiplexer 7000. Further, the decoder 6000 has the same structure as the decoder 60, has 64 output terminals of the same number as the number of taps, and receives the counter outputs A5 to A0 to output one of the series of 64 output terminals. "1" for only one
Is output, and the others are set to "0", and at each increment of the counter output, the terminal outputting the "1" output is sequentially and cyclically shifted. Accumulator 100
A signal is applied to the erase input terminal E0 of 0 from the terminal which generates "1" when the counter outputs A5 to A0 are all zero among these 64 output terminals (this is 1
This is to erase the contents of the register in the accumulator when the filter / delay cycle is complete).
【0024】アキュムレータ1000は、マルチプレク
サ7000から出力された入力データワードと係数RO
M4000から出力された係数データワードとを積和演
算して26ビット幅の和デーダワードを出力し、ラッチ
9000には、このうち必要な9ビットのみ(前述の実
施例と同様)を印加する。この時、1フィルタ/遅延サ
イクルを完了していない和データワードも入力されるた
め、クロック信号CLK2と同期して動作させ、1フィ
ルタ/遅延サイクルを完了した和データワードのみをラ
ッチしてフィルタした出力データワードを得る。Accumulator 1000 includes input data word output from multiplexer 7000 and coefficient RO.
A coefficient data word output from the M4000 is subjected to a product-sum operation to output a 26-bit wide sum data word, and only the necessary 9 bits (similar to the above-described embodiment) are applied to the latch 9000. At this time, since the sum data word that has not completed one filter / delay cycle is also input, it is operated in synchronization with the clock signal CLK2, and only the sum data word that has completed one filter / delay cycle is latched and filtered. Get the output data word.
【0025】アキュムレータは、係数ROM4000か
らの出力と入力データシフトレジスタの各セル8100
〜8300の出力をマルチプレクサ7000によって順
次発生した入力データワードとを受けてそれらを互いに
乗算した結果の積データワード(18ビット幅)を発生
する乗算器1002と、この乗算器の積データワードを
一方の入力に受けそしてこの入力に対し他方に受けた入
力を加算してその結果の和データワード(26ビット
幅)を発生する加算器1004と、この和データワード
を記憶する1つのセル(T2)からなるレジスタ100
6と、からなっている。シフトレジスタ1006の出力
は、加算器1002の他方の入力に印加するようになっ
ているが、このシフトレジスタは、クロックCLK1と
同期して動作し、またイレース信号E0を受ける。その
イレース信号が“1”になったとき、すなわち、順次発
生される積データワードを64個加算しそしてその和デ
ータワードが出力として使用された後、即ち1フィルタ
/遅延サイクルが完了したとき、シフトレジスタの内容
が消去され、これによって、アキュムレータを次のフィ
ルタ/遅延サイクルのために準備させる。The accumulator is an output from the coefficient ROM 4000 and each cell 8100 of the input data shift register.
A multiplier 1002 that receives the output data of ~ 8300 and the input data words sequentially generated by the multiplexer 7000 and multiplies them by one another to generate a product data word (18-bit width), and a product data word of this multiplier , An adder 1004 that adds the input received at the other input to the other input to generate the resulting sum data word (26 bits wide) and one cell (T 2 Register consisting of 100)
It consists of 6 and 6. The output of the shift register 1006 is adapted to be applied to the other input of the adder 1002. This shift register operates in synchronization with the clock CLK1 and receives the erase signal E0. When the erase signal goes to "1", that is, after adding 64 sequentially generated product data words and the sum data word is used as an output, that is, when one filter / delay cycle is completed, The contents of the shift register are erased, which prepares the accumulator for the next filter / delay cycle.
【0026】次に、全体の動作について説明する。ま
ず、遅延選択信号DS=0であると仮定する。このと
き、本デジタルフィルタ装置は、まず入力データワード
が入力データシフトレジスタセル8100〜8300に
記憶される。そして係数ROM4000から読み出され
た64個の係数データワードCE1'〜CE64'と各セル
から出力された64個のデータは、対応する順番のもの
どうしが順次アキュムレータ1000に供給される。ア
キュムレータ内では、これらを乗算して積を生成し、6
4個のそれら積が互いに加算される。この加算された和
データワードがラッチ9000より出力され、そしてこ
れと同時に、アキュムレータ内のレジスタ1006の内
容が消去され次のフィルタ/遅延サイクルのために準備
される。そして次のフィルタ/遅延サイクルが開始さ
れ、入力データシフトレジスタセル8100〜8300
が動作して次の新たな1組の64個の入力データワード
が記憶される。この後は、上記の動作を繰り返す。ま
た、遅延選択信号DSを“1”に切り換える際、クロッ
ク信号CLK2に同期させて、1フィルタ/遅延サイク
ルが完了した時点(加算された和データワードがラッチ
9000より出力された時点)で切り換えるようにすれ
ば、係数ROM4000からアドレス64〜127(下
位6ビットA5〜A0の値は0〜63)に記憶した2ク
ロック遅延を与える第2係数シーケンスCE1''〜CE
64''を出力させることができる。Next, the overall operation will be described. First, assume that the delay selection signal DS = 0. At this time, in the present digital filter device, the input data word is first stored in the input data shift register cells 8100 to 8300. The 64 coefficient data words CE 1 ′ to CE 64 ′ read from the coefficient ROM 4000 and the 64 data output from each cell are sequentially supplied to the accumulator 1000 in a corresponding order. In the accumulator, multiply these to produce the product,
The four products are added together. This summed sum data word is output from latch 9000 and, at the same time, the contents of register 1006 in the accumulator are erased and ready for the next filter / delay cycle. The next filter / delay cycle is then started and the input data shift register cells 8100-8300
To store the next new set of 64 input data words. After that, the above operation is repeated. Further, when the delay selection signal DS is switched to "1", it is switched in synchronization with the clock signal CLK2 at the time when one filter / delay cycle is completed (when the added sum data word is output from the latch 9000). Then, from the coefficient ROM 4000, the second coefficient sequence CE 1 ″ to CE 1 which gives the 2-clock delay stored in the addresses 64-127 (the lower 6 bits A5 to A0 are 0 to 63) is stored.
It can output 64 ''.
【0027】また、本発明は、第3の実施例(図示せ
ず)として、k倍オーバーサンプリングを行う公知の並
列処理形の補間フィルタにも、本発明を適用することが
できる。この並列処理形のフィルタでは、補間フィルタ
全体に対する係数シーケンスは、k個に別れたフィルタ
部分のそれぞれに対するk個の互いに補間し合う部分係
数シーケンスに別れている。このようなk倍オーバーサ
ンプリング補間フィルタにおいて可変遅延機能を実現す
るには、フィルタ全体に対する係数シーケンスを、前述
のようにフィルタ係数シーケンスと遅延係数とに分けれ
ばよい。そうした場合、デジタルフィルタ内での1クロ
ック分解能の遅延により、入力データワードに対し1/
kクロックの分解能で遅延を与えることができる。The present invention can also be applied to a known parallel processing type interpolation filter for performing k-times oversampling as a third embodiment (not shown). In this parallel processing type filter, the coefficient sequence for the entire interpolation filter is divided into k mutually interpolating partial coefficient sequences for each of the k separate filter portions. In order to realize the variable delay function in such a k-times oversampling interpolation filter, the coefficient sequence for the entire filter may be divided into the filter coefficient sequence and the delay coefficient as described above. In that case, the delay of 1 clock resolution in the digital filter will reduce the input data word to 1 /
The delay can be given with a resolution of k clocks.
【0028】以上に述べた本発明のデジタルフィルタの
上記各実施例に対し、以下のような変更が可能である。
即ち、第1に、上記実施例では、遅延時間は2クロック
分であるが、これより長いあるいは短い遅延時間を提供
するようにも変更できる。それには、遅延機能に使用す
るタップ数、並びに遅延係数の個数の増減を含む変更に
より可能である。第2に、上記実施例では、遅延時間は
2種類(0遅延を含む)であるが、これより多い異なっ
た遅延時間を提供するようにも変更できる。その場合、
最大の遅延時間を与えるのに必要なタップ数を遅延機能
に割り当てることにより可能である。第3に、上記実施
例では、FIRローパス・デジタルフィルタとして説明
したが、フィルタ係数シーケンスを変更することによ
り、その他のフィルタ特性(例えばハイパスフィルタ、
バンドパスフィルタ等)において、可変遅延機能を付加
することができる。The following modifications can be made to the above-described respective embodiments of the digital filter of the present invention.
That is, first, in the above embodiment, the delay time is two clocks, but it can be changed to provide a longer or shorter delay time. This can be done by changing the number of taps used for the delay function and the number of delay coefficients. Secondly, in the above embodiment, there are two kinds of delay times (including 0 delay), but it is possible to change so as to provide more different delay times. In that case,
This is possible by assigning the number of taps required to give the maximum delay time to the delay function. Thirdly, in the above embodiment, the FIR low-pass digital filter has been described, but by changing the filter coefficient sequence, other filter characteristics (for example, high-pass filter,
A variable delay function can be added to a bandpass filter or the like).
【0029】[0029]
【発明の効果】以上に説明した本発明によれば、従来の
非巡回型デジタルフィルタの構造に実質的な変更を加え
ずに、可変遅延機能を実現することができる。また、フ
ィルタ機能としての周波数特性/群遅延特性を変化させ
ずに可変遅延を実現することができる。According to the present invention described above, the variable delay function can be realized without substantially changing the structure of the conventional non-recursive digital filter. Further, variable delay can be realized without changing the frequency characteristic / group delay characteristic as the filter function.
【図1】本発明の可変遅延機能付きディジタルフィルタ
の基本構成を示すブロック図。FIG. 1 is a block diagram showing a basic configuration of a digital filter with a variable delay function according to the present invention.
【図2】本発明により構成した可変遅延機能付きFIR
デジタルフィルタ装置の第1の実施例を示すブロック図
であり、タップ数と同数の積和演算用アキュムレータを
備えたタイプのものを示す図。FIG. 2 is a FIR with variable delay function constructed according to the present invention.
It is a block diagram showing the 1st example of a digital filter device, and is a figure showing the type provided with the accumulator for product-sum operation of the same number as the number of taps.
【図3】図2の装置の内のデジタルフィルタ部分を詳細
に示す回路図。FIG. 3 is a circuit diagram showing details of a digital filter portion in the apparatus of FIG.
【図4】図2の装置のROM内に記憶した係数シーケン
スを示す図。FIG. 4 is a diagram showing a coefficient sequence stored in a ROM of the apparatus of FIG.
【図5】本発明により構成した可変遅延機能付きFIR
デジタルフィルタ装置の第2の実施例を示すブロック図
であり、1つのみの積和演算用アキュムレータを備えた
タイプのものを示す図。FIG. 5: FIR with variable delay function constructed according to the present invention
It is a block diagram which shows the 2nd Example of a digital filter apparatus, and is a figure which shows the thing of the type provided with only one accumulator for sum of products calculation.
A,B:デジタルフィルタ装置 D1〜DN-1:遅延器 TP1〜TPN:タップ M1〜MN:乗算器 AD:加算器 CE1〜CEN:係数シーケンス FC1〜FCN-M:フィルタ係数シーケンス DC1〜DCM:一連の遅延係数 10:デジタルフィルタ 20:クロック発生器 30:カウンタ 40:係数ROM 50:遅延切換器 60:デコーダ 100:入力データシフトレジスタ 200,210,220:係数データシフトレジスタ 300,310,320:アキュムレータ 400:マルチプレクサ DS:遅延選択信号 E0〜E63:イレース信号A, B: a digital filter device D 1 ~D N-1: delayer TP 1 to TP N: Tap M 1 ~M N: Multiplier AD: adder CE 1 ~CE N: coefficient sequence FC 1 ~FC NM: filter coefficient sequence DC 1 to DC M: chain of delay coefficients 10: digital filter 20: clock 30: counter 40: factor ROM 50: delay switcher 60: decoder 100: input data shift register 200, 210, 220: factor Data shift register 300, 310, 320: Accumulator 400: Multiplexer DS: Delay selection signal E0 to E63: Erase signal
Claims (15)
ル信号を出力する、所定数(N)のタップ(TP1〜TPN)
をもつ非巡回型デジタルフィルタにおいて、 イ) 前記所定数より第1の数(M)だけ小さい第2の
数(N-M)の前記タップを、フィルタ機能のために割り
当て、 ロ) 前記第1の数(M)の前記タップを、遅延機能の
ために割り当て、 ハ) 前記第2の数の互いに隣接するタップの各々に対
し適用する一連のフィルタ係数(FC1〜FCN-M)と、残り
の前記第1の数のタップに対し適用するゼロの係数(DC
1〜DCM)と、から成る一連の係数(CE1〜CEN)を生成
し、 ニ) 前記一連の係数の各々を、対応する前記タップに
適用する、 ことにより、フィルタ機能と遅延機能との両方を実現す
る、非巡回型デジタルフィルタ。1. A receiving digital signal and outputs a digital signal filter, a predetermined number of taps of the (N) (TP 1 ~TP N )
A) a non-recursive digital filter having: a) a second number (NM) of taps smaller than the predetermined number by a first number (M) is allocated for a filter function, b) the first number (M) assigning the taps for a delay function, and c) a set of filter coefficients (FC 1 to FC NM ) to apply to each of the second number of adjacent taps, and the rest of the first taps. Zero coefficient applied to taps of 1 (DC
1 generates and to DC M), a series of coefficients (CE 1 ~CE N) consisting each of two) the series coefficients, applied to corresponding said tap by the filter function and a delay function A non-recursive digital filter that achieves both.
一連の係数は、互いに異なった遅延を与える複数の一連
の係数(CE1'〜CE64',CE1"〜CE64")から、所望の遅延
を与えるものを選択できること、を特徴とする非巡回型
デジタルフィルタ。2. The filter according to claim 1, wherein the series of coefficients comprises a plurality of series of coefficients (CE 1 ′ to CE 64 ′, CE 1 ″ to CE 64 ″) that give different delays to each other. A non-recursive digital filter characterized in that a filter that gives a desired delay can be selected.
タップの前記第1の数(M)は、前記複数の一連の係数
により与えられる遅延の内の最大のものを与えるのに必
要な数であること、を特徴とする非巡回型デジタルフィ
ルタ。3. The filter according to claim 2, wherein the first number (M) of the taps is the number required to provide the maximum of the delays provided by the plurality of series of coefficients. A non-recursive digital filter characterized by:
タにおいて、前記一連のフィルタ係数(FC1〜FCN-M)
は、所望のフィルタ特性を与えるように選択できるこ
と、を特徴とする非巡回型デジタルフィルタ。4. The filter according to claim 1, wherein the series of filter coefficients (FC 1 to FC NM )
Are non-recursive digital filters, which can be selected to give desired filter characteristics.
タにおいて、前記非巡回型デジタルフィルタは、前記タ
ップの前記所定数と同数の複数の積和演算手段を備えた
タイプのものであること、を特徴とする非巡回型デジタ
ルフィルタ。5. The filter according to any one of claims 1 to 4, wherein the non-recursive digital filter is of a type provided with a plurality of sum-of-products calculating means equal in number to the predetermined number of the taps. A non-recursive digital filter characterized by:
タにおいて、前記非巡回型デジタルフィルタは、1つの
みの積和演算手段を備えたタイプのものであること、を
特徴とする非巡回型デジタルフィルタ。6. The filter according to any one of claims 1 to 4, wherein the non-recursive digital filter is of a type including only one product-sum calculation means. Recursive digital filter.
タにおいて、前記非巡回型デジタルフィルタは、k倍オ
ーバーサンプリングを行う並列処理形の補間フィルタで
あること、を特徴とする非巡回型デジタルフィルタ。7. The non-cyclic filter according to claim 1, wherein the non-cyclic digital filter is a parallel processing type interpolation filter for performing k-fold oversampling. Digital filter.
ル信号を出力する、所定数(N)のタップ(TP1〜TPN)
をもつ非巡回型デジタルフィルタにおいて、 イ) 前記所定数より第1の数(M)だけ小さい第2の
数(N-M)の互いに隣接する前記タップに対し、所定の
フィルタ機能ための一連のフィルタ係数(FC1〜FCN-M)
の内の対応するものを適用し、 ロ) 残りの前記第1の数(M)の前記タップに対し、
遅延機能のためのゼロの係数(DC1〜DCM)を適用する、 ことにより、フィルタ機能と遅延機能との両方を実現す
る方法。8. Upon receiving the digital signal and outputs a digital signal filter, a predetermined number of taps of the (N) (TP 1 ~TP N )
A) a non-recursive digital filter having: a) a series of filter coefficients for a predetermined filter function for a second number (NM) of adjacent taps that is smaller than the predetermined number by a first number (M). (FC 1 to FC NM )
Apply the corresponding one of b) b) For the remaining taps of the first number (M),
Applying the zero coefficients for the delay function (DC 1 ~DC M), by a method to achieve both a filter function and delay function.
のフィルタ係数と前記ゼロの係数からなる一連の係数
(CE1〜CEN)は、互いに異なった遅延を与える複数の一
連の係数(CE1'〜CE64',CE1"〜CE64")から、所望の遅
延を与えるものを選択すること、を特徴とする方法。9. The method according to claim 8, wherein the series of coefficients (CE 1 to CE N ) consisting of the series of filter coefficients and the zero coefficient comprises a plurality of series of coefficients (CE 1 to CE N ) providing different delays. CE 1 '-CE 64 ', CE 1 "-CE 64 "), selecting the one that gives the desired delay.
ップの前記第1の数(M)は、前記複数の一連の係数に
より与えられる遅延の内の最大のものを与えるのに必要
な数であること、を特徴とする方法。10. The method of claim 9, wherein the first number of taps (M) is the number required to provide the maximum of the delays provided by the plurality of series of coefficients. Is a method.
法において、前記一連のフィルタ係数(FC1〜FCN-M)
は、所望のフィルタ特性を与えるように選択できるこ
と、を特徴とする方法。11. The method according to claim 8, wherein the series of filter coefficients (FC 1 to FC NM ).
Can be selected to give the desired filter characteristics.
ワードを受けてフィルタした出力データワードを発生す
る、所定のタップ数のデジタルフィルタであって、 イ) 前記入力データワードを受けるように接続した、
前記所定ビット数の幅をもった1つのセルから成る入力
データシフトレジスタ手段(100)であって、保持した
入力データワードを第1入力データワードとして出力す
る、前記の入力データシフトレジスタ(100)と、 ロ) フィルタ機能に使用する、各ワードが前記所定ビ
ット数と同数のビット数をもちかつ前記所定タップ数か
ら第1の数(2)だけ小さい第2の数(62)の複数の一
連のフィルタ係数データワード(FC1'〜FC62')と、遅
延機能に使用する、各ワードが前記所定ビット数と同数
のビット数をもちかつ前記第1の数の少なくとも1つの
遅延係数データワード(DC1',DC2')と、を含む一連の
係数データワード(CE1'〜CE64',CE1"〜CE64")から1
つの係数データワードを順次発生する係数発生手段(2
0,30,40,50)と、 ハ) 前記係数発生手段が発生する前記係数データワー
ド(D0〜8)を受けるように接続した係数データシフト
レジスタ手段(200,210,220)であって、前記入力デー
タシフトレジスタ手段と同期してシフト動作する、前記
所定ビット数の幅をもちかつ前記所定タップ数と同数の
複数のセルを有する係数データシフトレジスタ手段(20
0,210,220)であって、前記複数のセルの各々は、前記
第1入力データワードに対し適用する係数を表す前記所
定ビット数の第1係数データワードを保持し出力する、
前記の係数データシフトレジスタ手段と、 ニ) 前記所定タップ数と同数の複数の乗算及び加算手
段(300,310,320,400)であって、該複数の乗算及び加
算手段の各々は、前記第1入力データワードと、前記係
数データシフトレジスタの前記複数のセルの対応する1
つのセルの発生する前記第1係数データワードとを受け
るように接続していて、その受けた前記第1入力データ
と前記第1係数との積を表す積データワード(302)を
生成し、そしてこのようにして順次生成する前記所定タ
ップ数と同数の複数の前記積を加算して、その結果の和
を表す和データワード(304、306)を生成する、前記の
複数の乗算及び加算手段(300,310,320,400)と、 から成るデジタルフィルタ。12. A digital filter with a predetermined number of taps, which receives an input data word of a predetermined number of bits (9) and produces a filtered output data word, a) connected to receive the input data word. did,
An input data shift register means (100) comprising one cell having a width of the predetermined number of bits, wherein the input data word held is output as a first input data word. B) a plurality of series of second numbers (62) each word having the same number of bits as the predetermined number of bits and smaller than the predetermined number of taps by a first number (2) used for the filter function. Filter coefficient data words (FC 1 'to FC 62 ') of the above, and each word having the same number of bits as the predetermined number of bits used for the delay function, and at least one delay coefficient data word of the first number. (DC 1 ', DC 2 '), and 1 from a series of coefficient data words (CE 1 '-CE 64 ', CE 1 "-CE 64 ") containing
Coefficient generating means for sequentially generating one coefficient data word (2
0, 30, 40, 50) and c) coefficient data shift register means (200, 210, 220) connected to receive the coefficient data words (D0-8) generated by the coefficient generating means, the input data shift Coefficient data shift register means (20) having a width of the predetermined number of bits and having a same number of cells as the predetermined number of taps, which shifts in synchronization with the register means (20).
0,210,220), wherein each of the plurality of cells holds and outputs the first number of first coefficient data words representing a coefficient to be applied to the first input data word.
The coefficient data shift register means, d) a plurality of multiplication and addition means (300, 310, 320, 400) of the same number as the predetermined number of taps, each of the plurality of multiplication and addition means having the first input data word, Corresponding one of the plurality of cells of the coefficient data shift register
Generating a product data word (302), the product data word (302) being connected to receive the first coefficient data word generated by one cell and representing the product of the received first input data and the first coefficient, and A plurality of multiplication and addition means (a plurality of multiplication and addition means for adding a plurality of products of the same number as the predetermined number of taps sequentially generated in this way to generate a sum data word (304, 306) representing the sum of the results 300,310,320,400) and a digital filter consisting of.
前記第1の数は、1以上であること、を特徴とするデジ
タルフィルタ。13. The filter according to claim 12, wherein
A digital filter, wherein the first number is 1 or more.
において、 前記係数発生手段は、 イ) 互いに異なった遅延を与えるための複数の前記一
連の係数データワードを記憶した記憶手段(40)と、 ロ) 前記記憶手段に記憶した前記複数の一連の係数デ
ータワードの内の1つを選択するための選択手段(50)
と、 ハ) 該選択した前記1つの一連の係数データワードを
成す係数データワードを循環形式で順次読み出すための
カウンタ手段(30)と、 を含むこと、を特徴とするデジタルフィルタ。14. The filter according to claim 12 or 13, wherein said coefficient generating means includes: (a) a storage means (40) for storing a plurality of said series of coefficient data words for giving different delays; (B) Selection means (50) for selecting one of the series of coefficient data words stored in the storage means.
And (c) counter means (30) for sequentially reading the coefficient data words forming the selected one series of coefficient data words in a cyclical manner.
フィルタにおいて、 前記複数の乗算及び加算手段は、 イ) 前記和データワードを出力する、前記所定タップ
数と同数の複数のアキュムレータ(300,310,320)と、 ロ) 複数の前記和データワードを受けるように接続し
た1つのマルチプレクサ(400)であって、前記和デー
タワードが順次生成された前記所定タップ数と同数の複
数の前記積を加算したものとなったとき、その和データ
ワードを選択して出力する、前記のマルチプレクサ(40
0)と、 を含むこと、を特徴とするデジタルフィルタ。15. The filter according to claim 12, wherein the plurality of multiplication and addition means are: a) A plurality of accumulators (300, 310, 320) that output the sum data word and have the same number as the predetermined tap number. And (b) a multiplexer (400) connected to receive a plurality of the sum data words, the sum of the plurality of products being the same as the predetermined number of taps in which the sum data words are sequentially generated. The multiplexer (40) that selects and outputs the sum data word when it becomes
0) and including a digital filter.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5173166A JPH0730374A (en) | 1993-07-13 | 1993-07-13 | Digital filter with delay function |
KR1019940012463A KR950004727A (en) | 1993-07-13 | 1994-06-03 | Digital Filter with Delay |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5173166A JPH0730374A (en) | 1993-07-13 | 1993-07-13 | Digital filter with delay function |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0730374A true JPH0730374A (en) | 1995-01-31 |
Family
ID=15955329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5173166A Pending JPH0730374A (en) | 1993-07-13 | 1993-07-13 | Digital filter with delay function |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH0730374A (en) |
KR (1) | KR950004727A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8914561B2 (en) | 2012-07-05 | 2014-12-16 | Casio Computer Co., Ltd. | Semiconductor integrated circuit |
-
1993
- 1993-07-13 JP JP5173166A patent/JPH0730374A/en active Pending
-
1994
- 1994-06-03 KR KR1019940012463A patent/KR950004727A/en not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8914561B2 (en) | 2012-07-05 | 2014-12-16 | Casio Computer Co., Ltd. | Semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
KR950004727A (en) | 1995-02-18 |
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