JPH07302500A - Sample-hold circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、デジタル複写機又はデ
ジタルカラー複写機における画像入力装置、ＤＴＰ（又
は、コンピュータ）におけるイメージデータ入力装置、
ファクシミリにおける原稿読取装置、或いは、ＶＴＲ等
の撮像装置に適用可能で、入力光量に応じた電気信号を
時系列で出力するＣＣＤ等の光電変換素子からの出力信
号を高速で処理するためのディスクリート、ハイブリッ
ドＩＣ或いはモノリシックＩＣ構成のサンプルホールド
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image input device in a digital copying machine or a digital color copying machine, an image data input device in a DTP (or computer),
A discrete device that can be applied to a document reading device in a facsimile or an image pickup device such as a VTR and that processes at high speed an output signal from a photoelectric conversion element such as a CCD that outputs an electric signal according to the amount of input light in time series. The present invention relates to a sample hold circuit having a hybrid IC or a monolithic IC.
【０００２】[0002]
【従来の技術】一般に、この種のスキャナなどの画像入
力装置においては、原稿照明用光源の光量分布、ＣＣＤ
等の光電変換素子の感度分布等の要因が存在するため、
ＣＣＤ等から得られる光電変換信号をそのまま画像信号
として扱うことは困難であり、このような不要な要因を
取り除く必要がある。そこで、この種の画像入力装置で
は、基準となる白レベルを決める等の理由、或いは、画
像信号に関して検出した最大電圧に追従させて画像信号
のレベルを変化させるために、ＣＣＤから得られる時系
列の信号をサンプリングし、そのピーク値をホールドす
るためのサンプルホールド回路が設けられている。2. Description of the Related Art Generally, in an image input device such as a scanner of this type, a light amount distribution of a light source for illuminating a document, a CCD
Since there are factors such as the sensitivity distribution of the photoelectric conversion element such as
It is difficult to treat the photoelectric conversion signal obtained from the CCD or the like as an image signal as it is, and it is necessary to remove such an unnecessary factor. Therefore, in this type of image input device, a time series obtained from the CCD is used to change the level of the image signal in order to change the level of the image signal by following the maximum voltage detected for the image signal, for example, to determine the reference white level. A sample and hold circuit for sampling the signal of and holding the peak value is provided.
【０００３】このようなサンプルホールド回路として、
例えば、図１４に示すように構成されたものがある。ま
ず、入力信号ＶinがＯＰアンプＡ１により形成されて入
力バッファとなるボルテージフォロワ（Ｂ１）１、及
び、ブリッジ接続されたダイオードＤ1 〜Ｄ4 によるモ
ード切換スイッチ回路なるダイオードスイッチ回路（Ｄ
ＳＷ１）２を通してホールドコンデンサＣH に与えられ
ている。このホールドコンデンサＣH の端子電圧はＯＰ
アンプＡ２により形成されたボルテージフォロワ（Ｂ
２）３によりインピーダンス変換されて信号Ｖo として
出力される。また、前記ダイオードＤ1 〜Ｄ4 は、ダイ
オードＤ1 ，Ｄ2 のアノードに接続された電流値Ｉの定
電流源４とダイオードＤ3 ，Ｄ4 のカソードに接続され
た電流値Ｉの定電流源５と、ダイオードＤ1 ，Ｄ2 のア
ノード側にコレクタが接続されたトランジスタＱ1 と、
ダイオードＤ3 ，Ｄ4 のカソード側にコレクタが接続さ
れたトランジスタＱ2 と、これらのトランジスタＱ1 ，
Ｑ2 のエミッタ側に接続された電流値２Ｉの定電流源６
とにより形成されたダイオードスイッチ駆動回路（ＤＲ
Ｖ１）７により切換駆動されるものである。トランジス
タＱ1 ，Ｑ2 のベースには、ダイオードスイッチ回路
（ＤＳＷ１）２の状態を切換制御するための制御信号Ｓ
ＡＭ，ＳＡＭＢが与えられている。これらの制御信号Ｓ
ＡＭ，ＳＡＭＢは互いに相補的な関係にあり、制御信号
ＳＡＭがＨレベル（トランジスタＱ2 が導通）の時に
は、ダイオードスイッチ回路（ＤＳＷ１）２が導通して
サンプル動作モードとなり、制御信号ＳＡＭがＬレベル
（従って、制御信号ＳＡＭＢがＨレベルでトランジスタ
Ｑ1 が導通）の時には、ダイオードスイッチ回路（ＤＳ
Ｗ１）２が非導通となってホールド動作モードとなるよ
うに構成されている。なお、トランジスタＱ1 ，Ｑ2 の
コレクタ側とホールドコンデンサＣH のアース側との間
に接続されたダイオードＤ5 ，Ｄ6 はダイオードスイッ
チ回路（ＤＳＷ１）２が非導通の時にこのダイオードス
イッチ回路（ＤＳＷ１）２の電位を規定するためのクラ
ンプダイオードである。また、図中、ＶCCはプラス側の
電源、ＶEEはマイナス側の電源を示す（各図において共
通事項である）。As such a sample and hold circuit,
For example, there is one configured as shown in FIG. First, the input signal Vin is formed by the OP amplifier A1 and becomes a voltage follower (B1) 1 which serves as an input buffer, and the diode switch circuit (D which serves as a mode changeover switch circuit by the diodes D 1 to D 4 which are bridge-connected.
It is given to the hold capacitor C H through SW1) 2. The terminal voltage of this hold capacitor C H is OP
Voltage follower (B formed by amplifier A2
2) The impedance is converted by 3 and output as the signal Vo. The diodes D 1 to D 4 are the constant current source 4 having a current value I connected to the anodes of the diodes D 1 and D 2 and the constant current having a current value I connected to the cathodes of the diodes D 3 and D 4. A source 5 and a transistor Q 1 whose collector is connected to the anode side of the diodes D 1 and D 2 ,
Transistor Q 2 whose collector is connected to the cathode side of diodes D 3 and D 4 , and these transistors Q 1 and
A constant current source 6 with a current value of 2I connected to the emitter side of Q 2.
And a diode switch drive circuit (DR
It is switched and driven by V1) 7. At the bases of the transistors Q 1 and Q 2 , a control signal S for switching control of the state of the diode switch circuit (DSW 1) 2 is provided.
AM and SAMB are given. These control signals S
AM and SAMB are in a complementary relationship with each other, and when the control signal SAM is at H level (transistor Q 2 is conductive), the diode switch circuit (DSW1) 2 is conductive to enter the sample operation mode, and the control signal SAM is at L level. (Thus, when the control signal SAMB is at H level and the transistor Q 1 is conductive), the diode switch circuit (DS
W1) 2 is rendered non-conductive to enter the hold operation mode. The diodes D 5 and D 6 connected between the collector side of the transistors Q 1 and Q 2 and the ground side of the hold capacitor C H are the diode switch circuit (DSW1) 2 when it is non-conductive. It is a clamp diode for defining the potential of DSW1) 2. Further, in the figure, V CC indicates a positive side power source and V EE indicates a negative side power source (which is a common matter in each figure).
【０００４】図１５はこのような構成のサンプルホール
ド回路における入力信号Ｖinと出力信号Ｖo との関係を
示すタイミングチャートである。FIG. 15 is a timing chart showing the relationship between the input signal Vin and the output signal Vo in the sample hold circuit having such a configuration.
【０００５】[0005]
【発明が解決しようとする課題】データコンバージョン
を含むアナログ信号処理回路では、サンプルホールド回
路は非常に重要な要素を占める。このようなサンプルホ
ールド回路では、高精度・高速サンプリング及び低ドル
ープ（ホールド動作時において、モード切換スイッチ回
路の電流の一部がホールドコンデンサに流れることによ
り発生する）が非常に重要な要素となる。In the analog signal processing circuit including data conversion, the sample hold circuit occupies a very important element. In such a sample-hold circuit, high-accuracy / high-speed sampling and low droop (generated by a part of the current of the mode changeover switch circuit flowing to the hold capacitor during the hold operation) are very important factors.
【０００６】ところが、図１４に示したような従来のサ
ンプルホールド回路構成において、ボルテージフォロワ
（Ｂ２）３の入力段にＦＥＴを用いた構成では、低ドル
ープは確保できるものの、オフセットが大きいとか、雑
音が大きいとか、高速性を確保し難いといった欠点があ
る。一方、ボルテージフォロワ（Ｂ２）３の入力段にバ
イポーラトランジスタを用いた通常の構成では、オフセ
ットが小さく、雑音も小さいため、高精度・高速性は確
保しやすいが、低ドループを実現するのが困難であると
いう欠点がある。結局、高精度・高速サンプリング及び
低ドループを全て同時に満足するサンプルホールド回路
構成は実現されていないものである。However, in the conventional sample-and-hold circuit configuration as shown in FIG. 14, in the configuration using the FET in the input stage of the voltage follower (B2) 3, although a low droop can be secured, a large offset or noise is generated. Is large and it is difficult to secure high speed. On the other hand, in the normal configuration using the bipolar transistor in the input stage of the voltage follower (B2) 3, since the offset is small and the noise is also small, it is easy to ensure high accuracy and high speed, but it is difficult to realize low droop. There is a drawback that After all, a sample and hold circuit configuration that satisfies all of high precision / high speed sampling and low droop at the same time has not been realized.
【０００７】[0007]
【課題を解決するための手段】請求項１記載のサンプル
ホールド回路は、入力光量に応じた電気信号を時系列で
出力するＣＣＤ等の光電変換素子からの出力信号を入力
とする入力バッファと、サンプル動作とホールド動作と
の動作モードを切り換えるモード切換スイッチ回路と、
切り換えられた動作モードに従い前記入力バッファを介
して入力された前記出力信号をサンプリングしてそのピ
ーク値をホールドするホールドコンデンサとを備えたサ
ンプルホールド回路において、前記ホールドコンデンサ
の後段側にバイポーラトランジスタを主要要素として形
成され前記出力信号の画素周波数に応じて動作電流が変
化されるボルテージフォロワを設けたものである。A sample and hold circuit according to a first aspect of the present invention includes an input buffer which receives an output signal from a photoelectric conversion element such as a CCD which outputs an electric signal according to an input light amount in time series, A mode changeover switch circuit for switching the operation mode between the sample operation and the hold operation,
In a sample and hold circuit including a hold capacitor that samples the output signal input through the input buffer according to a switched operation mode and holds a peak value thereof, a bipolar transistor is mainly provided in a stage subsequent to the hold capacitor. A voltage follower, which is formed as an element and whose operating current is changed according to the pixel frequency of the output signal, is provided.
【０００８】請求項２記載のサンプルホールド回路は、
請求項１記載のサンプルホールド回路中のボルテージフ
ォロワに代えて、バイポーラトランジスタを主要要素と
して形成され出力信号の振幅に応じて動作電流が変化さ
れるボルテージフォロワを設けたものである。A sample and hold circuit according to a second aspect is
In place of the voltage follower in the sample-hold circuit according to the first aspect, a voltage follower is provided which has a bipolar transistor as a main element and whose operating current is changed according to the amplitude of the output signal.
【０００９】請求項３記載のサンプルホールド回路は、
請求項１記載のサンプルホールド回路中のボルテージフ
ォロワに代えて、バイポーラトランジスタを主要要素と
して形成されサンプル動作モード時にはホールド動作モ
ード時より大きくなるように動作電流が切り換えられる
ボルテージフォロワを設けたものである。The sample hold circuit according to claim 3 is
In place of the voltage follower in the sample hold circuit according to claim 1, a voltage follower is provided, which is formed by using a bipolar transistor as a main element and whose operating current is switched so that it becomes larger in the sample operation mode than in the hold operation mode. .
【００１０】請求項４記載のサンプルホールド回路は、
請求項１，２及び３記載のサンプルホールド回路中のボ
ルテージフォロワを組み合わせたもので、バイポーラト
ランジスタを主要要素として形成されて、出力信号の画
素周波数、この出力信号の振幅、又は、サンプル動作と
ホールド動作との動作モードの切換の少なくとも一つに
応じて動作電流が変化されるボルテージフォロワを設け
たものである。A sample and hold circuit according to a fourth aspect is
A combination of voltage followers in the sample-hold circuit according to claim 1, 2 or 3, which is formed by using a bipolar transistor as a main element, and which has a pixel frequency of an output signal, an amplitude of the output signal, or a sample operation and a hold. A voltage follower whose operating current is changed in accordance with at least one of switching between operation and operation mode is provided.
【００１１】請求項５記載のサンプルホールド回路は、
請求項１，２，３又は４記載のサンプルホールド回路の
構成に加えて、サンプル動作時にホールドコンデンサの
電圧を入力バッファの入力側に帰還させる帰還回路を設
けたものである。A sample and hold circuit according to claim 5 is
In addition to the configuration of the sample hold circuit according to claim 1, 2, 3 or 4, a feedback circuit is provided for feeding back the voltage of the hold capacitor to the input side of the input buffer during the sampling operation.
【００１２】請求項６記載のサンプルホールド回路は、
請求項１，２，３又は４記載のサンプルホールド回路の
構成に加えて、サンプル動作時とホールド動作時とで入
力バッファに対して異なる帰還回路を形成したものであ
る。A sample and hold circuit according to claim 6 is
In addition to the configuration of the sample hold circuit according to claim 1, 2, 3 or 4, different feedback circuits are formed for the input buffer during the sample operation and the hold operation.
【００１３】請求項７記載のサンプルホールド回路は、
請求項１，２，３又は４記載のサンプルホールド回路の
構成において、出力信号に切換信号を重畳させた制御信
号により切換制御されるモード切換スイッチ回路とした
ものである。A sample and hold circuit according to claim 7 is
In the structure of the sample hold circuit according to any one of claims 1, 2, 3 or 4, a mode changeover switch circuit is controlled by a control signal in which a changeover signal is superimposed on an output signal.
【００１４】[0014]
【作用】請求項１記載のサンプルホールド回路において
は、ほぼ画素周波数に比例してホールドコンデンサに対
するボルテージフォロワの動作電流が変化するので、出
力信号の画素周波数が低い場合にはボルテージフォロワ
の入力電流も小さくなるためホールドコンデンサのドル
ープも小さくなり画素周波数に見合ったホールド時間が
確保される。また、ボルテージフォロワはバイポーラト
ランジスタを主要要素として形成されているので、その
動作電流も小さくて済み、画素周波数に応じた低い消費
電力となる。一方、出力信号の画素周波数が高い場合に
はボルテージフォロワの動作電流が大きくなるので、大
きなスルーレイトが確保され、高速応答が可能となる。In the sample-hold circuit according to the first aspect, since the operating current of the voltage follower for the hold capacitor changes substantially in proportion to the pixel frequency, the input current of the voltage follower also changes when the pixel frequency of the output signal is low. Since it becomes smaller, the droop of the hold capacitor also becomes smaller and the hold time commensurate with the pixel frequency is secured. Further, since the voltage follower is formed by using the bipolar transistor as a main element, its operating current can be small, and the power consumption can be low according to the pixel frequency. On the other hand, when the pixel frequency of the output signal is high, the operating current of the voltage follower becomes large, so that a large slew rate is secured and high-speed response becomes possible.
【００１５】請求項２記載のサンプルホールド回路にお
いては、出力信号の振幅、即ち、大きさに比例してボル
テージフォロワの動作電流が変化するので、出力信号が
大きい場合にはボルテージフォロワの動作電流も大きく
なるため、十分なスルーレイトが確保される。一方、出
力信号が小さい場合にはボルテージフォロワの動作電流
も小さくなることにより、ボルテージフォロワの入力電
流が小さくなるため、ホールド時のドループが低く抑え
られる。In the sample hold circuit according to the second aspect of the invention, the operating current of the voltage follower changes in proportion to the amplitude of the output signal, that is, the magnitude thereof. Therefore, when the output signal is large, the operating current of the voltage follower also changes. Since it becomes large, a sufficient slew rate is secured. On the other hand, when the output signal is small, the operating current of the voltage follower also becomes small, so that the input current of the voltage follower becomes small, so that the droop at the time of hold can be suppressed low.
【００１６】請求項３記載のサンプルホールド回路にお
いては、ボルテージフォロワの動作電流がサンプル動作
時には大きくホールド動作時には小さくされるため、サ
ンプル動作時にはモード切換スイッチ回路が閉じている
ことによりボルテージフォロワの入力電流が多少流れて
も支障がなく大きなスルーレイトを確保でき、かつ、ホ
ールド動作時にはボルテージフォロワの入力電流が小さ
くなることによりホールドコンデンサのドループが低く
抑えられる。In the sample-hold circuit according to the third aspect of the present invention, the operating current of the voltage follower is large during the sampling operation and is small during the holding operation. Therefore, during the sampling operation, the mode changeover switch circuit is closed so that the input current of the voltage follower. A large slew rate can be secured without any problem even if the current flows a little, and the droop of the hold capacitor can be suppressed to a low level by reducing the input current of the voltage follower during the hold operation.
【００１７】請求項４記載のサンプルホールド回路にお
いては、請求項１，２及び３記載のサンプルホールド回
路におけるボルテージフォロワを組み合わせて構成して
いるので、各々の請求項１，２及び３記載のサンプルホ
ールド回路による作用が同時に得られる。In the sample hold circuit according to the fourth aspect, since the voltage followers in the sample hold circuits according to the first, second and third aspects are combined, the sample and hold circuits according to the first, second and third aspects are respectively formed. The action of the hold circuit can be obtained at the same time.
【００１８】請求項５記載のサンプルホールド回路にお
いては、サンプル動作時にホールドコンデンサの電圧を
入力バッファにフィードバックさせているので、ホール
ド動作時には入力信号のボルテージフォロワとなるた
め、サンプル動作時はモード切換スイッチ回路のスイッ
チオン時のインピーダンス、及び、入力バッファの出力
インピーダンスによるサンプリング電圧のずれが、ホー
ルドコンデンサの電圧をフィードバックすることで軽減
され、良好なるサンプリング特性が得られる。一方、ホ
ールド動作時にはホールドコンデンサが入力バッファと
切り離されるため、入力バッファの入力電流の影響が除
去され、出力側のボルテージフォロワの入力電流による
ドループのみになる。In the sample hold circuit according to the fifth aspect, since the voltage of the hold capacitor is fed back to the input buffer during the sample operation, it becomes a voltage follower of the input signal during the hold operation. The deviation of the sampling voltage due to the impedance when the circuit is switched on and the output impedance of the input buffer are reduced by feeding back the voltage of the hold capacitor, and good sampling characteristics can be obtained. On the other hand, since the hold capacitor is separated from the input buffer during the hold operation, the influence of the input current of the input buffer is removed, and only the droop due to the input current of the voltage follower on the output side is generated.
【００１９】請求項６記載のサンプルホールド回路にお
いては、入力バッファに対する帰還回路がサンプル動作
時とホールド動作時とで異ならせているので、サンプル
動作時には上記の請求項５記載のサンプルホールド回路
の場合と同様に、モード切換スイッチ回路のスイッチオ
ン時のインピーダンス、及び、入力バッファの出力イン
ピーダンスによるサンプリング電圧のずれが、ホールド
コンデンサの電圧をフィードバックすることで軽減さ
れ、良好なるサンプリング特性が得られる。また、ホー
ルド動作時にはホールドコンデンサが入力バッファと切
り離されるため、入力バッファの入力電流の影響が除去
され、出力側のボルテージフォロワの入力電流によるド
ループのみになるとともに、その入力段の増幅器が切り
換えられて出力のボルテージフォロワとして働くことに
なり、入力信号からのフィードスルーが非常に小さく抑
えられる。In the sample-hold circuit according to the sixth aspect, the feedback circuit for the input buffer is different between the sample operation and the hold operation. Similarly, the impedance of the mode changeover switch circuit when the switch is turned on and the deviation of the sampling voltage due to the output impedance of the input buffer are reduced by feeding back the voltage of the hold capacitor, and good sampling characteristics can be obtained. In addition, since the hold capacitor is disconnected from the input buffer during the hold operation, the effect of the input current of the input buffer is eliminated, and only the droop due to the input current of the voltage follower on the output side is generated, and the amplifier of that input stage is switched. This will act as a voltage follower for the output, and the feedthrough from the input signal will be very small.
【００２０】請求項７記載のサンプルホールド回路にお
いては、モード切換スイッチ回路を切換制御するための
制御信号を、出力信号に切換信号を重畳させたものとし
ているので、モード切換スイッチ回路をトランジスタ等
により簡単かつ駆動電流の小さなものとして形成できる
ため、小規模で消費電流の小さなモード切換スイッチ回
路となる。In the sample hold circuit according to the seventh aspect of the present invention, the control signal for controlling the switching of the mode changeover switch circuit is the output signal superposed with the changeover signal. Since it can be formed easily and with a small drive current, it is a small-scale mode changeover switch circuit with a small current consumption.
【００２１】[0021]
【実施例】請求項１記載の発明の一実施例を図１及び図
２に基づいて説明する。図１４で示した部分と同一部分
は同一符号を用いて示す。本実施例のサンプルホールド
回路は、図１４に示したサンプルホールド回路中のボル
テージフォロワ（Ｂ１）１、ダイオードスイッチ回路
（ＤＳＷ１）２、ホールドコンデンサＣH 、定電流源
４，５，６及びダイオードスイッチ駆動回路（ＤＲＶ
１）７はそのまま用いた構成とされ、ボルテージフォロ
ワ（Ｂ２）３に代えて、本実施例の特徴とするボルテー
ジフォロワ（Ｂ３）８がホールドコンデンサＣH の後段
側に接続された構成とされている。このボルテージフォ
ロワ（Ｂ３）８は、バイポーラトランジスタを主要要素
として、ＣＣＤ等の出力信号の画素周波数に応じてバイ
アス電流（動作電流）が変化するボルテージフォロワと
して構成されたもので、大別すると、バイアス電流制御
型ＯＰアンプ構成のボルテージフォロワ（Ｂ４）９と、
そのバイアス電流制御入力に接続された周波数‐電圧変
換回路（ＦＶＩ）１０とにより構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the invention described in claim 1 will be described with reference to FIGS. The same parts as those shown in FIG. 14 are designated by the same reference numerals. The sample hold circuit of this embodiment is the voltage follower (B1) 1, the diode switch circuit (DSW1) 2, the hold capacitor C H , the constant current sources 4, 5, 6 and the diode switch in the sample hold circuit shown in FIG. Drive circuit (DRV
1) 7 is used as it is, and in place of the voltage follower (B2) 3, a voltage follower (B3) 8 which is a feature of this embodiment is connected to the rear stage of the hold capacitor C H. There is. The voltage follower (B3) 8 is composed of a bipolar transistor as a main element and is configured as a voltage follower in which a bias current (operating current) changes according to a pixel frequency of an output signal of a CCD or the like. A voltage follower (B4) 9 having a current control type OP amplifier configuration,
And a frequency-voltage conversion circuit (FVI) 10 connected to the bias current control input.
【００２２】ここに、前記ボルテージフォロワ（Ｂ４）
９は、トランジスタＱ11〜Ｑ15を主体としたＯＰアンプ
Ａ３と、差動入力構成のトランジスタＱ11，Ｑ12のエミ
ッタ側に接続されてトランジスタＱ16〜Ｑ18及びエミッ
タ抵抗Ｒ11〜Ｒ13により構成された抵抗挿入型カレント
ミラー回路１１と、これらのトランジスタＱ16〜Ｑ１８
のベース側にエミッタが接続されたトランジスタＱ１９
とこのトランジスタＱ19のエミッタ・トランジスタ
Ｑ13，Ｑ14のエミッタ間に接続された抵抗Ｒ14とによる
エミッタフォロワ１２とにより構成されている。また、
周波数‐電圧変換回路（ＦＶＩ）１０は、画素周波数を
規定する画素クロックＰＩＸを入力としてその立ち上が
りエッジを検出するインバータＬ1 、抵抗ＲD 、コンデ
ンサＣD 及びＡＮＤゲートＬ2 による立ち上がりエッジ
検出回路１３と、この立ち上がりエッジ検出回路１３の
出力を入力とするトランジスタＱL1と前記出力をインバ
ータＬ3 で反転させた信号を入力とするトランジスタＱ
L2とこれらのトランジスタＱL1，ＱL2のエミッタ側に接
続された電流値Ｉf の定電流源１４とによる電流切換回
路１５と、トランジスタＱL2のコレクタ側に接続された
コンデンサＣf と抵抗Ｒf との並列回路による平均化回
路１６とにより構成されている。このトランジスタＱL2
のコレクタ側（平均化回路１６の出力側）が前記ボルテ
ージフォロワ（Ｂ４）９のバイアス電流制御入力として
トランジスタＱ19のベースに接続されている。Here, the voltage follower (B4)
9, the transistors Q 11 and OP amplifier A3 to the to Q 15 as a main component, is connected to the emitter of the transistor Q 11, Q 12 of a differential input configuration transistors Q 16 and to Q 18 and an emitter resistor R 11 to R 13 Resistor insertion type current mirror circuit 11 and the transistors Q 16 to Q 18
Transistor Q 19 whose emitter is connected to the base side of
And an emitter follower 12 formed by a resistor R 14 connected between the emitters of the transistor Q 19 and the emitters of the transistors Q 13 , Q 14 . Also,
A frequency-voltage conversion circuit (FVI) 10 receives a pixel clock PIX that defines a pixel frequency and detects a rising edge of the pixel clock PIX, an inverter L 1 , a resistor R D , a capacitor C D, and an AND gate L 2 that detects a rising edge. And a transistor Q L1 which receives the output of the rising edge detection circuit 13 and a transistor Q which receives a signal obtained by inverting the output by an inverter L 3.
L2 and of the transistors Q L1, Q a constant current source 14 of the connected current value I f to the emitter side of the current switching circuit 15 by the L2, the capacitor and resistor C f connected to the collector of the transistor Q L2 R The averaging circuit 16 is a parallel circuit with f . This transistor Q L2
The collector side (the output side of the averaging circuit 16) of is connected to the base of the transistor Q 19 as a bias current control input of the voltage follower (B4) 9.
【００２３】このような構成において、周波数‐電圧変
換回路（ＦＶＩ）１０中の立ち上がりエッジ検出回路１
３の入力には画素クロックＰＩＸが入力されており、Ａ
ＮＤゲートＬ2 からは画素クロックＰＩＸの立ち上がり
時にＲD ・ＣD により決まる幅のＨレベルのパルスが出
力される（図２参照）。このようなＡＮＤゲートＬ2の
出力はトランジスタＱL1のベースに入力されるととも
に、インバータＬ3 により反転されてトランジスタＱL2
のベースにも入力される。ここに、ＡＮＤゲートＬ2 の
出力がＨレベルの間は電流値Ｉf なる定電流源１４の電
流は殆どがトランジスタＱL2を流れ、ＡＮＤゲートＬ2
の出力がＬレベルの間は電流値Ｉf なる定電流源１４の
電流は殆どがトランジスタＱL1を流れる。トランジスタ
ＱL2を通った電流（ＱL2 ＩC）は平均化回路１６により
直流電圧に変換されてボルテージフォロワ（Ｂ４）９側
に出力される。ここに、周波数‐電圧変換回路（ＦＶ
Ｉ）１０の出力電圧は、単位時間当たりの立ち上がりエ
ッジの数、即ち、画素周波数に比例した電圧となる。In such a configuration, the rising edge detection circuit 1 in the frequency-voltage conversion circuit (FVI) 10
The pixel clock PIX is input to the input of 3,
The ND gate L 2 outputs an H level pulse having a width determined by R D and C D when the pixel clock PIX rises (see FIG. 2). The output of the AND gate L 2 is input to the base of the transistor Q L1 and is inverted by the inverter L 3 to be transferred to the transistor Q L2.
It is also input to the base of. Here, while the output of the AND gate L 2 is at the H level, most of the current of the constant current source 14 having the current value I f flows through the transistor QL 2 and the AND gate L 2
Most of the current of the constant current source 14 having the current value I f flows through the transistor Q L1 while the output of L is at the L level. The current (Q L2 I C ) that has passed through the transistor Q L2 is converted into a DC voltage by the averaging circuit 16 and output to the voltage follower (B4) 9 side. Here, the frequency-voltage conversion circuit (FV
The output voltage of I) 10 is a voltage proportional to the number of rising edges per unit time, that is, the pixel frequency.
【００２４】ボルテージフォロワ（Ｂ４）９では、この
ような画素周波数に比例した電圧によるバイアス電流制
御入力が、エミッタフォロワ１２を通してトランジスタ
Ｑ16〜Ｑ18のベースに与えられる。これらのトランジス
タＱ16〜Ｑ18等による抵抗挿入型カレントミラー回路１
１では、トランジスタＱ17，Ｑ18に流れる電流がトラン
ジスタＱ16に流れる電流に対して各々Ｒ11／Ｒ12，Ｒ11
／Ｒ13倍となる。この時、トランジスタＱ16に流れる電
流はバイアス電流制御入力にほぼ比例しているため、ト
ランジスタＱ11，Ｑ12のバイアス電流、即ち、トランジ
スタＱ17のコレクタ電流もバイアス電流制御入力に比例
したものとなる。このため、画素周波数が低くなった場
合には、ボルテージフォロワ（Ｂ４）９のバイアス電流
も小さくなってトランジスタＱ11のベース電流も小さく
なるので、ホールドコンデンサＣH のドープも小さくな
り、画素周波数に見合ったホールド時間が確保できる。
同時に、ボルテージフォロワ（Ｂ４）９の動作電流も小
さくなるので、画素周波数に応じた消費電力で収まるも
のとなる。即ち、画素周波数が高い時には消費電力が大
きいが高速応答を確保でき、画素周波数が低い時には消
費電力を抑えて長時間のホールドを行えるものとなる。In the voltage follower (B4) 9, the bias current control input by the voltage proportional to the pixel frequency is given to the bases of the transistors Q 16 to Q 18 through the emitter follower 12. A resistance insertion type current mirror circuit 1 including these transistors Q 16 to Q 18
1, the currents flowing through the transistors Q 17 and Q 18 are respectively R 11 / R 12 and R 11 with respect to the current flowing through the transistor Q 16.
/ R 13 times. At this time, since the current flowing through the transistor Q 16 is almost proportional to the bias current control input, the bias currents of the transistors Q 11 and Q 12 , that is, the collector current of the transistor Q 17 is also proportional to the bias current control input. Become. Therefore, when the pixel frequency becomes low, the bias current of the voltage follower (B4) 9 also becomes small and the base current of the transistor Q 11 also becomes small, so that the dope of the hold capacitor C H also becomes small and the pixel frequency becomes low. Hold time can be secured.
At the same time, the operating current of the voltage follower (B4) 9 also becomes small, so that the power consumption can be settled according to the pixel frequency. That is, when the pixel frequency is high, the power consumption is large, but a high-speed response can be secured, and when the pixel frequency is low, the power consumption is suppressed and the hold can be performed for a long time.
【００２５】つづいて、請求項２記載の発明の一実施例
を図３及び図４により説明する。前記実施例で示した部
分と同一部分は同一符号を用いて示す（以下の実施例で
も同様とする）。本実施例も、前記実施例と同様に、図
１４に示したサンプルホールド回路中のボルテージフォ
ロワ（Ｂ１）１、ダイオードスイッチ回路（ＤＳＷ１）
２、ホールドコンデンサＣH 、定電流源４，５，６及び
ダイオードスイッチ駆動回路（ＤＲＶ１）７はそのまま
用いた構成とされ、さらに、前記実施例中に示したバイ
アス電流制御型ＯＰアンプ構成のボルテージフォロワ
（Ｂ４）９を含む本実施例の特徴とするボルテージフォ
ロワ１７がホールドコンデンサＣH の後段側に接続され
た構成とされている。このボルテージフォロワ１７はＣ
ＣＤ等の出力信号の振幅に応じて前記ボルテージフォロ
ワ（Ｂ４）９のバイアス電流を変化させるもので、この
ボルテージフォロワ（Ｂ４）９の出力側に接続された利
得制御型増幅器（ＧＣＡ）１８と、この利得制御型増幅
器（ＧＣＡ）１８の出力側に接続されたＡＤコンバータ
（ＡＤＣ）１９と、前記ボルテージフォロワ（Ｂ４）９
のバイアス電流制御入力に接続されたＤＡコンバータ
（ＤＡＣ）２０及び抵抗ＲL とを含めて構成されてい
る。前記ＡＤコンバータ（ＡＤＣ）１９の出力はコント
ローラ（図示せず）に与えられ、前記ＤＡコンバータ
（ＤＡＣ）２０の入力には前記コントローラからのデジ
タルデータが与えられるものである。このコントローラ
からのデジタルデータは前記利得制御型増幅器（ＧＣ
Ａ）１８の利得設定入力にも与えられている。また、前
記抵抗ＲL はＤＡコンバータ（ＤＡＣ）２０の出力なる
電流を電圧値に変換してボルテージフォロワ（Ｂ４）９
のバイアス電流制御入力に与えるものである。Next, an embodiment of the invention described in claim 2 will be described with reference to FIGS. The same parts as those shown in the above-mentioned embodiments are designated by the same reference numerals (the same applies to the following embodiments). Also in this embodiment, similar to the above embodiment, the voltage follower (B1) 1 and the diode switch circuit (DSW1) in the sample hold circuit shown in FIG.
2, the hold capacitor C H , the constant current sources 4, 5, 6 and the diode switch drive circuit (DRV1) 7 are used as they are, and further, the voltage of the bias current control type OP amplifier structure shown in the above embodiment. A voltage follower 17 including the follower (B4) 9 which is a feature of this embodiment is connected to the rear stage of the hold capacitor C H. This voltage follower 17 is C
The bias current of the voltage follower (B4) 9 is changed according to the amplitude of the output signal of the CD or the like, and a gain control type amplifier (GCA) 18 connected to the output side of the voltage follower (B4) 9, An AD converter (ADC) 19 connected to the output side of the gain control type amplifier (GCA) 18 and the voltage follower (B4) 9
It includes a DA converter (DAC) 20 connected to the bias current control input and a resistor R L. The output of the AD converter (ADC) 19 is given to a controller (not shown), and the digital data from the controller is given to the input of the DA converter (DAC) 20. The digital data from this controller is the gain control type amplifier (GC).
A) Also provided to the gain setting input of 18. Further, the resistor R L converts a current output from the DA converter (DAC) 20 into a voltage value to generate a voltage follower (B4) 9
Is applied to the bias current control input of.
【００２６】このような構成において、初期状態におい
ては、利得制御型増幅器（ＧＣＡ）１８の利得は最小利
得となっており、最大の光電変換信号が入力されてい
る。この状態でのＡＤコンバータ（ＡＤＣ）１９の出力
データＤＯ0 〜ＤＯ7 はこの時の信号をアナログ・デジ
タル変換したデータとなる。コントローラはこのような
デジタルデータ中から最大のデータを検出し、利得設定
データＤＩ0 〜ＤＩ7 として利得制御型増幅器（ＧＣ
Ａ）１８の利得設定入力に書き込む。この利得制御型増
幅器（ＧＣＡ）１８の利得設定カーブは設定値に対して
反比例する特性を持つため、利得制御型増幅器（ＧＣ
Ａ）１８の出力としては、信号の最大値（ＸＸH ）がほ
ぼＡＤコンバータ（ＡＤＣ）１９のフルスケールとなる
ように利得が決められたものとなる。このとき、利得設
定データＤＩ0 〜ＤＩ7 はＤＡコンバータ（ＤＡＣ）２
０にも書き込まれる（図４参照）。よって、このＤＡコ
ンバータ（ＤＡＣ）２０の出力電流はこの書込データに
比例して出力されることになり、ボルテージフォロワ
（Ｂ４）９のバイアス電流も利得設定データＤＩ0 〜Ｄ
Ｉ7の値に比例したものとなる。即ち、ＣＣＤ等の出力
信号（入力信号Ｖin）の大きさ（振幅）に比例してバイ
アス電流が変化するため、信号の振幅が大きいときには
バイアス電流が大きくなって十分なスルーレイトが得ら
れ、信号の振幅が小さいときにはバイアス電流が小さく
なってボルテージフォロワ（Ｂ４）９の入力電流が小さ
くなることにより、ホールド時のドループを低く抑える
ことができる。In such a configuration, in the initial state, the gain of the gain control type amplifier (GCA) 18 is the minimum gain, and the maximum photoelectric conversion signal is input. The output data DO 0 to DO 7 of the AD converter (ADC) 19 in this state are data obtained by analog-digital conversion of the signal at this time. The controller detects the maximum data from such digital data, and sets the gain control amplifier (GC) as the gain setting data DI 0 to DI 7.
A) Write to the gain setting input of 18. Since the gain setting curve of the gain control type amplifier (GCA) 18 has a characteristic inversely proportional to the set value, the gain control type amplifier (GC)
As the output of A) 18, the gain is determined so that the maximum value (XX H ) of the signal is almost the full scale of the AD converter (ADC) 19. At this time, the gain setting data DI 0 to DI 7 are transferred to the DA converter (DAC) 2
It is also written to 0 (see FIG. 4). Therefore, the output current of the DA converter (DAC) 20 is output in proportion to the write data, and the bias current of the voltage follower (B4) 9 is also set to the gain setting data DI 0 to D.
It is proportional to the value of I 7 . That is, since the bias current changes in proportion to the magnitude (amplitude) of the output signal (input signal Vin) of the CCD or the like, when the amplitude of the signal is large, the bias current is large and a sufficient slew rate can be obtained. When the amplitude of is small, the bias current becomes small and the input current of the voltage follower (B4) 9 becomes small, so that the droop at the time of hold can be suppressed low.
【００２７】また、請求項３記載の発明の一実施例を図
５及び図６により説明する。本実施例も、前述した二つ
の実施例と同様に、図１４に示したサンプルホールド回
路中のボルテージフォロワ（Ｂ１）１、ダイオードスイ
ッチ回路（ＤＳＷ１）２、ホールドコンデンサＣH 、定
電流源４，５，６及びダイオードスイッチ駆動回路（Ｄ
ＲＶ１）７はそのまま用いた構成とされ、さらに、前述
した実施例中に示したバイアス電流制御型ＯＰアンプ構
成のボルテージフォロワ（Ｂ４）９を含む本実施例の特
徴とするボルテージフォロワ２１がホールドコンデンサ
ＣH の後段側に接続された構成とされている。このボル
テージフォロワ２１はサンプル動作モード時にはホール
ド動作モード時よりボルテージフォロワ（Ｂ４）９のバ
イアス電流が大きくなるように切り換えるもので、ボル
テージフォロワ（Ｂ４）９と、このボルテージフォロワ
（Ｂ４）９のバイアス電流制御入力に接続されたバイア
ス電流スイッチ回路（ＢＳＷ１）２２とにより構成され
ている。このバイアス電流スイッチ回路（ＢＳＷ１）２
２はダイオードスイッチ駆動回路（ＤＲＶ１）７とは対
称的な構成とされており、制御信号ＳＡＭＢがベースに
与えられたトランジスタＱB1と制御信号ＳＡＭがベース
に与えられたランジスタＱB2とこれらのトランジスタＱ
B1，ＱB2のエミッタに接続された電流値ＩB1の定電流源
２３とトランジスタＱB1の出力（コレクタ端子）に接続
された電流値ＩB2の定電流源２４とトランジスタＱB1の
出力（コレクタ端子）に接続された抵抗ＲB1とにより構
成されている。An embodiment of the invention described in claim 3 will be described with reference to FIGS. 5 and 6. Also in this embodiment, as in the above-described two embodiments, the voltage follower (B1) 1, the diode switch circuit (DSW1) 2, the hold capacitor C H , the constant current source 4, in the sample hold circuit shown in FIG. 5, 6 and diode switch drive circuit (D
The RV1) 7 is used as it is. Further, the voltage follower 21 including the voltage follower (B4) 9 having the bias current control type OP amplifier configuration shown in the above-described embodiment is a hold capacitor. It is configured to be connected to the latter stage side of C H. This voltage follower 21 is switched so that the bias current of the voltage follower (B4) 9 becomes larger in the sample operation mode than in the hold operation mode. The bias current switch circuit (BSW1) 22 is connected to the control input. This bias current switch circuit (BSW1) 2
2 is a symmetrical configuration the diode switch driving circuit (DRV1) 7, the control signal SAMB transistor Q B2 and these transistors provided in the transistor Q B1 and the control signal SAM is based given to the base Q
B1, the output of the constant current source 24 and the transistor Q B1 of the current value I B2 connected to the output (collector terminal) of the constant current source 23 and the transistor Q B1 of current I B1 which is connected to the emitter of Q B2 (Collector And a resistor R B1 connected to the terminal).
【００２８】このような構成において、制御信号ＳＡＭ
がＨレベル（制御信号ＳＡＭＢはＬレベル）なるサンプ
ル動作時にはトランジスタＱB1が導通するため抵抗ＲB1
には（ＩB1＋ＩB2）なる電流が流れ、制御信号ＳＡＭが
Ｌレベル（制御信号ＳＡＭＢはＨレベル）なるホールド
動作時にはトランジスタＱB2が導通するため抵抗ＲB1に
はＩB2なる電流が流れる。よって、バイアス電流スイッ
チ回路（ＢＳＷ１）２２の出力はオフセットを持つもの
となり、図６中に示すように、サンプル動作時にそのレ
ベルが大きくなるパルス波形としてボルテージフォロワ
（Ｂ４）９のバイアス電流制御入力に与えられる。この
ため、ボルテージフォロワ（Ｂ４）９のバイアス電流は
サンプル動作時に大きくなり、ホールド動作時には小さ
くなる。ここに、サンプル動作時にはダイオードスイッ
チ回路（ＤＳＷ１）２は閉じているのでボルテージフォ
ロワ（Ｂ４）９のバイアス電流が多少流れても問題はな
く、大きなスルーレイトを確保できるものとなる。ま
た、ホールド動作時にはボルテージフォロワ（Ｂ４）９
のバイアス電流が小さくなるため、ボルテージフォロワ
（Ｂ４）９の入力電流も小さくなり、ホールドコンデン
サＣH のドループが低く抑えられることになる。In such a configuration, the control signal SAM
Is at the H level (the control signal SAMB is at the L level), the transistor Q B1 becomes conductive during the sampling operation, and the resistor R B1
A current (I B1 + I B2 ) flows through the transistor Q B2 and the transistor Q B2 is turned on during the hold operation in which the control signal SAM is at the L level (the control signal SAMB is at the H level), and thus the current I B2 flows through the resistor R B1 . Therefore, the output of the bias current switch circuit (BSW1) 22 has an offset, and as shown in FIG. 6, it is input to the bias current control input of the voltage follower (B4) 9 as a pulse waveform whose level increases during sampling operation. Given. Therefore, the bias current of the voltage follower (B4) 9 increases during the sample operation and decreases during the hold operation. Since the diode switch circuit (DSW1) 2 is closed during the sample operation, there is no problem even if the bias current of the voltage follower (B4) 9 flows to some extent, and a large slew rate can be secured. Also, during the hold operation, the voltage follower (B4) 9
, The input current of the voltage follower (B4) 9 also becomes small, and the droop of the hold capacitor C H can be suppressed low.
【００２９】さらに、請求項４記載の発明の一実施例を
図７により説明する。本実施例は、実質的に前述した実
施例を組み合わせて構成したものであり、例えば、図３
に示したサンプルホールド回路において、ＤＡコンバー
タ（ＤＡＣ）２０を含む図７に示すバイアス電流コント
ロール部（ＢＣＯＮＴ）２５を設け、ボルテージフォロ
ワ（Ｂ４）９とともにボルテージフォロワ２６を形成す
るようにしたものである。即ち、図３中に示したボルテ
ージフォロワ（Ｂ１）１からＡＤコンバータ（ＡＤＣ）
１９までの構成要素は、本実施例でもそのまま用いられ
ている。Further, an embodiment of the invention described in claim 4 will be described with reference to FIG. This embodiment is constructed by substantially combining the above-described embodiments, and for example, FIG.
In the sample hold circuit shown in FIG. 7, the bias current control unit (BCONT) 25 shown in FIG. 7 including the DA converter (DAC) 20 is provided, and the voltage follower (B4) 9 and the voltage follower 26 are formed. . That is, the voltage follower (B1) 1 to the AD converter (ADC) shown in FIG.
The components up to 19 are used as they are in this embodiment.
【００３０】このボルテージフォロワ２６は周波数‐電
圧変換回路（ＦＶ１）１０に準じた構成の周波数‐電圧
変換回路（ＦＶ２）２７と、前記ＤＡコンバータ（ＤＡ
Ｃ）２０と、前記バイアス電流スイッチ回路（ＢＳＷ
１）２２に準じた構成のバイアス電流スイッチ回路（Ｂ
ＳＷ２）２８とにより構成されている。ここに、入力信
号Ｖinの大きさに比例したバイアス電流を得るための利
得設定データＤＩ0 〜ＤＩ7 が入力されるＤＡコンバー
タ（ＤＡＣ）２０の出力は、周波数‐電圧変換回路（Ｆ
Ｖ２）２７中の電流切換回路１５のトランジスタＱL1，
ＱL2のエミッタに接続されている。これにより、ＤＡコ
ンバータ（ＤＡＣ）２０の出力が周波数‐電圧変換回路
（ＦＶ２）２７の切換電流として入力されており、動作
的には、図１中に示した電流値Ｉf が入力信号Ｖinの大
きさに比例するようなものとなる。また、バイアス電流
スイッチ回路（ＢＳＷ２）２８では定電流源２３，２４
として各々エミッタ抵抗ＲB2，ＲB3付きのトランジスタ
ＱB3，ＱB4が設けられ、周波数‐電圧変換回路（ＦＶ
２）２７中の平均化回路１６としてはコンデンサＣf 、
抵抗Ｒf に次段のトランジスタＱB3，ＱB4のベース・エ
ミッタ間電圧を補償するためのトランジスタＱL3が付加
された構成とされている。即ち、周波数‐電圧変換回路
（ＦＶ２）２７の出力がバイアス電流スイッチ回路（Ｂ
ＳＷ２）２８の動作電流をコントロールするための入力
に接続され、このバイアス電流スイッチ回路（ＢＳＷ
２）２８の出力がボルテージフォロワ（Ｂ４）９のバイ
アス電流制御入力に接続されているため、このボルテー
ジフォロワ（Ｂ４）９のバイアス電流は信号の大きさ
（振幅）及び画素周波数に比例し、かつ、サンプル動作
時にはホールド動作時よりも大きな電流となるようにコ
ントロールされることになる。この結果、前述した実施
例の効果を併せ持つものとなる。The voltage follower 26 includes a frequency-voltage conversion circuit (FV2) 27 having a structure conforming to the frequency-voltage conversion circuit (FV1) 10 and the DA converter (DA).
C) 20 and the bias current switch circuit (BSW)
1) Bias current switch circuit (B
SW2) 28. Here, the output of the DA converter (DAC) 20 to which the gain setting data DI 0 to DI 7 for obtaining the bias current proportional to the magnitude of the input signal Vin is input is the frequency-voltage conversion circuit (F
V2) transistor Q L1 of current switching circuit 15 in 27,
It is connected to the emitter of Q L2. As a result, the output of the DA converter (DAC) 20 is input as the switching current of the frequency-voltage conversion circuit (FV2) 27, and in operation, the current value If shown in FIG. 1 corresponds to the input signal Vin. It will be proportional to the size. In the bias current switch circuit (BSW2) 28, the constant current sources 23, 24
Are provided with transistors Q B3 and Q B4 having emitter resistors R B2 and R B3 , respectively, as a frequency-voltage conversion circuit (FV
2) As the averaging circuit 16 in 27, a capacitor C f ,
Transistor Q L3 is an additional configurations to compensate for the base-emitter voltage of the next-stage transistor Q B3, Q B4 to the resistance R f. That is, the output of the frequency-voltage conversion circuit (FV2) 27 is the bias current switch circuit (B
SW2) 28 is connected to the input for controlling the operating current, and this bias current switch circuit (BSW)
2) Since the output of 28 is connected to the bias current control input of the voltage follower (B4) 9, the bias current of this voltage follower (B4) 9 is proportional to the signal magnitude (amplitude) and the pixel frequency, and During the sampling operation, the current is controlled to be larger than that during the hold operation. As a result, the effects of the above-described embodiment are also obtained.
【００３１】また、請求項５記載の発明の一実施例を図
８及び図９により説明する。本実施例は、請求項４記載
の発明に相当する前記実施例をベースとして構成された
もので、ＯＰアンプＡ１とその出力・反転入力間に接続
された抵抗ＲA とによるボルテージフォロワ（Ｂ５）２
９が入力バッファとして設けられ、サンプル動作時にホ
ールドコンデンサＣH の端子電圧を前記ボルテージフォ
ロワ（Ｂ５）２９の反転入力側に帰還させるためのダイ
オードスイッチ回路（ＤＳＷ２）３０を備えた帰還回路
３１が設けられている。このダイオードスイッチ回路
（ＤＳＷ２）３０はダイオードスイッチ回路（ＤＳＷ
１）２と同様に４個のダイオードをブリッジ接続した構
成からなるもので、ダイオードスイッチ駆動回路（ＤＲ
Ｖ１）７と同様なダイオードスイッチ駆動回路（ＤＲＶ
２）３２によって制御信号ＳＡＭ，ＳＡＭＢのタイミン
グで導通、非導通が制御されるものである。なお、図８
においてボルテージフォロワ（Ｂ４）９以降の構成は図
示が省略されているが、図３の場合と同様に、利得制御
型増幅器（ＧＣＡ）１８とＡＤコンバータ（ＡＤＣ）１
９とが設けられている。An embodiment of the invention described in claim 5 will be described with reference to FIGS. 8 and 9. This embodiment is based on the embodiment corresponding to the invention described in claim 4, and is a voltage follower (B5) formed by an OP amplifier A1 and a resistor RA connected between its output and inverting input. Two
9 is provided as an input buffer, and a feedback circuit 31 including a diode switch circuit (DSW2) 30 for feeding back the terminal voltage of the hold capacitor C H to the inverting input side of the voltage follower (B5) 29 is provided during the sampling operation. Has been. The diode switch circuit (DSW2) 30 is a diode switch circuit (DSW2).
1) A diode switch drive circuit (DR
V1) diode switch drive circuit (DRV)
2) 32 controls conduction and non-conduction at the timing of the control signals SAM and SAMB. Note that FIG.
In FIG. 3, the configuration of the voltage follower (B4) 9 and subsequent components is omitted, but as in the case of FIG. 3, the gain control type amplifier (GCA) 18 and the AD converter (ADC) 1 are provided.
9 and are provided.
【００３２】このような構成において、サンプル動作時
には、ＯＰアンプＡ１の出力はダイオードスイッチ回路
（ＤＳＷ１）２を通してホールドコンデンサＣH をドラ
イブし、このホールドコンデンサＣH の端子電圧はダイ
オードスイッチ回路（ＤＳＷ２）３０を通してＯＰアン
プＡ１の反転入力に帰還される。この時、抵抗ＲA はダ
イオードスイッチ回路（ＤＳＷ２）３０のオン抵抗に対
して十分に大きな値とされているので、殆ど影響ないも
のとなる。一方、ホールド動作時にはダイオードスイッ
チ回路（ＤＳＷ１）２，（ＤＳＷ２）３０がともにオフ
し、ダイオードスイッチ回路（ＤＳＷ２）３０のオフ抵
抗は抵抗ＲA に対して十分に大きな値となるので、ＯＰ
アンプＡ１は抵抗ＲA を通したボルテージフォロワ（Ｂ
５）２９となる。In such a configuration, during sampling operation, the output of the OP amplifier A1 drives the hold capacitor C H through the diode switch circuit (DSW1) 2, and the terminal voltage of this hold capacitor C H is the diode switch circuit (DSW2). It is fed back to the inverting input of the OP amplifier A1 through 30. At this time, the resistance R A has a sufficiently large value with respect to the ON resistance of the diode switch circuit (DSW2) 30, and therefore has almost no effect. On the other hand, during the hold operation, the diode switch circuits (DSW1) 2 and (DSW2) 30 are both turned off, and the off resistance of the diode switch circuit (DSW2) 30 has a sufficiently large value with respect to the resistance R A.
Voltage follower amplifier A1 through a resistor R A (B
5) 29.
【００３３】このため、サンプル動作時にはダイオード
スイッチ回路（ＤＳＷ１）２のオン時のインピーダン
ス、及び、ＯＰアンプＡ１の出力インピーダンスによる
サンプリング電圧のずれが、ホールドコンデンサＣH の
端子電圧をＯＰアンプＡ１の反転入力に帰還させること
で軽減され、良好なるサンプリング特性が得られる（図
９参照）。一方、ホールド動作時にはダイオードスイッ
チ回路（ＤＳＷ１）２，（ＤＳＷ２）３０がともにオフ
されて切り離されるので、ＯＰアンプＡ１の入力バイア
ス電流の影響が除去される。よって、前述した図１，図
３及び図５に示した場合と同様に、ボルテージフォロワ
（Ｂ４）９のバイアス電流によるドループのみとなる。
特に、本実施例ではバイアス電流コントロール部（ＢＣ
ＯＮＴ）２５を用いてバイアス電流をコントロールして
いるので、ドループは小さな値に抑えられる。Therefore, during the sampling operation, the deviation of the sampling voltage due to the impedance when the diode switch circuit (DSW1) 2 is on and the output impedance of the OP amplifier A1 causes the terminal voltage of the hold capacitor C H to be inverted by the OP amplifier A1. It is reduced by feeding back to the input, and good sampling characteristics are obtained (see FIG. 9). On the other hand, during the hold operation, the diode switch circuits (DSW1) 2 and (DSW2) 30 are both turned off and separated, so that the influence of the input bias current of the OP amplifier A1 is eliminated. Therefore, as in the case shown in FIGS. 1, 3 and 5 described above, there is only droop due to the bias current of the voltage follower (B4) 9.
Particularly, in this embodiment, the bias current control unit (BC
Since the ONT) 25 is used to control the bias current, the droop can be suppressed to a small value.
【００３４】なお、本実施例は図７に示した請求項４記
載の発明への適用例として説明したが、図１，図３又は
図５に示したような請求項１，２又は３記載の発明の単
独構成のものに対しても同様に適用できるものである。Although the present embodiment has been described as an application example to the invention described in claim 4 shown in FIG. 7, it is described in claim 1, 3 or 5 as shown in FIG. The present invention can be similarly applied to the independent structure of the invention.
【００３５】さらに、請求項６記載の発明の一実施例を
図１０及び図１１により説明する。本実施例も、請求項
４記載の発明に相当する図７に示した実施例をベースと
して構成されたもので、ダイオードスイッチ回路（ＤＳ
Ｗ１）２の前段側にサンプル動作時とホールド動作時と
で異なる帰還回路３３，３４が形成される増幅器（Ａ
４）３５が入力バッファとして設けられている。この増
幅器（Ａ４）３５はトランジスタＱA1〜ＱA5を主体とし
たサンプル動作時用のＯＰアンプと、トランジスタＱA3
〜ＱA7を主体としたホールド動作時用のＯＰアンプとを
並列的に有し、トランジスタＱA1，ＱA2のエミッタ側に
は制御信号ＳＡＭによって導通するトランジスタＱA8が
電流値ＩA1の定電流源３６とともに接続され、同様に、
トランジスタＱA6，ＱA7のエミッタ側には制御信号ＳＡ
ＭＢによって導通するトランジスタＱA9が電流値ＩA1の
前記定電流源３６とともに接続されている。さらに、ト
ランジスタＱA1のベースには入力信号Ｖinが与えられ、
対応するトランジスタＱA2のベースには帰還回路３３に
よりホールドコンデンサＣH の端子電圧が与えられてい
る。一方、トランジスタＱA6のベースには帰還回路３４
により増幅器（Ａ４）３５の出力電圧が与えられ、対応
するトランジスタＱA7のベースにはボルテージフォロワ
（Ｂ４）９の出力電圧が与えられている。なお、トラン
ジスタＱA5の出力（コレクタ）には電流値ＩA2なる定電
流源３７が接続されている。また、図１０においてボル
テージフォロワ（Ｂ４）９以降の構成は図示が省略され
ているが、図３の場合と同様に、利得制御型増幅器（Ｇ
ＣＡ）１８とＡＤコンバータ（ＡＤＣ）１９とが設けら
れている。Further, an embodiment of the invention described in claim 6 will be described with reference to FIGS. This embodiment is also based on the embodiment shown in FIG. 7 corresponding to the invention described in claim 4, and has a diode switch circuit (DS).
W1) An amplifier (A in which feedback circuits 33 and 34 different in the sampling operation and the holding operation are formed on the front side of the amplifier (A)
4) 35 is provided as an input buffer. The amplifier (A4) 35 includes a transistor Q A3 and an OP amplifier mainly for transistors Q A1 to Q A5 for sample operation.
A transistor Q A8 , which has in parallel a holding operation OP amplifier mainly composed of Q A7 and conducts by a control signal SAM on the emitter side of the transistors Q A1 and Q A2 , is a constant current with a current value I A1 . Connected with source 36, as well as
A control signal SA is provided on the emitter side of the transistors Q A6 and Q A7.
A transistor Q A9 conducted by MB is connected together with the constant current source 36 having a current value I A1 . Further, the input signal Vin is given to the base of the transistor Q A1 ,
The terminal voltage of the hold capacitor C H is given to the base of the corresponding transistor Q A2 by the feedback circuit 33. On the other hand, the feedback circuit 34 is provided at the base of the transistor Q A6.
The output voltage of the amplifier (A4) 35 is given by this, and the output voltage of the voltage follower (B4) 9 is given to the base of the corresponding transistor Q A7 . A constant current source 37 having a current value I A2 is connected to the output (collector) of the transistor Q A5 . Although the configuration of the voltage follower (B4) 9 and the subsequent components is omitted in FIG. 10, the gain control type amplifier (G4) is used as in the case of FIG.
A CA) 18 and an AD converter (ADC) 19 are provided.
【００３６】このような構成において、サンプル動作時
には電流値ＩA1なる電流はその殆どがトランジスタＱA8
側に流れるため、トランジスタＱA6，ＱA7側は動作しな
くなるので、トランジスタＱA1，ＱA2を主体としたＯＰ
アンプ構成の下、増幅器（Ａ４）３５は、電圧Ｖinを入
力としホールドコンデンサＣH の端子電圧をフィードバ
ックするボルテージフォロワとして働く。一方、ホール
ド動作時には、逆に、電流値ＩA1なる電流はその殆どが
トランジスタＱA9側に流れるため、トランジスタＱA1，
ＱA2側は動作しなくなるので、トランジスタＱA6，ＱA7
を主体としたＯＰアンプ構成の下、増幅器（Ａ４）３５
は、ボルテージフォロワ（Ｂ４）９の出力電圧Ｖo を入
力とし増幅器（Ａ４）３５の出力電圧をフィードバック
するボルテージフォロワとして働く。このため、サンプ
ル動作時には図８で説明した場合と同様に、ダイオード
スイッチ回路（ＤＳＷ１）２のオン時のインピーダン
ス、及び、増幅器（Ａ４）３５の出力インピーダンスに
よるサンプリング特性の乱れが抑制される。また、ホー
ルド動作時にはトランジスタＱA1，ＱA2のバイアス電流
が殆どゼロとなるため、ドループがボルテージフォロワ
（Ｂ４）９のバイアス電流によるもののみになるととも
に、ダイオードスイッチ回路（ＤＳＷ１）２の入力側の
電圧がボルテージフォロワ（Ｂ４）９の出力を入力とす
るボルテージフォロワの出力であるので、入力信号Ｖin
からのフィードスルーを非常に小さく抑えることができ
る。In such a configuration, most of the current having the current value I A1 during the sample operation is the transistor Q A8.
Since the current flows to the side, the transistors Q A6 and Q A7 side do not operate, and therefore the OP mainly including the transistors Q A1 and Q A2
Under the amplifier configuration, the amplifier (A4) 35 functions as a voltage follower that receives the voltage Vin as an input and feeds back the terminal voltage of the hold capacitor C H. On the other hand, during the hold operation, conversely, most of the current having the current value I A1 flows to the transistor Q A9 side, so that the transistor Q A1 ,
Since the Q A2 side does not operate, the transistors Q A6 and Q A7
Based on an OP amplifier configuration mainly composed of an amplifier (A4) 35
Serves as a voltage follower that receives the output voltage Vo of the voltage follower (B4) 9 as an input and feeds back the output voltage of the amplifier (A4) 35. Therefore, during the sampling operation, as in the case described with reference to FIG. 8, the disturbance of the sampling characteristics due to the impedance when the diode switch circuit (DSW1) 2 is on and the output impedance of the amplifier (A4) 35 are suppressed. Further, since the bias currents of the transistors Q A1 and Q A2 become almost zero during the hold operation, the droop is only due to the bias current of the voltage follower (B4) 9 and the input side of the diode switch circuit (DSW1) 2 Since the voltage is the output of the voltage follower that receives the output of the voltage follower (B4) 9, the input signal Vin
The feedthrough from can be kept very small.
【００３７】なお、本実施例は図７に示した請求項４記
載の発明への適用例として説明したが、図１，図３又は
図５に示したような請求項１，２又は３記載の発明の単
独構成のものに対しても同様に適用できるものである。Although the present embodiment has been described as an example of application to the invention described in claim 4 shown in FIG. 7, it is described in claim 1, 3 or 5 as shown in FIG. 1, FIG. 3 or FIG. The present invention can be similarly applied to the independent structure of the invention.
【００３８】ついで、請求項７記載の発明の一実施例を
図１２及び図１３により説明する。本実施例は、図１０
に示した前記実施例構成をベースとして構成されたもの
で、図１０中に示したダイオードスイッチ回路（ＤＳＷ
１）２及びそのダイオードスイッチ駆動回路（ＤＲＶ
１）７に代えて、トランジスタを主体としたスイッチ回
路３８がモード切換スイッチ回路として設けられてい
る。このスイッチ回路３８において、制御信号ＳＡＭに
より導通するトランジスタＱS1と制御信号ＳＡＭＢによ
り導通するトランジスタＱS2とが電流スイッチとして差
動入力接続されて設けられている。また、これらのトラ
ンジスタＱS1，ＱS2のエミッタ側にはトランジスタＱS3
〜ＱS5、抵抗ＲS1、これらのトランジスタＱS1，ＱS2の
コレクタ側に各々接続された抵抗ＲS2，ＲS3、及び、電
流値ＩS の定電流源３９によるレベルシフト回路４０が
設けられている。これらのトランジスタＱS1，ＱS2のコ
レクタ側には、各々抵抗ＲS2，ＲS3を介して、ベースが
増幅器（Ａ４）３５の出力側に接続されたトランジスタ
ＱS6がエミッタフォロワとして接続されている。さら
に、トランジスタＱS2のコレクタ・抵抗ＲS3間にはトラ
ンジスタＱS7のベースが接続されているとともに抵抗Ｒ
S4を介して増幅器（Ａ４）中のトランジスタＱA6のベー
スが接続されている。同様に、トランジスタＱS1のコレ
クタ・抵抗ＲS2間にはトランジスタＱS8のベースが接続
されているとともに抵抗ＲS5を介して増幅器（Ａ４）中
のトランジスタＱA6のベースが接続されている。ここ
に、トランジスタＱS7，ＱS8はＮＰＮ型トランジスタと
ＰＮＰ型トランジスタとの組み合わせとされ、エミッタ
同士が互いに接続されてホールドコンデンサＣH 側に接
続されている。なお、図１２においてもボルテージフォ
ロワ（Ｂ４）９以降の構成は図示が省略されているが、
図３の場合と同様に、利得制御型増幅器（ＧＣＡ）１８
とＡＤコンバータ（ＡＤＣ）１９とが設けられている。Next, an embodiment of the invention described in claim 7 will be described with reference to FIGS. This embodiment is shown in FIG.
The diode switch circuit (DSW) shown in FIG. 10 is constructed based on the configuration of the embodiment shown in FIG.
1) 2 and its diode switch drive circuit (DRV
1) Instead of 7, a switch circuit 38 mainly composed of transistors is provided as a mode changeover switch circuit. In the switch circuit 38, a transistor Q S1 which is made conductive by the control signal SAM and a transistor Q S2 which is made conductive by the control signal SAMB are differentially connected as current switches. Further, a transistor Q S3 is provided on the emitter side of these transistors Q S1 and Q S2.
.About.Q S5 , a resistor R S1 , resistors R S2 and R S3 respectively connected to the collectors of these transistors Q S1 and Q S2 , and a level shift circuit 40 by a constant current source 39 having a current value I S. ing. To the collector side of these transistors Q S1 and Q S2 , a transistor Q S6 whose base is connected to the output side of the amplifier (A4) 35 is connected as an emitter follower via resistors R S2 and R S3 , respectively. . Further, the base of the transistor Q S7 is connected between the collector of the transistor Q S2 and the resistor R S3, and the resistor R S3 is connected.
The base of the transistor Q A6 in the amplifier (A4) is connected via S4 . Similarly, the base of the transistor Q S8 is connected between the collector of the transistor Q S1 and the resistor R S2, and the base of the transistor Q A6 in the amplifier (A4) is connected via the resistor R S5 . Here, the transistors Q S7 and Q S8 are a combination of an NPN type transistor and a PNP type transistor, and their emitters are connected to each other and connected to the hold capacitor C H side. In FIG. 12, the configuration of the voltage follower (B4) 9 and thereafter is not shown,
As in the case of FIG. 3, the gain-controlled amplifier (GCA) 18
And an AD converter (ADC) 19 are provided.
【００３９】即ち、本実施例のスイッチ回路３８は、ト
ランジスタＱS6によるエミッタフォロワを通した後、レ
ベルシフト回路４０でレベルシフトしているが、トラン
ジスタＱS1，ＱS2の電流スイッチにより抵抗ＲS2側をレ
ベルシフトするか抵抗ＲS3側をレベルシフトするかを切
り換えており、制御信号ＳＡＭがＨレベルになると電流
はトランジスタＱS1側に流れ抵抗ＲS2側だけレベルシフ
トする。ここに、抵抗ＲS2，ＲS3の抵抗値は抵抗ＲS1の
抵抗値の２倍に設定されており、シフト量は２・Ｖbeと
なる。即ち、トランジスタＱS7，ＱS8のベース間には２
・Ｖbeのバイアス電圧がかかり、これらのトランジスタ
ＱS7，ＱS8がアクティブとなってホールドコンデンサＣ
H をドライブする。この状態では、ホールドコンデンサ
ＣH の端子電圧は増幅器（Ａ４）３５にフィードバック
されており、前述した実施例の場合と同様に精度の高い
サンプリングを行える。一方、制御信号ＳＡＭがＬレベ
ルになるとトランジスタＱS5を流れる電流は、トランジ
スタＱS2側を流れるため、トランジスタＱS7，ＱS8のベ
ース間電圧は２・Ｖbeの逆バイアスとなる。よって、こ
れらのトランジスタＱS7，ＱS8はカットオフし、ホール
ドモードとなり、増幅器（Ａ４）３５はボルテージフォ
ロワ（Ｂ４）９の出力を入力とし、抵抗ＲS4，ＲS5の接
続中点を出力とするボルテージフォロワとなり（図１３
参照）、前記実施例の場合と同様の効果が得られる。[0039] That is, the switch circuit 38 of the present embodiment, after passing through the emitter-follower by the transistor Q S6, although level-shifted by the level shift circuit 40, resistance by the current switching transistors Q S1, Q S2 R S2 The control signal SAM is switched to the level shift or the resistor R S3 side. When the control signal SAM becomes the H level, the current flows to the transistor Q S1 side and the level shifts only to the resistor R S2 side. Here, the resistance value of the resistors R S2 and R S3 is set to twice the resistance value of the resistor R S1 , and the shift amount is 2 · Vbe. That is, there is 2 between the bases of the transistors Q S7 and Q S8.
A bias voltage of Vbe is applied, these transistors Q S7 and Q S8 become active, and the hold capacitor C
Drive H In this state, the terminal voltage of the hold capacitor C H is fed back to the amplifier (A4) 35, and highly accurate sampling can be performed as in the case of the above-described embodiment. On the other hand, when the control signal SAM becomes L level, the current flowing through the transistor Q S5 flows through the transistor Q S2 side, so that the voltage between the bases of the transistors Q S7 and Q S8 becomes a reverse bias of 2 · Vbe. Therefore, these transistors Q S7 and Q S8 are cut off to enter the hold mode, and the amplifier (A4) 35 receives the output of the voltage follower (B4) 9 as an input and the connection midpoint of the resistors R S4 and R S5 as an output. Voltage follower (Fig. 13
), The same effect as in the case of the above embodiment can be obtained.
【００４０】ところで、前述した各実施例のダイオード
スイッチ回路（ＤＳＷ１）２による場合、スイッチの出
力電流以上の駆動電流が必要となるが、本実施例のスイ
ッチ回路３８によれば、トランジスタＱS7，ＱS8がエミ
ッタフォロワとしても動作するので、小さな駆動電流で
大きな出力電流を取り出せるメリットを有する。また、
使用しているトランジスタが飽和動作しないので、寄生
トランジスタのあるモノリシックＩＣの場合にも有効な
回路構成であるとともに、ＰＮＰ型トランジスタをあま
り使用しないので小さなチップサイズでモノリシック化
することもできる。By the way, in the case of the diode switch circuit (DSW1) 2 of each of the above-mentioned embodiments, a drive current larger than the output current of the switch is required. According to the switch circuit 38 of the present embodiment, the transistor Q S7 , Since Q S8 also operates as an emitter follower, there is an advantage that a large output current can be taken out with a small driving current. Also,
Since the transistor being used does not operate in saturation, the circuit configuration is effective even in the case of a monolithic IC having a parasitic transistor, and since PNP type transistors are rarely used, it can be made monolithic with a small chip size.
【００４１】なお、本実施例は図７に示した請求項４記
載の発明への適用例として説明したが、図１，図３又は
図５に示したような請求項１，２又は３記載の発明の単
独構成のものに対しても同様に適用できるものである。Although the present embodiment has been described as an example of application to the invention described in claim 4 shown in FIG. 7, it is described in claim 1, 2 or 3 as shown in FIG. 1, FIG. 3 or FIG. The present invention can be similarly applied to the independent structure of the invention.
【００４２】[0042]
【発明の効果】請求項１記載の発明のサンプルホールド
回路によれば、入力光量に応じた電気信号を時系列で出
力するＣＣＤ等の光電変換素子からの出力信号を入力と
する入力バッファと、サンプル動作とホールド動作との
動作モードを切り換えるモード切換スイッチ回路と、切
り換えられた動作モードに従い前記入力バッファを介し
て入力された前記出力信号をサンプリングしてそのピー
ク値をホールドするホールドコンデンサとを備えたサン
プルホールド回路において、前記ホールドコンデンサの
後段側にバイポーラトランジスタを主要要素として形成
され前記出力信号の画素周波数に応じて動作電流が変化
されるボルテージフォロワを設けたので、出力信号の画
素周波数が低い場合にはボルテージフォロワの入力電流
も小さくなるためホールドコンデンサのドループも小さ
くなり画素周波数に見合ったホールド時間を確保でき、
また、ボルテージフォロワはバイポーラトランジスタを
主要要素として形成されているので、その動作電流も小
さくて済み、画素周波数に応じた低い消費電力に抑える
ことができ、かつ、出力信号の画素周波数が高い場合に
はボルテージフォロワの動作電流が大きくなるので、大
きなスルーレイトを確保でき、高速応答を可能にするこ
とができる。According to the sample and hold circuit of the invention described in claim 1, an input buffer for receiving an output signal from a photoelectric conversion element such as a CCD for outputting an electric signal according to the input light amount in time series, A mode changeover switch circuit that switches the operation mode between the sample operation and the hold operation, and a hold capacitor that samples the output signal input via the input buffer according to the switched operation mode and holds the peak value thereof In the sample-and-hold circuit, since the bipolar transistor is formed as a main element after the hold capacitor and the operating current is changed according to the pixel frequency of the output signal, the pixel frequency of the output signal is low. In this case, the input current of the voltage follower will also be small. Droop over shield capacitor also becomes possible to secure a hold time commensurate with the pixel frequency small,
Further, since the voltage follower is formed by using the bipolar transistor as a main element, its operating current can be small, and the power consumption can be suppressed to a low power consumption according to the pixel frequency, and when the pixel frequency of the output signal is high. Since the operating current of the voltage follower becomes large, it is possible to secure a large slew rate and enable a high speed response.
【００４３】請求項２記載の発明のサンプルホールド回
路によれば、請求項１記載の発明のサンプルホールド回
路中のボルテージフォロワに代えて、バイポーラトラン
ジスタを主要要素として形成され出力信号の振幅に応じ
て動作電流が変化されるボルテージフォロワを設けたの
で、出力信号が大きい場合にはボルテージフォロワの動
作電流も大きくなるため、十分なスルーレイトを確保で
き、かつ、出力信号が小さい場合にはボルテージフォロ
ワの動作電流も小さくなることにより、ボルテージフォ
ロワの入力電流が小さくなるため、ホールド時のドルー
プを低く抑えることができる。According to the sample-and-hold circuit of the invention described in claim 2, instead of the voltage follower in the sample-and-hold circuit of the invention described in claim 1, a bipolar transistor is formed as a main element according to the amplitude of the output signal. Since a voltage follower that changes the operating current is provided, the operating current of the voltage follower also increases when the output signal is large, so a sufficient slew rate can be secured, and when the output signal is small, the voltage follower Since the operating current also decreases, the input current of the voltage follower decreases, so that the droop at the time of hold can be suppressed low.
【００４４】請求項３記載の発明のサンプルホールド回
路によれば、請求項１記載の発明のサンプルホールド回
路中のボルテージフォロワに代えて、バイポーラトラン
ジスタを主要要素として形成されサンプル動作モード時
にはホールド動作モード時より大きくなるように動作電
流が切り換えられるボルテージフォロワを設けたので、
サンプル動作時にはモード切換スイッチ回路が閉じてい
ることによりボルテージフォロワの入力電流が多少流れ
ても支障がなく大きなスルーレイトを確保でき、かつ、
ホールド動作時にはボルテージフォロワの入力電流が小
さくなることによりホールドコンデンサのドループを低
く抑えることができる。According to the sample-and-hold circuit of the third aspect of the invention, instead of the voltage follower in the sample-and-hold circuit of the first aspect of the invention, a bipolar transistor is formed as a main element, and the hold-operation mode is set in the sample operation mode. Since a voltage follower that can switch the operating current so that it becomes larger than the time is provided,
Since the mode changeover switch circuit is closed during sample operation, a large slew rate can be secured without any problem even if the input current of the voltage follower flows to some extent, and
During the hold operation, the input current of the voltage follower becomes small, so that the droop of the hold capacitor can be suppressed low.
【００４５】請求項４記載の発明のサンプルホールド回
路によれば、請求項１，２及び３記載の発明のサンプル
ホールド回路中のボルテージフォロワを組み合わせて、
バイポーラトランジスタを主要要素として形成されて、
出力信号の画素周波数、この出力信号の振幅、又は、サ
ンプル動作とホールド動作との動作モードの切換の少な
くとも一つに応じて動作電流が変化されるボルテージフ
ォロワを設けたので、各々の請求項１，２及び３記載の
発明のサンプルホールド回路による効果を併せ持つもの
となる。According to the sample-and-hold circuit of the invention described in claim 4, by combining the voltage followers in the sample-and-hold circuit of the inventions of claims 1, 2 and 3,
Formed with a bipolar transistor as the main element,
A voltage follower whose operating current is changed according to at least one of the pixel frequency of the output signal, the amplitude of the output signal, and the switching of the operation mode between the sampling operation and the holding operation is provided. 2 and 3, the sample hold circuit according to the present invention also has the effect.
【００４６】請求項５記載の発明のサンプルホールド回
路によれば、請求項１，２，３又は４記載の発明のサン
プルホールド回路の構成に加えて、サンプル動作時にホ
ールドコンデンサの電圧を入力バッファの入力側に帰還
させる帰還回路を設けることにより、ホールド動作時に
は入力信号のボルテージフォロワとなるようにしたの
で、サンプル動作時はモード切換スイッチ回路のスイッ
チオン時のインピーダンス、及び、入力バッファの出力
インピーダンスによるサンプリング電圧のずれを、ホー
ルドコンデンサの電圧をフィードバックすることで軽減
でき、良好なるサンプリング特性を得ることができ、ま
た、ホールド動作時にはホールドコンデンサが入力バッ
ファと切り離されるため、入力バッファの入力電流の影
響を除去でき、出力側のボルテージフォロワの入力電流
によるドループのみにすることができる。According to the sample-and-hold circuit of the fifth aspect of the invention, in addition to the configuration of the sample-and-hold circuit of the first, second, third or fourth aspect of the invention, the voltage of the hold capacitor in the input buffer is changed during the sampling operation. By providing a feedback circuit to feed back to the input side, a voltage follower of the input signal is provided during the hold operation.Therefore, during the sample operation, the impedance at the switch-on of the mode changeover switch circuit and the output impedance of the input buffer are used. The deviation of the sampling voltage can be reduced by feeding back the voltage of the hold capacitor, and good sampling characteristics can be obtained. Also, since the hold capacitor is disconnected from the input buffer during the hold operation, the influence of the input current of the input buffer Can be output It may be due to the voltage follower input current only to droop.
【００４７】請求項６記載の発明のサンプルホールド回
路によれば、請求項１，２，３又は４記載の発明のサン
プルホールド回路の構成に加えて、サンプル動作時とホ
ールド動作時とで入力バッファに対して異なる帰還回路
を形成したので、サンプル動作時には上記の請求項５記
載の発明のサンプルホールド回路の場合と同様に、モー
ド切換スイッチ回路のスイッチオン時のインピーダン
ス、及び、入力バッファの出力インピーダンスによるサ
ンプリング電圧のずれを、ホールドコンデンサの電圧を
フィードバックすることで軽減でき、良好なるサンプリ
ング特性を得ることができ、また、ホールド動作時には
ホールドコンデンサが入力バッファと切り離されるた
め、入力バッファの入力電流の影響を除去でき、出力側
のボルテージフォロワの入力電流によるドループのみに
することができるとともに、その入力段の増幅器が切り
換えられて出力のボルテージフォロワとして働くことに
なり、入力信号からのフィードスルーを非常に小さく抑
えることができる。According to the sample and hold circuit of the invention described in claim 6, in addition to the structure of the sample and hold circuit of the invention described in claim 1, 2, 3 or 4, an input buffer is provided in the sampling operation and the holding operation. Since a different feedback circuit is formed for the same, the impedance at the switch-on of the mode changeover switch circuit and the output impedance of the input buffer during the sampling operation are similar to the case of the sample-hold circuit of the invention described in claim 5. The deviation of the sampling voltage due to can be reduced by feeding back the voltage of the hold capacitor, and good sampling characteristics can be obtained. Also, since the hold capacitor is disconnected from the input buffer during the hold operation, the input current of the input buffer The influence can be removed, and the output side voltage follower It is possible to only droop due to the input current, will be working as a voltage follower output is switched amplifier of the input stage can be suppressed very small feed through from the input signal.
【００４８】請求項７記載の発明のサンプルホールド回
路によれば、請求項１，２，３又は４記載の発明のサン
プルホールド回路の構成において、出力信号に切換信号
を重畳させた制御信号により切換制御されるモード切換
スイッチ回路としたので、モード切換スイッチ回路をバ
イポーラトランジスタ等により簡単かつ駆動電流の小さ
なものとして形成でき、小規模で消費電流の小さなモー
ド切換スイッチ回路とすることができる。According to the sample hold circuit of the invention described in claim 7, in the configuration of the sample hold circuit of the invention described in claim 1, 2, 3 or 4, switching is performed by a control signal in which a switching signal is superimposed on an output signal. Since the mode changeover switch circuit is controlled, the mode changeover switch circuit can be formed easily by a bipolar transistor or the like with a small drive current, and a small-scale mode changeover switch circuit consuming a small current can be obtained.
【図１】請求項１記載の発明の一実施例を示す回路構成
図である。FIG. 1 is a circuit configuration diagram showing an embodiment of the invention described in claim 1.
【図２】その動作を示すタイミングチャートである。FIG. 2 is a timing chart showing the operation.
【図３】請求項２記載の発明の一実施例を示す回路構成
図である。FIG. 3 is a circuit configuration diagram showing an embodiment of the invention according to claim 2;
【図４】その動作を示すタイミングチャートである。FIG. 4 is a timing chart showing the operation.
【図５】請求項３記載の発明の一実施例を示す回路構成
図である。FIG. 5 is a circuit configuration diagram showing an embodiment of the invention according to claim 3;
【図６】その動作を示すタイミングチャートである。FIG. 6 is a timing chart showing the operation.
【図７】請求項４記載の発明の一実施例を示す回路構成
図である。FIG. 7 is a circuit configuration diagram showing an embodiment of the invention described in claim 4;
【図８】請求項５記載の発明の一実施例を示す回路構成
図である。FIG. 8 is a circuit configuration diagram showing an embodiment of the invention as set forth in claim 5;
【図９】その動作を示すタイミングチャートである。FIG. 9 is a timing chart showing the operation.
【図１０】請求項６記載の発明の一実施例を示す回路構
成図である。FIG. 10 is a circuit configuration diagram showing an embodiment of the invention described in claim 6;
【図１１】その動作を示すタイミングチャートである。FIG. 11 is a timing chart showing the operation.
【図１２】請求項７記載の発明の一実施例を示す回路構
成図である。FIG. 12 is a circuit configuration diagram showing an embodiment of the invention according to claim 7;
【図１３】その動作を示すタイミングチャートである。FIG. 13 is a timing chart showing the operation.
【図１４】従来例を示す回路構成図である。FIG. 14 is a circuit configuration diagram showing a conventional example.
【図１５】その動作を示すタイミングチャートである。FIG. 15 is a timing chart showing the operation.
１ 入力バッファ ２ モード切換スイッチ回路 ８，１７，２１，２６ ボルテージフォロワ ２９ 入力バッファ ３１，３３，３４ 帰還回路 ３５ 入力バッファ ３８ モード切換スイッチ回路 ＣH ホールドコンデンサ ＱXX バイポーラトランジスタ1 Input buffer 2 mode switch circuit 8,17,21,26 voltage follower 29 the input buffer 31, 33, 34 the feedback circuit 35 the input buffer 38 mode switch circuit C H hold capacitor Q XX bipolar transistor
Claims (7)
力するＣＣＤ等の光電変換素子からの出力信号を入力と
する入力バッファと、サンプル動作とホールド動作との
動作モードを切り換えるモード切換スイッチ回路と、切
り換えられた動作モードに従い前記入力バッファを介し
て入力された前記出力信号をサンプリングしてそのピー
ク値をホールドするホールドコンデンサとを備えたサン
プルホールド回路において、前記ホールドコンデンサの
後段側にバイポーラトランジスタを主要要素として形成
され前記出力信号の画素周波数に応じて動作電流が変化
されるボルテージフォロワを設けたことを特徴とするサ
ンプルホールド回路。1. An input buffer, which receives an output signal from a photoelectric conversion element such as a CCD, which outputs an electric signal according to the amount of input light in time series, and a mode changeover switch which switches an operation mode between a sample operation and a hold operation. In a sample-hold circuit including a circuit and a hold capacitor that samples the output signal input via the input buffer according to a switched operation mode and holds the peak value thereof, a bipolar circuit is provided at a stage subsequent to the hold capacitor. A sample and hold circuit comprising a voltage follower formed of a transistor as a main element and having an operating current changed in accordance with a pixel frequency of the output signal.
力するＣＣＤ等の光電変換素子からの出力信号を入力と
する入力バッファと、サンプル動作とホールド動作との
動作モードを切り換えるモード切換スイッチ回路と、切
り換えられた動作モードに従い前記入力バッファを介し
て入力された前記出力信号をサンプリングしてそのピー
ク値をホールドするホールドコンデンサとを備えたサン
プルホールド回路において、前記ホールドコンデンサの
後段側にバイポーラトランジスタを主要要素として形成
され前記出力信号の振幅に応じて動作電流が変化される
ボルテージフォロワを設けたことを特徴とするサンプル
ホールド回路。2. An input buffer for inputting an output signal from a photoelectric conversion element such as a CCD for outputting an electric signal according to the amount of input light in time series, and a mode changeover switch for switching an operation mode between a sample operation and a hold operation. In a sample-hold circuit including a circuit and a hold capacitor that samples the output signal input via the input buffer according to a switched operation mode and holds the peak value thereof, a bipolar circuit is provided at a stage subsequent to the hold capacitor. A sample hold circuit comprising a voltage follower formed of a transistor as a main element and having an operating current changed according to the amplitude of the output signal.
力するＣＣＤ等の光電変換素子からの出力信号を入力と
する入力バッファと、サンプル動作とホールド動作との
動作モードを切り換えるモード切換スイッチ回路と、切
り換えられた動作モードに従い前記入力バッファを介し
て入力された前記出力信号をサンプリングしてそのピー
ク値をホールドするホールドコンデンサとを備えたサン
プルホールド回路において、前記ホールドコンデンサの
後段側にバイポーラトランジスタを主要要素として形成
されサンプル動作モード時にはホールド動作モード時よ
り大きくなるように動作電流が切り換えられるボルテー
ジフォロワを設けたことを特徴とするサンプルホールド
回路。3. An input buffer, which receives an output signal from a photoelectric conversion element such as a CCD, which outputs an electric signal corresponding to the amount of input light in time series, and a mode changeover switch which switches an operation mode between a sampling operation and a holding operation. In a sample-hold circuit including a circuit and a hold capacitor that samples the output signal input via the input buffer according to a switched operation mode and holds the peak value thereof, a bipolar circuit is provided at a stage subsequent to the hold capacitor. A sample-hold circuit comprising a transistor as a main element, and a voltage follower in which an operating current is switched so that the operating current is larger in the sample operation mode than in the hold operation mode.
力するＣＣＤ等の光電変換素子からの出力信号を入力と
する入力バッファと、サンプル動作とホールド動作との
動作モードを切り換えるモード切換スイッチ回路と、切
り換えられた動作モードに従い前記入力バッファを介し
て入力された前記出力信号をサンプリングしてそのピー
ク値をホールドするホールドコンデンサとを備えたサン
プルホールド回路において、前記ホールドコンデンサの
後段側に、バイポーラトランジスタを主要要素として形
成されて、前記出力信号の画素周波数、この出力信号の
振幅、又は、サンプル動作とホールド動作との動作モー
ドの切換の少なくとも一つに応じて動作電流が変化され
るボルテージフォロワを設けたことを特徴とするサンプ
ルホールド回路。4. An input buffer, which receives an output signal from a photoelectric conversion element such as a CCD, which outputs an electric signal according to the amount of input light in time series, and a mode changeover switch which switches between operation modes of sampling operation and hold operation. In a sample and hold circuit including a circuit and a hold capacitor that samples the output signal input via the input buffer according to a switched operation mode and holds a peak value thereof, in a stage subsequent to the hold capacitor, A voltage which is formed by using a bipolar transistor as a main element and whose operating current is changed in accordance with at least one of the pixel frequency of the output signal, the amplitude of the output signal, and / or the switching of the operation mode between the sample operation and the hold operation. A sample and hold circuit characterized by having a follower.
電圧を入力バッファの入力側に帰還させる帰還回路を設
けたことを特徴とする請求項１，２，３又は４記載のサ
ンプルホールド回路。5. The sample-hold circuit according to claim 1, further comprising a feedback circuit for feeding back the voltage of the hold capacitor to the input side of the input buffer during the sample operation.
力バッファに対して異なる帰還回路を形成したことを特
徴とする請求項１，２，３又は４記載のサンプルホール
ド回路。6. The sample-hold circuit according to claim 1, wherein a different feedback circuit is formed for the input buffer during the sample operation and the hold operation.
号により切換制御されるモード切換スイッチ回路とした
ことを特徴とする請求項１，２，３又は４記載のサンプ
ルホールド回路。7. The sample-hold circuit according to claim 1, wherein the sample-hold circuit is a mode change-over switch circuit which is switch-controlled by a control signal in which a change-over signal is superimposed on an output signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096017A JPH07302500A (en) | 1994-05-10 | 1994-05-10 | Sample-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096017A JPH07302500A (en) | 1994-05-10 | 1994-05-10 | Sample-hold circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302500A true JPH07302500A (en) | 1995-11-14 |
Family
ID=14153488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6096017A Pending JPH07302500A (en) | 1994-05-10 | 1994-05-10 | Sample-hold circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302500A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414654B2 (en) | 2003-04-22 | 2008-08-19 | Matsushita Electric Industrial Co., Ltd. | Analog circuit for processing output signal of image sensor and imaging apparatus using the same |
| JP2009089140A (en) * | 2007-10-01 | 2009-04-23 | Casio Comput Co Ltd | Ccd output signal processing circuit |
| JP2009159069A (en) * | 2007-12-25 | 2009-07-16 | Panasonic Corp | Solid-state imaging device and camera |
-
1994
- 1994-05-10 JP JP6096017A patent/JPH07302500A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414654B2 (en) | 2003-04-22 | 2008-08-19 | Matsushita Electric Industrial Co., Ltd. | Analog circuit for processing output signal of image sensor and imaging apparatus using the same |
| JP2009089140A (en) * | 2007-10-01 | 2009-04-23 | Casio Comput Co Ltd | Ccd output signal processing circuit |
| JP2009159069A (en) * | 2007-12-25 | 2009-07-16 | Panasonic Corp | Solid-state imaging device and camera |
| US8476568B2 (en) | 2007-12-25 | 2013-07-02 | Panasonic Corporation | Solid-state imaging device that adjusts frequency of a clock to change a gain of a counter to a determined gain |
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