JPH0729854A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0729854A JPH0729854A JP5170068A JP17006893A JPH0729854A JP H0729854 A JPH0729854 A JP H0729854A JP 5170068 A JP5170068 A JP 5170068A JP 17006893 A JP17006893 A JP 17006893A JP H0729854 A JPH0729854 A JP H0729854A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- conductive material
- manufacturing
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 claims description 39
- 229910052710 silicon Inorganic materials 0.000 claims description 29
- 229910052721 tungsten Inorganic materials 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 20
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 229910044991 metal oxide Inorganic materials 0.000 claims description 12
- 150000004706 metal oxides Chemical class 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 239000003870 refractory metal Substances 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 2
- 229910021341 titanium silicide Inorganic materials 0.000 abstract description 6
- 229910008814 WSi2 Inorganic materials 0.000 abstract 3
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 229910003087 TiOx Inorganic materials 0.000 abstract 2
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910008479 TiSi2 Inorganic materials 0.000 abstract 1
- 229910008486 TiSix Inorganic materials 0.000 abstract 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 90
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 24
- 239000010937 tungsten Substances 0.000 description 24
- 229910004298 SiO 2 Inorganic materials 0.000 description 23
- 238000005229 chemical vapour deposition Methods 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 19
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 14
- 229910008484 TiSi Inorganic materials 0.000 description 13
- 239000010936 titanium Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 (修正有)
【目的】コンタクト孔の少なくともその一部を選択成長
法により埋め込む工程を有する半導体装置の製造に際し
て、より実際の要求に合ったコンタクト選択成長技術の
導入を実現し、コンタクト選択成長後にコンタクト孔パ
ターンを用いて位置合わせを行うためのマークが読み取
りにくくなるという問題を回避する。 【構成】半導体基板101上の絶縁膜層109にコンタ
クト孔110を開孔し、コンタクト孔底面のSi10
3、およびWSi2 105,107,108、上にそれ
ぞれチタンシリサイド層112,113を形成する。そ
の結果、Si上のTiSi2 上にはSiO2 114、W
Si2 上のTiSix 113(x <2)上にはTiOx
115が形成される。このSiO2 とTiOx との膜厚
差を利用してSiO2 のみ除去される条件で処理した
後、WをCVD選択成長させると、WSi2 上はTiO
x 膜が残っているので、Si上のみにW116が選択成
長する。
法により埋め込む工程を有する半導体装置の製造に際し
て、より実際の要求に合ったコンタクト選択成長技術の
導入を実現し、コンタクト選択成長後にコンタクト孔パ
ターンを用いて位置合わせを行うためのマークが読み取
りにくくなるという問題を回避する。 【構成】半導体基板101上の絶縁膜層109にコンタ
クト孔110を開孔し、コンタクト孔底面のSi10
3、およびWSi2 105,107,108、上にそれ
ぞれチタンシリサイド層112,113を形成する。そ
の結果、Si上のTiSi2 上にはSiO2 114、W
Si2 上のTiSix 113(x <2)上にはTiOx
115が形成される。このSiO2 とTiOx との膜厚
差を利用してSiO2 のみ除去される条件で処理した
後、WをCVD選択成長させると、WSi2 上はTiO
x 膜が残っているので、Si上のみにW116が選択成
長する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に選択CVD(化学的気相成長)技術を用い
てコンタクト孔の底面の導電材料上に例えばタングステ
ンを選択成長させる選択CVD成長法に関する。
に係り、特に選択CVD(化学的気相成長)技術を用い
てコンタクト孔の底面の導電材料上に例えばタングステ
ンを選択成長させる選択CVD成長法に関する。
【0002】
【従来の技術】半導体集積回路の微細化に伴い、半導体
基板上の絶縁層に開孔されるコンタクト孔も高アスペク
ト比になってきている。これに伴い、絶縁層表面の良好
な平坦性を保ち、絶縁層上に形成される配線の信頼性を
維持するために、コンタクトの埋込み技術が導入されつ
つあり、なかでもコンタクト孔底面の導電材料上に例え
ばタングステンを選択成長させる選択CVD成長法は将
来にわたり有望な技術として採用されてきている。
基板上の絶縁層に開孔されるコンタクト孔も高アスペク
ト比になってきている。これに伴い、絶縁層表面の良好
な平坦性を保ち、絶縁層上に形成される配線の信頼性を
維持するために、コンタクトの埋込み技術が導入されつ
つあり、なかでもコンタクト孔底面の導電材料上に例え
ばタングステンを選択成長させる選択CVD成長法は将
来にわたり有望な技術として採用されてきている。
【0003】以下、図5(a)、(b)および図6
(a)、(b)を参照しながら、従来の選択CVD成長
法の一例を説明する。まず、図5(a)に示すように、
シリコン基板201 上にMOSトランジスタを形成する。
ここで、203 は拡散層、204 はゲート絶縁膜、206 は例
えばタングステンシリサイド・ポリサイドからなるゲー
ト電極(配線)である。さらに、基板上の全面に絶縁酸
化膜218 を堆積した後、所望の領域(例えば、シリコン
基板201 上、拡散層203 上、ゲート電極206 上)にコン
タクト孔(代表的に210 と記す)を開孔する。
(a)、(b)を参照しながら、従来の選択CVD成長
法の一例を説明する。まず、図5(a)に示すように、
シリコン基板201 上にMOSトランジスタを形成する。
ここで、203 は拡散層、204 はゲート絶縁膜、206 は例
えばタングステンシリサイド・ポリサイドからなるゲー
ト電極(配線)である。さらに、基板上の全面に絶縁酸
化膜218 を堆積した後、所望の領域(例えば、シリコン
基板201 上、拡散層203 上、ゲート電極206 上)にコン
タクト孔(代表的に210 と記す)を開孔する。
【0004】ここで、基板201 上のコンタクト孔を210-
1 、拡散層203 上のコンタクト孔を210-3 、ゲート電極
206 上のコンタクト孔を210-6 で示している。これらの
各コンタクト孔210-1 、210-3 、210-6 の深さはその下
地構造により異なる。
1 、拡散層203 上のコンタクト孔を210-3 、ゲート電極
206 上のコンタクト孔を210-6 で示している。これらの
各コンタクト孔210-1 、210-3 、210-6 の深さはその下
地構造により異なる。
【0005】その後、図5(b)に示すように、選択C
VD成長法によりタングステン216を成長させると、絶
縁酸化膜218 上ではタングステンの成長が阻害される
が、前記コンタクト孔底面に露呈したシリコン基板201
上、拡散層203 上およびゲート電極206 上にCVDタン
グステンが選択成長する。
VD成長法によりタングステン216を成長させると、絶
縁酸化膜218 上ではタングステンの成長が阻害される
が、前記コンタクト孔底面に露呈したシリコン基板201
上、拡散層203 上およびゲート電極206 上にCVDタン
グステンが選択成長する。
【0006】この場合、前記したようにコンタクト孔の
深さはその下地構造により異なるので、深いコンタクト
孔210-1 ・210-3 の深さに合わせてタングステン216 を
成長させると、浅いコンタクト孔210-6 ではコンタクト
孔からタングステン216 が溢れてしまう。
深さはその下地構造により異なるので、深いコンタクト
孔210-1 ・210-3 の深さに合わせてタングステン216 を
成長させると、浅いコンタクト孔210-6 ではコンタクト
孔からタングステン216 が溢れてしまう。
【0007】これを防ぐ対策として、上記選択CVD成
長工程の後に、図6(a)に示すように、タングステン
216 が溢れた浅いコンタクト孔210-6 上の近傍のみ露呈
させたレジストパターン219 を形成し、レジストパター
ン219 を通して浅いコンタクト孔210-6 上に溢れている
タングステン216 をエッチング除去する方法がある。
長工程の後に、図6(a)に示すように、タングステン
216 が溢れた浅いコンタクト孔210-6 上の近傍のみ露呈
させたレジストパターン219 を形成し、レジストパター
ン219 を通して浅いコンタクト孔210-6 上に溢れている
タングステン216 をエッチング除去する方法がある。
【0008】しかし、このような手法によりタングステ
ン埋込みプラグを形成すると、図6(b)に示すよう
に、浅いコンタクト孔210-6 に埋込まれたプラグの上部
形状は凸型の円弧形状になるので、この上に配線を形成
した場合に配線の形状が悪くなり、信頼性上好ましくな
い。
ン埋込みプラグを形成すると、図6(b)に示すよう
に、浅いコンタクト孔210-6 に埋込まれたプラグの上部
形状は凸型の円弧形状になるので、この上に配線を形成
した場合に配線の形状が悪くなり、信頼性上好ましくな
い。
【0009】また、前記したように浅いコンタクト孔21
0-6 上に溢れているタングステン216 をエッチング除去
する際、前記手法とは別の手法として、例えば図7
(a)に示すように、基板上の全面にレジスト220 を塗
布した後にこのレジスト220 を全面エッチバックするこ
とにより、溢れているタングステンを一緒にエッチング
除去する方法がある。
0-6 上に溢れているタングステン216 をエッチング除去
する際、前記手法とは別の手法として、例えば図7
(a)に示すように、基板上の全面にレジスト220 を塗
布した後にこのレジスト220 を全面エッチバックするこ
とにより、溢れているタングステンを一緒にエッチング
除去する方法がある。
【0010】しかし、この場合は、図7(b)に示すの
ように、絶縁酸化膜218 の上面が平坦でないと、絶縁酸
化膜218 上面の窪み領域にエッチング残りが発生してし
まい、ブランケットCVD法に対する選択CVD成長法
の利点が活かされない。
ように、絶縁酸化膜218 の上面が平坦でないと、絶縁酸
化膜218 上面の窪み領域にエッチング残りが発生してし
まい、ブランケットCVD法に対する選択CVD成長法
の利点が活かされない。
【0011】さらに、半導体装置の製造工程に上記した
ようなコンタクト埋込み技術を導入する場合には、さら
に上記した問題とは別の問題が発生する。即ち、コンタ
クト孔開孔後、所望の電気的接続を行うために例えばA
l(アルミニウム)配線層を形成する際に、配線層のパ
ターニングのためのマスク位置合わせ用マークとして、
通常は深いコンタクト孔210-1 のパターンを用いる。
ようなコンタクト埋込み技術を導入する場合には、さら
に上記した問題とは別の問題が発生する。即ち、コンタ
クト孔開孔後、所望の電気的接続を行うために例えばA
l(アルミニウム)配線層を形成する際に、配線層のパ
ターニングのためのマスク位置合わせ用マークとして、
通常は深いコンタクト孔210-1 のパターンを用いる。
【0012】ところが、前記したような埋込み技術を適
用してコンタクト孔210-1 に対する理想的な埋込みが実
現されると、コンタクト孔210-1 の上部付近における段
差がなくなってしまうので、マスク合わせマーク(コン
タクト孔210-1 のパターン)の読み取り検出が困難にな
り、誤検知が増大する。
用してコンタクト孔210-1 に対する理想的な埋込みが実
現されると、コンタクト孔210-1 の上部付近における段
差がなくなってしまうので、マスク合わせマーク(コン
タクト孔210-1 のパターン)の読み取り検出が困難にな
り、誤検知が増大する。
【0013】このような問題は、選択CVD成長法に限
らず、ブランケットCVD法などのコンタクト埋込み平
坦化技術を導入する際、いずれの場合も直面する。とこ
ろで、前記したようにタングステンを選択成長させる
際、前記手法とは別の手法として、図8(a)に示すよ
うに、一番浅いコンタクト孔210-6 の深さに合わせてタ
ングステンを成長させ、深いコンタクト孔210-1 ・210-
3 の中は半埋込み状態にする方法がある。
らず、ブランケットCVD法などのコンタクト埋込み平
坦化技術を導入する際、いずれの場合も直面する。とこ
ろで、前記したようにタングステンを選択成長させる
際、前記手法とは別の手法として、図8(a)に示すよ
うに、一番浅いコンタクト孔210-6 の深さに合わせてタ
ングステンを成長させ、深いコンタクト孔210-1 ・210-
3 の中は半埋込み状態にする方法がある。
【0014】しかし、例えば不揮発性メモリにおける積
層ゲート構造を有するメモリセルの制御ゲート電極上に
一番浅いコンタクト孔210-6 が設けられている場合と
か、図8(b)に示すように、絶縁酸化膜218 が多層構
造(例えば218-1 ・218-2 の2層)になっていて、1層
目の絶縁酸化膜218-1 上に形成されている配線206-2 上
に一番浅いコンタクト孔210-62が設けられている場合な
どのように、一番浅いコンタクト孔の深さとシリコン基
板(拡散層)上のコンタクト孔210-1 ・210-3 の深さと
が大きく異なっていることがある。
層ゲート構造を有するメモリセルの制御ゲート電極上に
一番浅いコンタクト孔210-6 が設けられている場合と
か、図8(b)に示すように、絶縁酸化膜218 が多層構
造(例えば218-1 ・218-2 の2層)になっていて、1層
目の絶縁酸化膜218-1 上に形成されている配線206-2 上
に一番浅いコンタクト孔210-62が設けられている場合な
どのように、一番浅いコンタクト孔の深さとシリコン基
板(拡散層)上のコンタクト孔210-1 ・210-3 の深さと
が大きく異なっていることがある。
【0015】このような2例に代表される様な状況にお
いて、一番浅いコンタクト孔の深さにタングステン成長
量を合わせると、図5(a)・(b)に示したように、
深いコンタクト孔210-1 ・210-3 ではタングステンを埋
め込んだ効果が実質的にほとんど期待できないことにな
るという問題が生じる。
いて、一番浅いコンタクト孔の深さにタングステン成長
量を合わせると、図5(a)・(b)に示したように、
深いコンタクト孔210-1 ・210-3 ではタングステンを埋
め込んだ効果が実質的にほとんど期待できないことにな
るという問題が生じる。
【0016】
【発明が解決しようとする課題】上記したように従来の
選択CVDタングステン成長法によるコンタクト埋込み
技術では、種々のコンタクト孔深さが存在し、特にその
差が大きい場合には、プロセス整合性を考慮した場合に
タングステン埋込み技術の導入がなじみにくく、また、
Al配線層等を形成する際にコンタクト孔パターンを用
いた合わせマークが読み取りにくいという問題があっ
た。
選択CVDタングステン成長法によるコンタクト埋込み
技術では、種々のコンタクト孔深さが存在し、特にその
差が大きい場合には、プロセス整合性を考慮した場合に
タングステン埋込み技術の導入がなじみにくく、また、
Al配線層等を形成する際にコンタクト孔パターンを用
いた合わせマークが読み取りにくいという問題があっ
た。
【0017】本発明は上記の問題点を解決すべくなされ
たもので、より実際の要求に合ったコンタクト選択成長
技術の導入を実現することが可能になり、コンタクト選
択成長後にコンタクト孔パターンを用いて位置合わせを
行うためのマークが読み取りにくくなるという問題を回
避し得る半導体装置の製造方法を提供することを目的と
する。
たもので、より実際の要求に合ったコンタクト選択成長
技術の導入を実現することが可能になり、コンタクト選
択成長後にコンタクト孔パターンを用いて位置合わせを
行うためのマークが読み取りにくくなるという問題を回
避し得る半導体装置の製造方法を提供することを目的と
する。
【0018】
【課題を解決するための手段】本発明は、半導体基板表
面の一部あるいは半導体基板上の一部に第1の導電材料
からなる第1の導電領域を形成し、上記半導体基板上の
前記第1の導電領域とは異なる領域に第2の導電材料か
らなる第2の導電領域を形成する工程と、この後、前記
半導体基板上の全面に絶縁膜層を形成する工程と、前記
第1の導電領域および第2の導電領域にそれぞれコンタ
クトをとるためのコンタクト孔を前記絶縁膜層に開孔す
る開孔工程と、前記コンタクト孔底面の前記第1の導電
材料上にシリコン酸化膜層を、また、前記コンタクト孔
底面の前記第2の導電材料上に金属酸化膜層あるいは金
属酸化膜を主成分とする酸化膜層を形成する酸化膜層形
成工程と、前記第2の導電材料上の金属酸化膜層あるい
は金属酸化膜を主成分とする酸化膜層は残し、前記第1
の導電材料上のシリコン酸化膜層のみエッチング除去す
る条件で第1の導電材料上のシリコン酸化膜層をエッチ
ング除去する工程と、この後、選択成長法により前記第
1の導電材料上に第3の導電材料を堆積する工程と、こ
の後、前記第2の導電材料上の金属酸化膜層あるいは金
属酸化膜を主成分とする酸化膜層を除去する工程とを具
備することを特徴とする。
面の一部あるいは半導体基板上の一部に第1の導電材料
からなる第1の導電領域を形成し、上記半導体基板上の
前記第1の導電領域とは異なる領域に第2の導電材料か
らなる第2の導電領域を形成する工程と、この後、前記
半導体基板上の全面に絶縁膜層を形成する工程と、前記
第1の導電領域および第2の導電領域にそれぞれコンタ
クトをとるためのコンタクト孔を前記絶縁膜層に開孔す
る開孔工程と、前記コンタクト孔底面の前記第1の導電
材料上にシリコン酸化膜層を、また、前記コンタクト孔
底面の前記第2の導電材料上に金属酸化膜層あるいは金
属酸化膜を主成分とする酸化膜層を形成する酸化膜層形
成工程と、前記第2の導電材料上の金属酸化膜層あるい
は金属酸化膜を主成分とする酸化膜層は残し、前記第1
の導電材料上のシリコン酸化膜層のみエッチング除去す
る条件で第1の導電材料上のシリコン酸化膜層をエッチ
ング除去する工程と、この後、選択成長法により前記第
1の導電材料上に第3の導電材料を堆積する工程と、こ
の後、前記第2の導電材料上の金属酸化膜層あるいは金
属酸化膜を主成分とする酸化膜層を除去する工程とを具
備することを特徴とする。
【0019】
【作用】この製造方法によれば、コンタクト孔深さが浅
い第2の導電材料(例えばタングステン・シリサイド
層)からなるゲート電極や配線層上のコンタクト孔には
第3の導電材料(例えばタングステン)を埋めずに、コ
ンタクト埋込みプロセスが最も必要とされる第1の導電
材料(例えばシリコン基板拡散層)上の最も深いコンタ
クト孔のみに第3の導電材料を選択成長させることがで
きる。
い第2の導電材料(例えばタングステン・シリサイド
層)からなるゲート電極や配線層上のコンタクト孔には
第3の導電材料(例えばタングステン)を埋めずに、コ
ンタクト埋込みプロセスが最も必要とされる第1の導電
材料(例えばシリコン基板拡散層)上の最も深いコンタ
クト孔のみに第3の導電材料を選択成長させることがで
きる。
【0020】このように、より実際の要求に合ったコン
タクト選択成長技術の導入を実現することが可能にな
る。さらに、コンタクト選択成長後におけるAl配線等
の加工時にコンタクト孔パターンをマスク位置合わせの
マークとして用いる際、このコンタクト孔の下地を第2
の導電材料で形成しておくことにより、埋込みにより段
差が消滅してマークが読み取りにくくなるという問題を
解消することが可能になる。
タクト選択成長技術の導入を実現することが可能にな
る。さらに、コンタクト選択成長後におけるAl配線等
の加工時にコンタクト孔パターンをマスク位置合わせの
マークとして用いる際、このコンタクト孔の下地を第2
の導電材料で形成しておくことにより、埋込みにより段
差が消滅してマークが読み取りにくくなるという問題を
解消することが可能になる。
【0021】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1(a)乃至(c)、図2(a)乃至
(c)および図3は、本発明の第1実施例に係る不揮発
性メモリの製造方法の主要な工程におけるウェハ断面構
造を示している。
に説明する。図1(a)乃至(c)、図2(a)乃至
(c)および図3は、本発明の第1実施例に係る不揮発
性メモリの製造方法の主要な工程におけるウェハ断面構
造を示している。
【0022】これらの図面を参照しながら、第1実施例
について詳述する。まず、半導体基板表面の一部に第1
の導電材料からなる第1の導電領域を形成し、上記半導
体基板上の一部に第2の導電材料からなる第2の導電領
域を形成し、この後、前記半導体基板上の全面に絶縁膜
層を形成する。
について詳述する。まず、半導体基板表面の一部に第1
の導電材料からなる第1の導電領域を形成し、上記半導
体基板上の一部に第2の導電材料からなる第2の導電領
域を形成し、この後、前記半導体基板上の全面に絶縁膜
層を形成する。
【0023】具体例として、図1(a)に示すように、
通常のプロセスにより、P型シリコン(Si)基板101
上に素子分離酸化膜102 および半導体素子(例えばMO
Sトランジスタ)を形成し、さらに、全面に例えばCV
D酸化膜109 を堆積する。
通常のプロセスにより、P型シリコン(Si)基板101
上に素子分離酸化膜102 および半導体素子(例えばMO
Sトランジスタ)を形成し、さらに、全面に例えばCV
D酸化膜109 を堆積する。
【0024】ここで、100 は基板101 上に形成されたゲ
ート絶縁膜、106 はゲート絶縁膜100 上に形成されたゲ
ート電極であり、例えば多結晶シリコン104 とWSi2
(タングステン・シリサイド)105 とが積層されたポリ
サイドゲート電極である。103 は基板101 の表層部に形
成されたソース・ドレイン拡散層である。
ート絶縁膜、106 はゲート絶縁膜100 上に形成されたゲ
ート電極であり、例えば多結晶シリコン104 とWSi2
(タングステン・シリサイド)105 とが積層されたポリ
サイドゲート電極である。103 は基板101 の表層部に形
成されたソース・ドレイン拡散層である。
【0025】なお、上記MOSトランジスタを形成する
際、同時に、前記ゲート電極106 と同一工程で堆積され
たポリサイド層からなる配線層107 も形成する。なお、
この配線層107 を上記ゲート電極106 と同一工程または
別の工程で堆積されたWSi2 層の単一層により形成す
る場合もあり、この場合にも、後述する本発明の効果が
得られるが、本例では、前記したように多結晶シリコン
104 上にWSi2 107 が積層された配線層を形成したも
のとして説明する。
際、同時に、前記ゲート電極106 と同一工程で堆積され
たポリサイド層からなる配線層107 も形成する。なお、
この配線層107 を上記ゲート電極106 と同一工程または
別の工程で堆積されたWSi2 層の単一層により形成す
る場合もあり、この場合にも、後述する本発明の効果が
得られるが、本例では、前記したように多結晶シリコン
104 上にWSi2 107 が積層された配線層を形成したも
のとして説明する。
【0026】この配線層107 の下地もいろいろな場合が
あるが、配線層107 を素子分離酸化膜102 上に形成した
場合を一例として示している。また、通常、半導体装置
の製造工程においては、後述するように前記CVD酸化
膜109 に開孔したコンタクト孔を通して下地層に電気的
に接続される配線(Al配線等)の加工に際して、コン
タクト孔パターンを用いてマスク位置合わせマークを形
成する。
あるが、配線層107 を素子分離酸化膜102 上に形成した
場合を一例として示している。また、通常、半導体装置
の製造工程においては、後述するように前記CVD酸化
膜109 に開孔したコンタクト孔を通して下地層に電気的
に接続される配線(Al配線等)の加工に際して、コン
タクト孔パターンを用いてマスク位置合わせマークを形
成する。
【0027】この位置合わせマーク用コンタクト孔パタ
ーンの下地としては、上述した配線層の場合と同様にい
くつかの材料・構造が考え得るが、本例では、WSi2
層108 の単一層からなる下地を形成した場合を示してい
る。
ーンの下地としては、上述した配線層の場合と同様にい
くつかの材料・構造が考え得るが、本例では、WSi2
層108 の単一層からなる下地を形成した場合を示してい
る。
【0028】次に、CVD酸化膜109 上にエッチングレ
ジストパターン(図示せず)を形成し、このパターンを
マスクとして所定の領域をエッチング除去する。これに
より、図1(b)に示すように、前記シリコン拡散層10
3 にコンタクトをとるためのコンタクト孔110-3 、前記
WSi2 層105 ・107 ・108 にそれぞれコンタクトをと
るためのコンタクト孔110-3 ・110-5 ・110-7 ・110-8
を開孔する。
ジストパターン(図示せず)を形成し、このパターンを
マスクとして所定の領域をエッチング除去する。これに
より、図1(b)に示すように、前記シリコン拡散層10
3 にコンタクトをとるためのコンタクト孔110-3 、前記
WSi2 層105 ・107 ・108 にそれぞれコンタクトをと
るためのコンタクト孔110-3 ・110-5 ・110-7 ・110-8
を開孔する。
【0029】その後、CVD法により、図1(c)に示
すように、基板上の全面に第4の導電材料として高融点
金属、例えばTi(チタン)111 を30nm程度堆積す
る。次に、サリサイドプロセスによる適当な温度での加
熱処理によりTi111 をシリサイド化する。このサリサ
イド化工程でシリサイド化されなかったCVD酸化膜10
9 上の未反応Ti111 を例えば酸処理によりエッチング
除去すると、図2(a)に示すように、シリコン基板拡
散層103 上およびWSi2 層105 (107 ・108 )上のコ
ンタクト孔底面にチタンシリサイド層が形成される。
すように、基板上の全面に第4の導電材料として高融点
金属、例えばTi(チタン)111 を30nm程度堆積す
る。次に、サリサイドプロセスによる適当な温度での加
熱処理によりTi111 をシリサイド化する。このサリサ
イド化工程でシリサイド化されなかったCVD酸化膜10
9 上の未反応Ti111 を例えば酸処理によりエッチング
除去すると、図2(a)に示すように、シリコン基板拡
散層103 上およびWSi2 層105 (107 ・108 )上のコ
ンタクト孔底面にチタンシリサイド層が形成される。
【0030】ここで、このチタンシリサイド層は、シリ
コン拡散層103 上ではTiSi2 112 になっているが、
WSi2 層105 (107 ・108 )上ではTiSix (x<
2)113 になっている。
コン拡散層103 上ではTiSi2 112 になっているが、
WSi2 層105 (107 ・108 )上ではTiSix (x<
2)113 になっている。
【0031】その後、図2(b)に示すように、前記シ
リコン拡散層103 上のTiSi2 112 上には自然酸化に
よる約5nmのシリコン酸化膜(SiO2 )114 が、ま
た、WSi2 層105 (107 ・108 )上のTiSix 113
上には酸化チタン(TiOx)115 が20nm程度形成
されるような工程を施す。
リコン拡散層103 上のTiSi2 112 上には自然酸化に
よる約5nmのシリコン酸化膜(SiO2 )114 が、ま
た、WSi2 層105 (107 ・108 )上のTiSix 113
上には酸化チタン(TiOx)115 が20nm程度形成
されるような工程を施す。
【0032】この酸化膜形成工程は、例えば硫酸と過酸
化水素との混合液を用いたウエット酸化工程により実現
できるが、このような酸化工程を意図的に通さなくて
も、前述したようにシリサイド化していないTi111 を
エッチング除去する工程で自然に形成される場合もあ
る。
化水素との混合液を用いたウエット酸化工程により実現
できるが、このような酸化工程を意図的に通さなくて
も、前述したようにシリサイド化していないTi111 を
エッチング除去する工程で自然に形成される場合もあ
る。
【0033】次いで、前記SiO2 114 とTiOx 115
との膜厚差を利用して、SiO2 114 のみエッチング除
去する条件でSiO2 114 をエッチング除去する。例え
ば異方性のRIE(反応性イオンエッチング)法によ
り、SiO2 114 に対してTiOx 115 の選択比が高い
条件でエッチング除去する。なお、この場合、高々5n
m程度のSiO2 114 をエッチング除去するので、RI
E法以外にウェットエッチングなどを用いてもかまわな
い。
との膜厚差を利用して、SiO2 114 のみエッチング除
去する条件でSiO2 114 をエッチング除去する。例え
ば異方性のRIE(反応性イオンエッチング)法によ
り、SiO2 114 に対してTiOx 115 の選択比が高い
条件でエッチング除去する。なお、この場合、高々5n
m程度のSiO2 114 をエッチング除去するので、RI
E法以外にウェットエッチングなどを用いてもかまわな
い。
【0034】その後、選択成長法により前記シリコン拡
散層103 上のTiSi2 112 上に第3の導電材料として
例えばW(タングステン)を堆積するCVD選択成長工
程を施す。
散層103 上のTiSi2 112 上に第3の導電材料として
例えばW(タングステン)を堆積するCVD選択成長工
程を施す。
【0035】この時、図2(c)に示すように、WSi
2 層105 (107 ・108 )上にはTiOx 115 が残ってい
るので、シリコン拡散層103 上のTiSi2 112 上のみ
にW116 が選択成長して埋込みプラグが形成される。
2 層105 (107 ・108 )上にはTiOx 115 が残ってい
るので、シリコン拡散層103 上のTiSi2 112 上のみ
にW116 が選択成長して埋込みプラグが形成される。
【0036】その後、上記WSi2 層105 (107 ・108
)上のTiOx 115 をエッチング除去してTiSix 1
13 を露呈させる。その後は、通常のMOS集積回路の
製造方法により、図3に示すように、金属配線(例えば
Ti、TiN、Al−Si−Cuが下層から上層へ順次
積層された積層配線層)117 を形成して各コンタクト孔
の底面に電気的接続を行い、その上に、トップパッシベ
ーション膜118 を形成する。
)上のTiOx 115 をエッチング除去してTiSix 1
13 を露呈させる。その後は、通常のMOS集積回路の
製造方法により、図3に示すように、金属配線(例えば
Ti、TiN、Al−Si−Cuが下層から上層へ順次
積層された積層配線層)117 を形成して各コンタクト孔
の底面に電気的接続を行い、その上に、トップパッシベ
ーション膜118 を形成する。
【0037】即ち、上記第1実施例においては、半導体
基板101 上のCVD酸化膜109 にコンタクト孔110 を開
孔した後、コンタクト孔底面のSi103 上およびWSi
2 105 (107 ・108 )上にそれぞれチタンシリサイド層
を形成して酸化させる。その結果、Si103 上のTiS
i2 112 上には約5nmのSiO2 膜114 、WSi2105
(107 ・108 )上のTiSix (x <2)113 上には
TiOx 膜115 が約20nm形成される。このSiO2
膜114 とTiOx 膜115 との膜厚差を利用してSiO2
114 のみ除去される条件で処理した後、W116 をCVD
選択成長させると、WSi2 膜105 (107 ・108 )上は
TiOx 膜115 が残っているので、Si103 上のみにW
116 が選択成長する。
基板101 上のCVD酸化膜109 にコンタクト孔110 を開
孔した後、コンタクト孔底面のSi103 上およびWSi
2 105 (107 ・108 )上にそれぞれチタンシリサイド層
を形成して酸化させる。その結果、Si103 上のTiS
i2 112 上には約5nmのSiO2 膜114 、WSi2105
(107 ・108 )上のTiSix (x <2)113 上には
TiOx 膜115 が約20nm形成される。このSiO2
膜114 とTiOx 膜115 との膜厚差を利用してSiO2
114 のみ除去される条件で処理した後、W116 をCVD
選択成長させると、WSi2 膜105 (107 ・108 )上は
TiOx 膜115 が残っているので、Si103 上のみにW
116 が選択成長する。
【0038】上記第1実施例の製法によれば、コンタク
ト埋込みプロセスが最も必要とされるコンタクト孔が深
いシリコン基板(拡散層)上コンタクト孔のみタングス
テンを選択成長させることが可能になり、より実際の要
求に合ったコンタクト選択成長技術の導入を実現するこ
とができる。
ト埋込みプロセスが最も必要とされるコンタクト孔が深
いシリコン基板(拡散層)上コンタクト孔のみタングス
テンを選択成長させることが可能になり、より実際の要
求に合ったコンタクト選択成長技術の導入を実現するこ
とができる。
【0039】また、Al等の配線117 の加工用合わせマ
ークとしてのコンタクト孔には、上記のようにタングス
テンは選択成長しないため、段差がなくなってマークが
読み取り難くなるというような不具合を招くことなく、
埋込み技術を導入することができる。
ークとしてのコンタクト孔には、上記のようにタングス
テンは選択成長しないため、段差がなくなってマークが
読み取り難くなるというような不具合を招くことなく、
埋込み技術を導入することができる。
【0040】上記第1実施例においては、シリコン上に
開孔するコンタクト孔は基板(拡散層)上のみであり、
ゲート電極や配線層やマークパターン下地層等は、少な
くとも最上層がWSi2 になっており、基板(拡散層)
上のみWを選択成長させる場合について説明したが、次
に第2実施例を説明する。
開孔するコンタクト孔は基板(拡散層)上のみであり、
ゲート電極や配線層やマークパターン下地層等は、少な
くとも最上層がWSi2 になっており、基板(拡散層)
上のみWを選択成長させる場合について説明したが、次
に第2実施例を説明する。
【0041】図4は、本発明の第2実施例に係る最終工
程(第1実施例の図3の工程に相当する)におけるウェ
ハ断面構造を示す。第2の実施例では、前記第1実施例
と比べて、Wを埋め込まないコンタクト孔の下地に対応
するゲート電極や配線層あるいはマークパターン下地層
には、材質としてWSi2 を用いており、また、例えば
比較的深いコンタクト孔にタングステン埋込みを施した
いので、この比較的深いコンタクト孔の下地層(ゲート
電極や配線など)には多結晶シリコン119を使ってい
る点が異なる。
程(第1実施例の図3の工程に相当する)におけるウェ
ハ断面構造を示す。第2の実施例では、前記第1実施例
と比べて、Wを埋め込まないコンタクト孔の下地に対応
するゲート電極や配線層あるいはマークパターン下地層
には、材質としてWSi2 を用いており、また、例えば
比較的深いコンタクト孔にタングステン埋込みを施した
いので、この比較的深いコンタクト孔の下地層(ゲート
電極や配線など)には多結晶シリコン119を使ってい
る点が異なる。
【0042】この第2の実施例の場合は、コンタクト孔
の下地層(ゲート電極や配線など)について、コンタク
ト孔にWを埋め込むべき層と埋め込まない層とをあらか
じめ作り分けておけば、コンタクト孔開孔後の製造方法
は第1実施例の場合と同様である。
の下地層(ゲート電極や配線など)について、コンタク
ト孔にWを埋め込むべき層と埋め込まない層とをあらか
じめ作り分けておけば、コンタクト孔開孔後の製造方法
は第1実施例の場合と同様である。
【0043】即ち、シリコン基板(拡散層)上および多
結晶シリコン上には、TiSi2 とその上のSiO2 と
が形成されるので、SiO2 を除去した後にTiSi2
上にWが選択成長する。
結晶シリコン上には、TiSi2 とその上のSiO2 と
が形成されるので、SiO2 を除去した後にTiSi2
上にWが選択成長する。
【0044】一方、WSi2 上にはTiSix (x<
2)とその上のTiOx とが形成されるので、Wは成長
しない。実際の半導体装置においては、種々の深さのコ
ンタクト孔が混在していることが多いため、相対的にア
スペクト比の小さい浅いコンタクト孔には、埋め込ま
ず、アスペクト比の高いコンタクト孔のみ(その中で一
番浅いコンタクト孔に高さを合わせて)埋め込めば良
い。
2)とその上のTiOx とが形成されるので、Wは成長
しない。実際の半導体装置においては、種々の深さのコ
ンタクト孔が混在していることが多いため、相対的にア
スペクト比の小さい浅いコンタクト孔には、埋め込ま
ず、アスペクト比の高いコンタクト孔のみ(その中で一
番浅いコンタクト孔に高さを合わせて)埋め込めば良
い。
【0045】ところで、上述の各実施例中では、Wの埋
込みを行うコンタクト孔の下地膜(Wを成長させる下地
膜)として、シリコン基板(拡散層)と多結晶シリコン
を例として示したが、この下地膜の上面に堆積されるT
iとの間で形成されるサリサイド膜の上に形成される酸
化膜がSiO2 になればよいので、シリコン以外にシリ
コン・リッチな(シリコン濃度が濃い)シリサイド膜も
しくはそれを最上層とする積層膜を用いてもよい。
込みを行うコンタクト孔の下地膜(Wを成長させる下地
膜)として、シリコン基板(拡散層)と多結晶シリコン
を例として示したが、この下地膜の上面に堆積されるT
iとの間で形成されるサリサイド膜の上に形成される酸
化膜がSiO2 になればよいので、シリコン以外にシリ
コン・リッチな(シリコン濃度が濃い)シリサイド膜も
しくはそれを最上層とする積層膜を用いてもよい。
【0046】一方、上述の各実施例中では、Wの埋込み
を行わないコンタクト孔の下地膜(Wを成長させない下
地膜)、つまり、ゲート電極や配線あるいはマークパタ
ーン下地層の材質として、タングステン・シリサイド単
層、あるいはWSi2 (上層)と多結晶シリコン(下
層)の積層からなるポリサイドを用いた場合について説
明してきたが、これに限らない。
を行わないコンタクト孔の下地膜(Wを成長させない下
地膜)、つまり、ゲート電極や配線あるいはマークパタ
ーン下地層の材質として、タングステン・シリサイド単
層、あるいはWSi2 (上層)と多結晶シリコン(下
層)の積層からなるポリサイドを用いた場合について説
明してきたが、これに限らない。
【0047】つまり、Wを成長させない下地膜として、
その上面にTiが堆積された場合に、Tiとの間で形成
されるサリサイド層がTiSix (x<2)というシリ
コン・プアーな(シリコン濃度が薄い)膜になり、その
結果、その上に形成される酸化膜がSiO2 でなく、そ
れよりも厚いTiOx 膜、もしくはTiOx を主成分と
する実質的にTiOx 膜と見なせる膜になる材質を用い
ることにより、本発明の効果が得られる。
その上面にTiが堆積された場合に、Tiとの間で形成
されるサリサイド層がTiSix (x<2)というシリ
コン・プアーな(シリコン濃度が薄い)膜になり、その
結果、その上に形成される酸化膜がSiO2 でなく、そ
れよりも厚いTiOx 膜、もしくはTiOx を主成分と
する実質的にTiOx 膜と見なせる膜になる材質を用い
ることにより、本発明の効果が得られる。
【0048】即ち、Tiのサリサイド時にシリコン供給
量が少ないシリサイド膜、あるいはそれに類する膜であ
れば良く、WSi2 膜に限定されないことは明かであ
り、W、Mo、Ti、Al、Cuなどのいずれか1つの
金属膜もしくはそのシリサイド膜、またはこれらの1つ
を最上層とする積層膜を用いることが可能である。
量が少ないシリサイド膜、あるいはそれに類する膜であ
れば良く、WSi2 膜に限定されないことは明かであ
り、W、Mo、Ti、Al、Cuなどのいずれか1つの
金属膜もしくはそのシリサイド膜、またはこれらの1つ
を最上層とする積層膜を用いることが可能である。
【0049】また、サリサイドを形成するための材質
(M)も前記実施例のTiに限定されることはない。つ
まり、この材質(M)に対するその後の酸化工程で形成
される酸化物(MOx)が、MSi2 上に形成される高
々5nm程度のSiO2 と比較して厚い、または、Si
O2 に対してMOxのエッチング選択比が大きくとれる
条件でSiO2 をエッチング除去できるような高融点金
属(Ti、Co、Ni、Moなど)であればよいことは
言うまでもない。
(M)も前記実施例のTiに限定されることはない。つ
まり、この材質(M)に対するその後の酸化工程で形成
される酸化物(MOx)が、MSi2 上に形成される高
々5nm程度のSiO2 と比較して厚い、または、Si
O2 に対してMOxのエッチング選択比が大きくとれる
条件でSiO2 をエッチング除去できるような高融点金
属(Ti、Co、Ni、Moなど)であればよいことは
言うまでもない。
【0050】さらに、前記Wを成長させない下地膜の材
質(M)として、酸化すると、その上にSiO2 でなく
MOx(高々5nm程度のSiO2 と比較して厚い、あ
るいは、SiO2 よりもエッチングレートが遅いため
に、SiO2 エッチング工程で残るような膜)が形成す
るようなシリコン・プアーなシリサイド膜(MSix )
や金属膜等を用いれば、サリサイド工程は省略できる。
即ち、この場合には、コンタクト孔開孔後、軽い酸化雰
囲気にさらすと、Wの埋込みを行うコンタクト孔の底面
にはSiO2 層が、Wの埋込みを行わないコンタクト孔
の底面にはMOx層が形成される。その後、SiO2 層
を除去するとMOx層は残るので、SiO2 層が除去さ
れた領域のみにWが選択成長する。
質(M)として、酸化すると、その上にSiO2 でなく
MOx(高々5nm程度のSiO2 と比較して厚い、あ
るいは、SiO2 よりもエッチングレートが遅いため
に、SiO2 エッチング工程で残るような膜)が形成す
るようなシリコン・プアーなシリサイド膜(MSix )
や金属膜等を用いれば、サリサイド工程は省略できる。
即ち、この場合には、コンタクト孔開孔後、軽い酸化雰
囲気にさらすと、Wの埋込みを行うコンタクト孔の底面
にはSiO2 層が、Wの埋込みを行わないコンタクト孔
の底面にはMOx層が形成される。その後、SiO2 層
を除去するとMOx層は残るので、SiO2 層が除去さ
れた領域のみにWが選択成長する。
【0051】また、選択成長させる材料もWに限らず、
Wと同様な選択性を有する金属(Al、Si、Cuな
ど)ものであれば、同様の効果が期待できることは明か
である。
Wと同様な選択性を有する金属(Al、Si、Cuな
ど)ものであれば、同様の効果が期待できることは明か
である。
【0052】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、コンタクト孔のCVD選択成長埋込み
技術において、深いコンタクト孔のみ選択成長させるこ
とが可能になると共に、コンタクト孔パターンで形成し
た合わせマークが読み取り難くなるという弊害を回避す
ることができる。
造方法によれば、コンタクト孔のCVD選択成長埋込み
技術において、深いコンタクト孔のみ選択成長させるこ
とが可能になると共に、コンタクト孔パターンで形成し
た合わせマークが読み取り難くなるという弊害を回避す
ることができる。
【図1】本発明の第1実施例に係る不揮発性メモリの製
造方法の工程の一部におけるウェハ基板を示す断面図。
造方法の工程の一部におけるウェハ基板を示す断面図。
【図2】図1の工程に続く工程におけるウェハ基板を示
す断面図。
す断面図。
【図3】図2の工程に続く工程におけるウェハ基板を示
す断面図。
す断面図。
【図4】本発明の第2実施例に係る半導体装置の製造方
法の最終工程におけるウェハ基板を示す断面図。
法の最終工程におけるウェハ基板を示す断面図。
【図5】従来の不揮発性メモリの製造工程で使用される
選択CVD成長法の工程の一部におけるウェハ基板を示
す断面図。
選択CVD成長法の工程の一部におけるウェハ基板を示
す断面図。
【図6】図5の工程に続く工程におけるウェハ基板を示
す断面図。
す断面図。
【図7】図6に示した工程の変形例におけるウェハ基板
を示す断面図。
を示す断面図。
【図8】図5に示した工程の変形例におけるウェハ基板
を示す断面図。
を示す断面図。
101 …シリコン基板、102 …素子分離用酸化膜、103 …
拡散層、104 …多結晶シリコン膜、105 、107 、108 …
タングステン・シリサイド膜(WSi2 )、106 …積層
ポリサイド層、109 …CVD酸化膜、110 (110-3 ・11
0-5 ・110-7 ・110-8 )…コンタクト孔、111 …チタ
ン、112 …チタンシリサイド(TiSi2)、113 …チ
タンシリサイド(TiSix )、114 …シリコン酸化膜
(SiO2)、115 …金属酸化膜(TiOx )、116 …
選択CVDタングステン、117 …金属配線、118 …トッ
プパッシベーション膜。
拡散層、104 …多結晶シリコン膜、105 、107 、108 …
タングステン・シリサイド膜(WSi2 )、106 …積層
ポリサイド層、109 …CVD酸化膜、110 (110-3 ・11
0-5 ・110-7 ・110-8 )…コンタクト孔、111 …チタ
ン、112 …チタンシリサイド(TiSi2)、113 …チ
タンシリサイド(TiSix )、114 …シリコン酸化膜
(SiO2)、115 …金属酸化膜(TiOx )、116 …
選択CVDタングステン、117 …金属配線、118 …トッ
プパッシベーション膜。
Claims (9)
- 【請求項1】 半導体基板表面の一部あるいは半導体基
板上の一部に第1の導電材料からなる第1の導電領域を
形成し、上記半導体基板上の前記第1の導電領域とは異
なる領域に第2の導電材料からなる第2の導電領域を形
成する工程と、 この後、前記半導体基板上の全面に絶
縁膜層を形成する工程と、 前記第1の導電領域および第2の導電領域にそれぞれコ
ンタクトをとるためのコンタクト孔を前記絶縁膜層に開
孔する開孔工程と、 前記コンタクト孔底面の前記第1の導電材料上にシリコ
ン酸化膜層を、また、前記コンタクト孔底面の前記第2
の導電材料上に金属酸化膜層あるいは金属酸化膜を主成
分とする酸化膜層を形成する酸化膜層形成工程と、 前記第2の導電材料上の金属酸化膜層あるいは金属酸化
膜を主成分とする酸化膜層は残し、前記第1の導電材料
上のシリコン酸化膜層のみエッチング除去する条件で第
1の導電材料上のシリコン酸化膜層をエッチング除去す
る工程と、 この後、選択成長法により前記第1の導電材料上に第3
の導電材料を堆積する工程と、 この後、前記第2の導電材料上の金属酸化膜層あるいは
金属酸化膜を主成分とする酸化膜層を除去する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、 前記開孔工程と酸化膜層形成工程との間に、さらに、 前記半導体基板上の全面に第4の導電材料を堆積する工
程と、 上記第4の導電材料を加熱処理によりサリサイド化する
工程と、 上記サリサイド化工程で反応しなかった第4の導電材料
を除去する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項3】 請求項1または2に記載の半導体装置の
製造方法において、 前記開孔工程において前記第2の導電領域上で前記絶縁
膜層に開孔されるコンタクト孔には、後の工程でマスク
位置合わせマークとして使用される前記第2の導電領域
上のコンタクト孔が含まれることを特徴とする半導体装
置の製造方法。 - 【請求項4】 請求項1乃至3のいずれか1項に記載の
半導体装置の製造方法において、 前記第1の導電材料は、単結晶あるいは多結晶構造のシ
リコン、もしくは、それを最上層とする積層膜であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項5】 請求項1乃至3のいずれか1項に記載の
半導体装置の製造方法において、 前記第1の導電材料は、シリコン・リッチなシリサイド
膜、もしくは、それを最上層とする積層膜であることを
特徴とする半導体装置の製造方法。 - 【請求項6】 請求項1乃至5のいずれか1項に記載の
半導体装置の製造方法において、 前記第2の導電材料は、W、Mo、Ti、Al、Cuの
いずれか1つの金属膜もしくはそのシリサイド膜、また
はこれらの1つを最上層とする積層膜であることを特徴
とする半導体装置の製造方法。 - 【請求項7】 請求項2記載の半導体装置の製造方法に
おいて、 前記第1の導電材料は、単結晶あるいは多結晶構造のシ
リコン、もしくは、シリコン・リッチなシリサイド膜、
もしくは、それを最上層とする積層膜であり、 前記第2の導電材料は、W、Mo、Ti、Al、Cuの
いずれか1つの金属膜もしくはそのシリサイド膜、また
はこれらの1つをを最上層とする積層膜であり、 前記
第4の導電材料は、Ti、Co、Ni、Moのいずれか
1つの高融点金属膜であることを特徴とする半導体装置
の製造方法。 - 【請求項8】 請求項1乃至7のいずれか1項に記載の
半導体装置の製造方法において、 前記第3の導電材料は、W、Al、Si、Cuのいずれ
か1つの金属膜であることを特徴とする半導体装置の製
造方法。 - 【請求項9】 請求項1記載の半導体装置の製造方法に
おいて、 前記第2の導電材料はシリコン・プアーなシリサイド
膜、金属膜、もしくは、それを最上層とする積層膜であ
り、 前記酸化膜層形成工程は、前記半導体基板を酸化雰囲気
にさらすことにより前記酸化膜層を形成することを特徴
とする半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17006893A JP3219909B2 (ja) | 1993-07-09 | 1993-07-09 | 半導体装置の製造方法 |
US08/267,432 US5476814A (en) | 1993-07-09 | 1994-06-29 | Method of manufacturing semiconductor device utilizing selective CVD method |
DE69429951T DE69429951T2 (de) | 1993-07-09 | 1994-07-01 | Herstellungsverfahren für Halbleiteranordnung unter Verwendung der selektiven CVD-Methode |
EP94110262A EP0634788B1 (en) | 1993-07-09 | 1994-07-01 | Method of manufacturing semiconductor device utilizing selective CVD method |
KR1019940016561A KR0169282B1 (ko) | 1993-07-09 | 1994-07-09 | 반도체장치의 제조방법 |
US08/554,753 US5763321A (en) | 1993-07-09 | 1995-11-07 | Method of manufacturing semiconductor device utilizing selective CVD method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17006893A JP3219909B2 (ja) | 1993-07-09 | 1993-07-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0729854A true JPH0729854A (ja) | 1995-01-31 |
JP3219909B2 JP3219909B2 (ja) | 2001-10-15 |
Family
ID=15898044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17006893A Expired - Fee Related JP3219909B2 (ja) | 1993-07-09 | 1993-07-09 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US5476814A (ja) |
EP (1) | EP0634788B1 (ja) |
JP (1) | JP3219909B2 (ja) |
KR (1) | KR0169282B1 (ja) |
DE (1) | DE69429951T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100430687B1 (ko) * | 1996-12-31 | 2004-08-02 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
JP2007116048A (ja) * | 2005-10-24 | 2007-05-10 | Toshiba Corp | 半導体装置及びその製造方法 |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4410947C1 (de) * | 1994-03-29 | 1995-06-01 | Siemens Ag | Halbleiterbauelement für vertikale Integration und Herstellungsverfahren |
DE59510873D1 (de) * | 1994-06-27 | 2004-04-22 | Infineon Technologies Ag | Verbindungs- und Aufbautechnik für Multichip-Module |
JP3397505B2 (ja) * | 1995-04-19 | 2003-04-14 | 株式会社東芝 | 半導体装置の製造方法 |
US5639691A (en) * | 1995-06-05 | 1997-06-17 | Advanced Micro Devices, Inc. | Copper pellet for reducing electromigration effects associated with a conductive via in a semiconductor device |
US5710078A (en) * | 1996-06-03 | 1998-01-20 | Vanguard International Semiconductor Corporation | Method to improve the contact resistance of bit line metal structures to underlying polycide structures |
US5811350A (en) | 1996-08-22 | 1998-09-22 | Micron Technology, Inc. | Method of forming contact openings and an electronic component formed from the same and other methods |
US6893980B1 (en) * | 1996-12-03 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
JP2988413B2 (ja) * | 1997-02-20 | 1999-12-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US6027973A (en) * | 1997-12-09 | 2000-02-22 | Advanced Micro Devices | Oxidation and etchback process for forming thick contact area on polysilicon layer in microelectronic structure |
US6150691A (en) | 1997-12-19 | 2000-11-21 | Micron Technology, Inc. | Spacer patterned, high dielectric constant capacitor |
US6025254A (en) * | 1997-12-23 | 2000-02-15 | Intel Corporation | Low resistance gate electrode layer and method of making same |
JPH11214504A (ja) * | 1998-01-26 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP3199015B2 (ja) | 1998-02-04 | 2001-08-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP3186040B2 (ja) * | 1998-06-01 | 2001-07-11 | 日本電気株式会社 | 半導体装置の製造方法 |
US6261948B1 (en) | 1998-07-31 | 2001-07-17 | Micron Technology, Inc. | Method of forming contact openings |
US6380023B2 (en) | 1998-09-02 | 2002-04-30 | Micron Technology, Inc. | Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits |
US6762479B2 (en) * | 1998-11-06 | 2004-07-13 | International Business Machines Corporation | Microwave array transistor for low-noise and high-power applications |
US6261950B1 (en) * | 1999-10-18 | 2001-07-17 | Infineon Technologies Ag | Self-aligned metal caps for interlevel metal connections |
US6261935B1 (en) | 1999-12-13 | 2001-07-17 | Chartered Semiconductor Manufacturing Ltd. | Method of forming contact to polysilicon gate for MOS devices |
US20070141798A1 (en) * | 2005-12-20 | 2007-06-21 | Intel Corporation | Silicide layers in contacts for high-k/metal gate transistors |
US8241944B2 (en) | 2010-07-02 | 2012-08-14 | Micron Technology, Inc. | Resistive RAM devices and methods |
US20160276156A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing process thereof |
US11094795B2 (en) * | 2018-11-20 | 2021-08-17 | Nanya Technology Corporation | Semiconductor device and method for manufacturing the same |
WO2020195992A1 (ja) * | 2019-03-28 | 2020-10-01 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
JP6793867B1 (ja) | 2020-06-29 | 2020-12-02 | 株式会社ハーモニック・ドライブ・システムズ | 波動歯車装置ユニット |
US20230101107A1 (en) * | 2021-09-24 | 2023-03-30 | Intel Corporation | Simultaneous filling of variable aspect ratio single damascene contact to gate and trench vias with low resistance barrierless selective metallization |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4622735A (en) * | 1980-12-12 | 1986-11-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device utilizing self-aligned silicide regions |
US5324536A (en) * | 1986-04-28 | 1994-06-28 | Canon Kabushiki Kaisha | Method of forming a multilayered structure |
US4902533A (en) * | 1987-06-19 | 1990-02-20 | Motorola, Inc. | Method for selectively depositing tungsten on a substrate by using a spin-on metal oxide |
US4966868A (en) * | 1988-05-16 | 1990-10-30 | Intel Corporation | Process for selective contact hole filling including a silicide plug |
JPH02151034A (ja) * | 1988-12-01 | 1990-06-11 | Toshiba Corp | 半導体装置の製造方法 |
JPH02272747A (ja) * | 1989-04-14 | 1990-11-07 | Sony Corp | 配線の形成方法 |
JP2897248B2 (ja) * | 1989-04-18 | 1999-05-31 | 富士通株式会社 | 半導体装置の製造方法 |
JP2660072B2 (ja) * | 1989-11-10 | 1997-10-08 | 株式会社東芝 | コンタクトの形成方法 |
JP2892421B2 (ja) * | 1990-02-27 | 1999-05-17 | 沖電気工業株式会社 | 半導体素子の製造方法 |
MY109605A (en) * | 1990-06-29 | 1997-03-31 | Canon Kk | Method for producing semiconductor device having alignment mark. |
US5023201A (en) * | 1990-08-30 | 1991-06-11 | Cornell Research Foundation, Inc. | Selective deposition of tungsten on TiSi2 |
JP3175188B2 (ja) * | 1991-05-10 | 2001-06-11 | ソニー株式会社 | 位置合わせマークの形成方法 |
US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
JP2586365B2 (ja) * | 1991-12-20 | 1997-02-26 | 株式会社日立製作所 | 洗たく機の排水制御装置 |
JPH05234940A (ja) * | 1992-02-24 | 1993-09-10 | Nec Corp | 選択埋め込み成長方法 |
-
1993
- 1993-07-09 JP JP17006893A patent/JP3219909B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-29 US US08/267,432 patent/US5476814A/en not_active Expired - Lifetime
- 1994-07-01 EP EP94110262A patent/EP0634788B1/en not_active Expired - Lifetime
- 1994-07-01 DE DE69429951T patent/DE69429951T2/de not_active Expired - Fee Related
- 1994-07-09 KR KR1019940016561A patent/KR0169282B1/ko not_active IP Right Cessation
-
1995
- 1995-11-07 US US08/554,753 patent/US5763321A/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100430687B1 (ko) * | 1996-12-31 | 2004-08-02 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
JP2007116048A (ja) * | 2005-10-24 | 2007-05-10 | Toshiba Corp | 半導体装置及びその製造方法 |
JP4703364B2 (ja) * | 2005-10-24 | 2011-06-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
US7973419B2 (en) | 2005-10-24 | 2011-07-05 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
Also Published As
Publication number | Publication date |
---|---|
US5476814A (en) | 1995-12-19 |
US5763321A (en) | 1998-06-09 |
KR950004416A (ko) | 1995-02-18 |
DE69429951T2 (de) | 2002-10-10 |
KR0169282B1 (ko) | 1999-02-01 |
DE69429951D1 (de) | 2002-04-04 |
JP3219909B2 (ja) | 2001-10-15 |
EP0634788A3 (en) | 1995-11-02 |
EP0634788A2 (en) | 1995-01-18 |
EP0634788B1 (en) | 2002-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3219909B2 (ja) | 半導体装置の製造方法 | |
JPH08227938A (ja) | 半導体装置及びその製造方法 | |
KR0180287B1 (ko) | 반도체장치의 배선구조 및 그의 제조방법 | |
US7078307B2 (en) | Method for manufacturing single-sided buried strap in semiconductor devices | |
US7176096B1 (en) | Transistor gate and local interconnect | |
JPH06163578A (ja) | 接続孔形成法 | |
JP2003031657A (ja) | 半導体装置およびその製造方法 | |
US6642592B2 (en) | Semiconductor device and method for fabricating same | |
JP4703364B2 (ja) | 半導体装置及びその製造方法 | |
US6756254B2 (en) | Integrated circuit having an antifuse and a method of manufacture | |
KR100505407B1 (ko) | 반도체 소자의 하드 마스크막 식각방법 | |
JPH09260647A (ja) | 半導体装置およびその製造方法 | |
JP2702007B2 (ja) | 半導体装置の製造方法 | |
JPH1197529A (ja) | 半導体装置の製造方法 | |
JP3449137B2 (ja) | 半導体装置の製造方法 | |
JPH09162392A (ja) | 半導体装置 | |
US6673719B2 (en) | Method for etching using a multilevel hard mask | |
JP3471884B2 (ja) | 半導体装置の製造方法 | |
JPH0629554A (ja) | 半導体装置の製造方法 | |
KR100275116B1 (ko) | 반도체소자의커패시터형성방법 | |
JPH08330252A (ja) | 半導体装置の製造方法 | |
WO1998037583A1 (fr) | Procede pour fabriquer un dispositif a semi-conducteurs | |
JPH05198684A (ja) | 半導体装置の製造方法 | |
JPH05283357A (ja) | 半導体装置及びその製造方法 | |
JPS61214537A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070810 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080810 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090810 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |