JPH07297712A - Phase locked loop synthesizer - Google Patents

Abstract

PURPOSE:To switch the frequency of the PLL frequency synthesizer at high speed with small current consumption. CONSTITUTION:In the PLL frequency synthesizer having a variable oscillator circuit 1, a phase comparator 2, a low pass filter circuit 3 and a voltage controlled oscillator 4, an output of the variable oscillator circuit 1 being a reference frequency of the loop and a divided frequency from the variable frequency divider 7 being a divided frequency of the loop are switched simultaneously at the switching of the loop frequency. The frequency division ratio is increased at the frequency setting and decreased after lapse of prescribed time.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は位相同期ループシンセサ
イザ、特に高速かつ低消費電力のＰＬＬ（フェーズロッ
クドループ）周波数シンセサイザに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop synthesizer, and more particularly to a high speed and low power consumption PLL (phase locked loop) frequency synthesizer.

【０００２】[0002]

【従来の技術】図７には従来のリファレンス周波数を変
化させるＰＬＬ周波数シンセサイザの構成ブロック図が
示されている。図において、１は可変発振回路、２は入
力された２つの周波数の位相を比較し、位相差に対応し
た信号、例えば位相差に対応したパルス幅を有する信号
等を出力する位相比較器、３は低域ろ波回路、４は入力
電圧に対応した周波数を出力する電圧制御発振器（ＶＣ
Ｏ）、５は固定分周器、６は可変発振回路１へデータを
出力するデータ設定回路である。2. Description of the Related Art FIG. 7 shows a block diagram of a conventional PLL frequency synthesizer for changing a reference frequency. In the figure, 1 is a variable oscillator circuit, 2 is a phase comparator that compares the phases of two input frequencies, and outputs a signal corresponding to the phase difference, for example, a signal having a pulse width corresponding to the phase difference, 3 Is a low-pass filter circuit, 4 is a voltage controlled oscillator (VC) that outputs a frequency corresponding to the input voltage.
O), 5 is a fixed frequency divider, and 6 is a data setting circuit for outputting data to the variable oscillation circuit 1.

【０００３】次に動作について説明する。可変発振回路
１はデータ設定回路６からのデータによって出力周波数
を変え、位相比較器２にリファレンス周波数として入力
する。電圧制御発振器４は制御電圧に対応した周波数を
出力する。この出力を２分配したものの一方を出力側に
出力し、他方を帰還側として固定分周器５に出力する。
固定分周器５は入力周波数を分周し、分周信号を位相比
較器２に出力する。Next, the operation will be described. The variable oscillation circuit 1 changes the output frequency according to the data from the data setting circuit 6, and inputs it to the phase comparator 2 as the reference frequency. The voltage controlled oscillator 4 outputs a frequency corresponding to the control voltage. One of the two divided outputs is output to the output side and the other is output to the fixed frequency divider 5 as the feedback side.
The fixed frequency divider 5 frequency-divides the input frequency and outputs the frequency-divided signal to the phase comparator 2.

【０００４】このとき、電圧制御発振器４の出力をｆ0
、固定分周器５からの出力をｆp 、固定分周器５の分
周数をＮとすると、 ｆp ＝ｆ0 ／Ｎ となる。また、可変発振回路１の出力をｆr とすると、
位相比較器２はｆr とｆp の位相比較を行い、位相差に
対応した電圧を低域ろ波回路３に出力する。低域ろ波回
路３は、位相比較器２の出力電圧のリップルを除去した
ものを電圧制御発振器４に制御電圧として出力する。こ
のようにして、位相比較器２と低域ろ波回路３と電圧制
御発振器４と固定分周器５とでＰＬＬ周波数シンセサイ
ザのループが構成され、位相比較器２が常にｆr とｆp
の位相差を検出し、低域ろ波回路３を通り、電圧制御発
振器４がその位相差分だけ出力周波数を変化させ、これ
を再び帰還させることによりｆr ＝ｆp となるように動
作する。従って、このＰＬＬ周波数シンセサイザの出力
周波数は、 ｆ0 ＝ｆr ・Ｎ が保たれることになる。At this time, the output of the voltage controlled oscillator 4 is changed to f0
, Where fp is the output from the fixed frequency divider 5 and N is the frequency division number of the fixed frequency divider 5, then fp = f0 / N. If the output of the variable oscillator circuit 1 is fr,
The phase comparator 2 compares the phases of fr and fp and outputs a voltage corresponding to the phase difference to the low pass filter circuit 3. The low-pass filter circuit 3 outputs the output voltage of the phase comparator 2 from which the ripple has been removed to the voltage controlled oscillator 4 as a control voltage. In this way, the phase comparator 2, the low-pass filter circuit 3, the voltage-controlled oscillator 4, and the fixed frequency divider 5 constitute a loop of the PLL frequency synthesizer, and the phase comparator 2 always maintains fr and fp.
The phase difference is detected, the voltage-controlled oscillator 4 passes through the low-pass filter circuit 3, the output frequency is changed by the phase difference, and this is fed back again to operate so that fr = fp. Therefore, the output frequency of this PLL frequency synthesizer is kept at f0 = fr.N.

【０００５】ここで、ＰＬＬ周波数シンセサイザのルー
プの伝達関数のループ自然周波数ωn は、 ωn ＝（ＫφＫv ／ＮＴ）^1/2 Ｋφ：位相比較器の利得 Ｋv ：電圧制御発振器の利得 Ｔ ：低域ろ波回路の定数 となり、また、ωn と周波数切替時間ｔとの関係は、 ωn ・ｔ＝ｘ となる。なお、ｘはループのダンピングファクタにより
決定される。これにより、ループの分周周波数Ｎが大き
いと、周波数切替え時間ｔが大きくなり、Ｎが小さいと
ｔは小さくなることが分かる。Here, the loop natural frequency ωn of the transfer function of the loop of the PLL frequency synthesizer is ωn = (KφKv / NT) ^1/2 Kφ: gain of the phase comparator Kv: gain of the voltage controlled oscillator T: low-pass filter It becomes the constant of the wave circuit, and the relationship between ωn and the frequency switching time t is ωn · t = x. Note that x is determined by the damping factor of the loop. From this, it is understood that when the frequency division frequency N of the loop is large, the frequency switching time t becomes long, and when N is small, t becomes small.

【０００６】また、位相比較器は使用するデバイスがＣ
−ＭＯＳである場合、この周波数特性により比較周波数
と消費電流が比例し、比較周波数が大きい程、消費電流
が増加する。The device used for the phase comparator is C
In the case of a -MOS, this frequency characteristic makes the comparison frequency proportional to the current consumption, and the higher the comparison frequency, the more the current consumption increases.

【０００７】[0007]

【発明が解決しようとする課題】従来のリファレンス信
号可変のＰＬＬ周波数シンセサイザは以上のように構成
されているので、ｆr ＝ｆv ＝ｆ0 ／Ｎよりダイレクト
デジタルシンセサイザの出力であるｆr を大きくすれば
ループの分周数であるＮが小さくなる。ＰＬＬ周波数シ
ンセサイザでは、上述したようにループの周波数切替時
間は分周数に依存しているため、ｆr を大きくすれば切
替時間は速くなる。しかし、高い周波数で位相比較器２
を動作させると、消費電流が増大してしまう問題があっ
た。Since the conventional PLL frequency synthesizer with a variable reference signal is constructed as described above, if the output fr of the direct digital synthesizer is made larger than fr = fv = f0 / N, the loop is generated. N, which is the frequency division number of, becomes smaller. In the PLL frequency synthesizer, since the frequency switching time of the loop depends on the frequency division number as described above, the switching time becomes faster if fr is increased. However, at a high frequency, the phase comparator 2
There is a problem that the current consumption increases when the is operated.

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、高速で周波数を切り替えること
ができるとともに、消費電流の少ないＰＬＬ周波数シン
セサイザを提供することを目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to provide a PLL frequency synthesizer that can switch frequencies at high speed and consumes less current.

【０００９】[0009]

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載のＰＬＬ周波数シンセサイザ（位相同
期ループシンセサイザ）は、入力データにより周波数が
可変なリファレンス信号を発生する可変発振手段と、入
力電圧に対応した周波数を出力する電圧制御発振手段
と、前記電圧制御発振手段からの出力を分周する可変分
周手段と、前記可変発振手段からのリファレンス信号及
び前記可変分周手段からの信号を位相比較する位相比較
手段と、前記位相比較手段からの信号を前記電圧制御発
振手段に出力する低域ろ波手段と、前記可変発振手段で
の周波数及び前記可変分周手段での分周比を所定タイミ
ングで同時に切り替える切替手段とを有することを特徴
とする。In order to achieve the above object, a PLL frequency synthesizer (phase locked loop synthesizer) according to claim 1 comprises variable oscillating means for generating a reference signal whose frequency is variable according to input data, A voltage controlled oscillator for outputting a frequency corresponding to an input voltage, a variable frequency divider for dividing the output from the voltage controlled oscillator, a reference signal from the variable oscillator, and a signal from the variable frequency divider. , A low-pass filtering means for outputting a signal from the phase comparing means to the voltage controlled oscillating means, a frequency in the variable oscillating means, and a frequency dividing ratio in the variable frequency dividing means. And switching means for simultaneously switching at a predetermined timing.

【００１０】また、上記目的を達成するために、請求項
２記載のＰＬＬ周波数シンセサイザは、請求項１記載の
位相同期ループシンセサイザにおいて、前記可変発振手
段は、基準発振器とダイレクトデジタルシンセサイザを
含んで構成されることを特徴とする。In order to achieve the above object, the PLL frequency synthesizer according to claim 2 is the phase locked loop synthesizer according to claim 1, wherein the variable oscillation means includes a reference oscillator and a direct digital synthesizer. It is characterized by being done.

【００１１】また、上記目的を達成するために、請求項
３記載のＰＬＬ周波数シンセサイザは、請求項１記載の
位相同期ループシンセサイザにおいて、前記可変発振手
段は、基準発振器と可変分周器を含んで構成されること
を特徴とする。In order to achieve the above object, the PLL frequency synthesizer according to claim 3 is the phase locked loop synthesizer according to claim 1, wherein the variable oscillating means includes a reference oscillator and a variable frequency divider. It is characterized by being configured.

【００１２】また、上記目的を達成するために、請求項
４記載のＰＬＬ周波数シンセサイザは、請求項１記載の
位相同期ループシンセサイザにおいて、前記可変発振手
段は、基準発振器、ダイレクトデジタルシンセサイザ、
及び可変分周器を含んで構成されることを特徴とする。In order to achieve the above object, the PLL frequency synthesizer according to claim 4 is the phase locked loop synthesizer according to claim 1, wherein the variable oscillating means is a reference oscillator, a direct digital synthesizer,
And a variable frequency divider.

【００１３】さらに、上記目的を達成するために、請求
項５記載のＰＬＬ周波数シンセサイザは、請求項１また
は請求項２または請求項３または請求項４記載の位相同
期ループシンセサイザにおいて、前記位相比較手段は、
位相同期回路と位相比較器を含んで構成されることを特
徴とする。Further, in order to achieve the above object, the PLL frequency synthesizer according to claim 5 is the phase locked loop synthesizer according to claim 1 or claim 2 or claim 3 or claim 4, Is
It is characterized in that it is configured to include a phase synchronization circuit and a phase comparator.

【００１４】[0014]

【作用】請求項１乃至請求項５記載のＰＬＬ周波数シン
セサイザでは、ループ内の固定分周器を可変分周器に変
えて切替えを行うものである。周波数設定初期には可変
発振手段の出力周波数ｆr を大きくしておき、分周数Ｎ
を小さく設定する。ループの出力周波数が収束すべき周
波数の所定範囲内に達する時間を予め設定しておき、周
波数設定後その時間が経過した時にｆr を小さく、Ｎを
大きくすべく同時に切替える。In the PLL frequency synthesizer according to the first to fifth aspects, switching is performed by changing the fixed frequency divider in the loop to a variable frequency divider. The output frequency fr of the variable oscillating means is increased at the initial stage of frequency setting, and the frequency division number N
Set smaller. The time for the output frequency of the loop to reach the predetermined range of the frequency to be converged is set in advance, and when the time elapses after the frequency is set, fr is decreased and N is increased simultaneously.

【００１５】周波数設定初期には分周数Ｎが小さいため
切替時間が短く消費電流は多いが、一定時間経過後には
Ｎを大きくするため切替時間は遅いが消費電流は減少す
る。ループが収束し周波数使用時には少ない消費電流で
動作させることができる。従って、トータルとしては、
周波数切替時間は短縮化され、かつ、消費電流も低減さ
れる。At the initial stage of frequency setting, the frequency dividing number N is small, so that the switching time is short and the current consumption is large. However, after a certain time elapses, the switching time is slow but the current consumption is reduced because N is increased. The loop converges, and it can be operated with a small current consumption when using the frequency. Therefore, as a total,
The frequency switching time is shortened and the current consumption is also reduced.

【００１６】なお、請求項５記載のＰＬＬ周波数シンセ
サイザでは、位相比較手段が位相同期回路を含んでいる
ため、ｆr 及び分周数Ｎの切替時における位相はずれを
防止することができる。In the PLL frequency synthesizer according to the fifth aspect, since the phase comparison means includes the phase synchronizing circuit, it is possible to prevent the phase shift when switching fr and the frequency division number N.

【００１７】[0017]

【実施例】以下、図面に基づき本発明の実施例について
説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１８】実施例１ 図１には本実施例におけるリファレンス周波数可変のＰ
ＬＬ周波数シンセサイザの構成ブロック図が示されてい
る。図において、１は可変発振回路、２は２つの周波数
の位相差を検出する位相比較器（位相比較手段）、３は
低域ろ波回路、４は入力電圧に対応した周波数を出力す
る電圧制御発振器（ＶＣＯ）、７は可変分周器、８は可
変発振回路１の周波数データと可変分周器７への分周数
データを設定するデータ設定回路（切替手段）である。
図７に示された従来のＰＬＬ周波数シンセサイザと異な
る点は、固定分周器の代わりに可変分周器が設けられて
いること、及び可変発振回路１と可変分周器７の両方に
データ設定回路（切替手段）が接続されデータを出力す
ることである。Embodiment 1 FIG. 1 shows a reference frequency variable P in this embodiment.
A structural block diagram of an LL frequency synthesizer is shown. In the figure, 1 is a variable oscillating circuit, 2 is a phase comparator (phase comparing means) for detecting a phase difference between two frequencies, 3 is a low-pass filtering circuit, and 4 is voltage control for outputting a frequency corresponding to an input voltage. An oscillator (VCO), 7 is a variable frequency divider, and 8 is a data setting circuit (switching means) for setting frequency data of the variable oscillation circuit 1 and frequency division number data to the variable frequency divider 7.
The difference from the conventional PLL frequency synthesizer shown in FIG. 7 is that a variable frequency divider is provided instead of the fixed frequency divider, and data is set in both the variable oscillator circuit 1 and the variable frequency divider 7. A circuit (switching means) is connected to output data.

【００１９】本実施例の構成は以上のようであり、以下
その動作を説明する。一連の動作は上述した従来のリフ
ァレンス周波数可変のＰＬＬ周波数シンセサイザと略同
様であるが、ループの分周数が可変となる。可変発振回
路１の出力ｆr と可変分周器７の出力ｆp との位相比較
が位相比較器２で行われ、その位相差に対応した電圧を
出力する。これを低域ろ波回路３を通して制御電圧発振
器４に出力し、制御電圧に対応した周波数が出力側と帰
還側に分配される。帰還側では、可変分周器７により分
周され、位相比較器２にｆp として出力される。The configuration of this embodiment is as described above, and its operation will be described below. A series of operations is almost the same as the above-mentioned conventional PLL frequency synthesizer with variable reference frequency, but the frequency division number of the loop is variable. The phase comparison between the output fr of the variable oscillation circuit 1 and the output fp of the variable frequency divider 7 is performed by the phase comparator 2, and a voltage corresponding to the phase difference is output. This is output to the control voltage oscillator 4 through the low pass filter circuit 3, and the frequency corresponding to the control voltage is distributed to the output side and the feedback side. On the feedback side, the frequency is divided by the variable frequency divider 7 and output to the phase comparator 2 as fp.

【００２０】ここで、本実施例の特徴であるデータ設定
回路（切替手段）８は、可変発振回路１にａ・ｆr を出
力させるためのデータを、そして可変分周器７にはＮ／
ａ分周させるためのデータを設定し出力する。このと
き、ループの出力側の周波数をｆ01とすると、 ｆ01＝ａ・ｆr ・Ｎ／ａ＝ｆr ・Ｎ となる。分周数がＮに比べてＮ／ａと小さく設定される
ため、高速で所望の周波数へ収束していく。その後、出
力周波数が所望の周波数に対しある一定範囲にまで近づ
く時間、例えば所望周波数±１ｋＨｚにまで達する時間
が経過すると、データ設定回路８は可変発振回路１にｆ
r を出力させるためのデータと可変分周器７にＮ分周さ
せるためのデータを設定し、これらのデータを可変発振
回路１及び可変分周器７へ同時に出力する。このとき、
ループの出力側の周波数をｆ02とすると、 ｆ02＝ｆr ・Ｎ（＝ｆ01） となる。Here, the data setting circuit (switching means) 8 which is a feature of this embodiment is the data for causing the variable oscillation circuit 1 to output afr, and the variable frequency divider 7 has N / F.
Data for frequency division by a is set and output. At this time, if the output frequency of the loop is f01, then f01 = afrN / a = frN Since the frequency division number is set to N / a smaller than N, it converges to a desired frequency at high speed. After that, when the time when the output frequency approaches a certain fixed range with respect to the desired frequency, for example, the time when it reaches the desired frequency ± 1 kHz, the data setting circuit 8 causes the variable oscillating circuit 1 to f.
The data for outputting r and the data for dividing by N in the variable frequency divider 7 are set, and these data are simultaneously output to the variable oscillator circuit 1 and the variable frequency divider 7. At this time,
If the frequency on the output side of the loop is f02, then f02 = fr.multidot.N (= f01).

【００２１】このように、周波数切替時にはＮ／ａ分周
で高速で切替え、一定時間経過後にＮ分周に切替えて次
の周波数切替えまでＮ分周で動作させることにより、周
波数切替時間は短縮化され、消費電流も収束する間のみ
大きく、その後は減少させて動作させることができる。As described above, the frequency switching time is shortened by switching at a high speed by dividing the frequency by N / a at the time of frequency switching, switching to the frequency dividing by N after a lapse of a certain time, and operating at the frequency dividing by N until the next frequency switching. The consumption current is large only while the current consumption is converged, and thereafter, the consumption current can be reduced to operate.

【００２２】実施例２ 上述した実施例１では位相比較手段として位相比較器を
用いたが、図２に示すように位相比較手段を位相同期回
路９と位相比較器２で構成することもできる。図３に
は、このように位相比較手段を位相同期回路９と位相比
較器２で構成した場合のＰＬＬ周波数シンセサイザの構
成ブロック図が示されている。可変発振回路１からのリ
ファレンス周波数及び可変分周器７からの分周信号はと
もに位相同期回路９に出力される。上述した実施例１で
はデータ設定回路８によりデータを切替える時にｆr と
ｆp の位相が外れる可能性があり、そのずれを修正する
のにある程度の時間を要するが、本実施例では位相同期
回路９を設けて位相外れが生じるのを防止する。Embodiment 2 In Embodiment 1 described above, the phase comparator is used as the phase comparison means, but the phase comparison means may be composed of the phase synchronization circuit 9 and the phase comparator 2 as shown in FIG. FIG. 3 shows a block diagram of the configuration of the PLL frequency synthesizer in the case where the phase comparison means is thus constituted by the phase synchronization circuit 9 and the phase comparator 2. The reference frequency from the variable oscillator circuit 1 and the frequency-divided signal from the variable frequency divider 7 are both output to the phase synchronization circuit 9. In the first embodiment described above, there is a possibility that the phases of fr and fp may be out of phase when data is switched by the data setting circuit 8, and it takes some time to correct the deviation, but in the present embodiment, the phase synchronization circuit 9 is used. It is provided to prevent out of phase.

【００２３】このように、リファレンス周波数及び分周
数を切替える際の位相外れを防止することにより、実施
例１の場合に比べてより高速での周波数切替動作が可能
となる。By thus preventing the phase shift when switching the reference frequency and the frequency division number, the frequency switching operation can be performed at a higher speed than in the case of the first embodiment.

【００２４】実施例３ また、上述した実施例１あるいは実施例２において、図
４に示されるように可変発振手段を基準発振器１０とそ
れによって駆動されるダイレクトデジタルシンセサイザ
１１で構成することができる。この場合、データ設定回
路８からのデータはダイレクトデジタルシンセサイザ１
１に出力され、その出力周波数を変化させる。本実施例
においても、高速化及び消費電流の低減を図ることがで
きる。Third Embodiment Further, in the above-described first or second embodiment, the variable oscillating means can be constituted by the reference oscillator 10 and the direct digital synthesizer 11 driven by it, as shown in FIG. In this case, the data from the data setting circuit 8 is the direct digital synthesizer 1
1 and changes the output frequency. Also in this embodiment, it is possible to increase the speed and reduce the current consumption.

【００２５】実施例４ また、上述した実施例１あるいは実施例２において、図
５に示されるように可変発振手段を基準発振器１０と可
変分周器１２で構成することができる。この場合、デー
タ設定回路８からのデータは可変分周器１２に出力さ
れ、その分周数を切替えることにより出力周波数を変化
させる。本実施例においても、高速化及び消費電流の低
減を図ることができる。Fourth Embodiment Further, in the above-described first or second embodiment, the variable oscillating means may be composed of the reference oscillator 10 and the variable frequency divider 12, as shown in FIG. In this case, the data from the data setting circuit 8 is output to the variable frequency divider 12, and the output frequency is changed by switching the frequency division number. Also in this embodiment, it is possible to increase the speed and reduce the current consumption.

【００２６】実施例５ また、上述した実施例１あるいは実施例２において、図
６に示されるように可変発振手段を基準発振器１０、ダ
イレクトデジタルシンセサイザ１１、可変分周器１２で
構成することができる。この場合、チャネル切替はダイ
レクトデジタルシンセサイザ１１の出力を切替えること
により行い、ループの分周数の切替時は可変分周器１２
の分周数を切替えることにより可変分周器１２からの出
力周波数を変化させる。本実施例においても、高速化及
び消費電流の低減を図ることができる。Fifth Embodiment Further, in the first or second embodiment described above, as shown in FIG. 6, the variable oscillating means can be constituted by a reference oscillator 10, a direct digital synthesizer 11, and a variable frequency divider 12. . In this case, channel switching is performed by switching the output of the direct digital synthesizer 11, and the variable frequency divider 12 is used when switching the frequency division number of the loop.
The output frequency from the variable frequency divider 12 is changed by switching the frequency division number. Also in this embodiment, it is possible to increase the speed and reduce the current consumption.

【００２７】[0027]

【発明の効果】以上説明したように、請求項１乃至請求
項５記載のＰＬＬ周波数シンセサイザによれば、ＰＬＬ
周波数シンセサイザの周波数切替時にリファレンス周波
数とループの分周数を切替えることにより、低消費電流
で高速に周波数切替えを行うことができる効果がある。As described above, according to the PLL frequency synthesizer of claims 1 to 5, the PLL
By switching the reference frequency and the frequency division number of the loop when switching the frequency of the frequency synthesizer, there is an effect that the frequency can be switched at high speed with low current consumption.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の実施例１におけるリファレンス周波
数可変のＰＬＬ周波数シンセサイザの構成ブロック図で
ある。FIG. 1 is a configuration block diagram of a PLL frequency synthesizer with a variable reference frequency according to a first embodiment of the present invention.

【図２】 本発明の実施例２における位相比較手段の構
成ブロック図である。FIG. 2 is a configuration block diagram of a phase comparison unit according to a second embodiment of the present invention.

【図３】 本発明の実施例２におけるリファレンス周波
数可変のＰＬＬ周波数シンセサイザの構成ブロック図で
ある。FIG. 3 is a configuration block diagram of a PLL frequency synthesizer with a variable reference frequency according to a second embodiment of the present invention.

【図４】 本発明の実施例３における可変発振手段の構
ブロック図である。FIG. 4 is a structural block diagram of a variable oscillator according to a third embodiment of the present invention.

【図５】 本発明の実施例４における可変発振手段の構
成ブロック図である。FIG. 5 is a configuration block diagram of a variable oscillator according to a fourth embodiment of the present invention.

【図６】 本発明の実施例５における可変発振手段の構
成ブロック図である。FIG. 6 is a configuration block diagram of a variable oscillator according to a fifth embodiment of the present invention.

【図７】 従来リファレンス周波数可変のＰＬＬ周波数
シンセサイザの構成ブロック図である。FIG. 7 is a configuration block diagram of a conventional PLL frequency synthesizer with a variable reference frequency.

【符号の説明】[Explanation of symbols]

１ 可変発振回路、２ 位相比較器、３ 低域ろ波回
路、４ 電圧制御発振路、５ 固定分周器、６ データ
設定回路、７ 可変分周器、８ データ設定回路（切替
手段）、９ 位相同期回路、１０ 基準発振器、１１
ダイレクトデジタルシンセサイザ、１２ 可変分周器。DESCRIPTION OF SYMBOLS 1 variable oscillation circuit, 2 phase comparator, 3 low-pass filtering circuit, 4 voltage controlled oscillator, 5 fixed frequency divider, 6 data setting circuit, 7 variable frequency divider, 8 data setting circuit (switching means), 9 Phase lock circuit, 10 Reference oscillator, 11
Direct digital synthesizer, 12 variable frequency divider.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 入力データにより周波数が可変なリファ
レンス信号を発生する可変発振手段と、 入力電圧に対応した周波数を出力する電圧制御発振手段
と、 前記電圧制御発振手段からの出力を分周する可変分周手
段と、 前記可変発振手段からのリファレンス信号及び前記可変
分周手段からの信号を位相比較する位相比較手段と、 前記位相比較手段からの信号を前記電圧制御発振手段に
出力する低域ろ波手段と、 前記可変発振手段での周波数及び前記可変分周手段での
分周比を所定タイミングで同時に切り替える切替手段
と、 を有することを特徴とする位相同期ループシンセサイ
ザ。1. A variable oscillating means for generating a reference signal having a variable frequency according to input data, a voltage controlled oscillating means for outputting a frequency corresponding to an input voltage, and a variable frequency dividing means for dividing an output from the voltage controlled oscillating means. Frequency dividing means, phase comparing means for phase comparing the reference signal from the variable oscillating means and the signal from the variable dividing means, and a low-pass filter for outputting the signal from the phase comparing means to the voltage controlled oscillating means. A phase locked loop synthesizer, comprising: wave means; and switching means for simultaneously switching the frequency of the variable oscillating means and the frequency division ratio of the variable frequency dividing means at a predetermined timing. 【請求項２】 請求項１記載の位相同期ループシンセサ
イザにおいて、 前記可変発振手段は、基準発振器とダイレクトデジタル
シンセサイザを含んで構成されることを特徴とする位相
同期ループシンセサイザ。2. The phase-locked loop synthesizer according to claim 1, wherein the variable oscillation means includes a reference oscillator and a direct digital synthesizer. 【請求項３】 請求項１記載の位相同期ループシンセサ
イザにおいて、 前記可変発振手段は、基準発振器と可変分周器を含んで
構成されることを特徴とする位相同期ループシンセサイ
ザ。3. The phase-locked loop synthesizer according to claim 1, wherein the variable oscillation means includes a reference oscillator and a variable frequency divider. 【請求項４】 請求項１記載の位相同期ループシンセサ
イザにおいて、 前記可変発振手段は、基準発振器、ダイレクトデジタル
シンセサイザ、及び可変分周器を含んで構成されること
を特徴とする位相同期ループシンセサイザ。4. The phase-locked loop synthesizer according to claim 1, wherein the variable oscillation means includes a reference oscillator, a direct digital synthesizer, and a variable frequency divider. 【請求項５】 請求項１または請求項２または請求項３
または請求項４記載の位相同期ループシンセサイザにお
いて、 前記位相比較手段は、位相同期回路と位相比較器を含ん
で構成されることを特徴とする位相同期ループシンセサ
イザ。5. Claim 1 or claim 2 or claim 3.
The phase-locked loop synthesizer according to claim 4, wherein the phase comparison means includes a phase-locked circuit and a phase comparator.