JPH07297409A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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Abstract
(57)【要約】
【目的】 電界効果型半導体装置のソース・ドレイン間
オン時飽和電圧を低下させることである。 【構成】 一導電型半導体領域12の表面側に、一導電
型のソース領域13及び一導電型又は他導電型のドレイ
ン領域14を配置し、前記一導電型半導体領域12のう
ち前記ソース領域13とドレイン領域14を連結する部
分12a〜12dを挟むように他導電型ゲート領域15
a〜15dを前記ソース領域13及びドレイン領域14
と同一の表面側に配置したことを特徴とする電界効果型
半導体装置。
オン時飽和電圧を低下させることである。 【構成】 一導電型半導体領域12の表面側に、一導電
型のソース領域13及び一導電型又は他導電型のドレイ
ン領域14を配置し、前記一導電型半導体領域12のう
ち前記ソース領域13とドレイン領域14を連結する部
分12a〜12dを挟むように他導電型ゲート領域15
a〜15dを前記ソース領域13及びドレイン領域14
と同一の表面側に配置したことを特徴とする電界効果型
半導体装置。
Description
【0001】
【産業上の利用分野】本発明は、電界効果型半導体装置
に関し、特にソース・ドレイン間のオン時飽和電圧を低
下させることができる電界効果型半導体装置に関するも
のである。
に関し、特にソース・ドレイン間のオン時飽和電圧を低
下させることができる電界効果型半導体装置に関するも
のである。
【0002】
【従来の技術】従来から電界効果トランジスタの1種で
ある静電誘導トランジスタ(以下SITとする)が用い
られている。このSITは、三極管と同様の特性をトラ
ンジスタにおいて実現したものである。特開昭64−5
1668号公報は、このSITの従来例の構造を示して
いる。図25は、この従来例の断面構造を示す。図25
に示すSIT100においては、半導体基板101の窪
みに絶縁層102を介して島状N型半導体層103が配
置されている。なお、以下の記載において、N型半導体
層をN型層とし、P型半導体層をP型層とする。N+ 型
ソース層104及びN+ 型ドレイン層105がN型層1
03中に形成され、リング状P型ゲート層106がN+
型ソース層104を取りまくようにN型層103中に形
成されている。
ある静電誘導トランジスタ(以下SITとする)が用い
られている。このSITは、三極管と同様の特性をトラ
ンジスタにおいて実現したものである。特開昭64−5
1668号公報は、このSITの従来例の構造を示して
いる。図25は、この従来例の断面構造を示す。図25
に示すSIT100においては、半導体基板101の窪
みに絶縁層102を介して島状N型半導体層103が配
置されている。なお、以下の記載において、N型半導体
層をN型層とし、P型半導体層をP型層とする。N+ 型
ソース層104及びN+ 型ドレイン層105がN型層1
03中に形成され、リング状P型ゲート層106がN+
型ソース層104を取りまくようにN型層103中に形
成されている。
【0003】ソース電極108が、酸化層107のコン
タクトホール107aを介してN+型ソース層104に
オーミック接続するように配置され、ドレイン電極10
9が、酸化層107のコンタクトホール107bを介し
てN+ 型ドレイン層105にオーミック接続するように
配置され、ゲート電極111が酸化層107のコンタク
トホール107cを介してP型ゲート層106にオーミ
ック接続するように配置されている。このため、N+ 型
ドレイン層105からN+ 型ソース層104までのドレ
イン・ソース間電流の電流路が点線112で示すように
なる。
タクトホール107aを介してN+型ソース層104に
オーミック接続するように配置され、ドレイン電極10
9が、酸化層107のコンタクトホール107bを介し
てN+ 型ドレイン層105にオーミック接続するように
配置され、ゲート電極111が酸化層107のコンタク
トホール107cを介してP型ゲート層106にオーミ
ック接続するように配置されている。このため、N+ 型
ドレイン層105からN+ 型ソース層104までのドレ
イン・ソース間電流の電流路が点線112で示すように
なる。
【0004】
【発明が解決しようとする課題】したがって、ドレイン
・ソース間電流が高抵抗のN型層103中を長距離流れ
ることになるので、ソース・ドレイン間オン時飽和電圧
が高くなった。このため、N型層103の底部全体にN
+ 型埋め込み層を形成し、ソース・ドレイン間電流がこ
のN+ 型埋め込み層を流れるようにすることにより、前
記ソース・ドレイン間オン時飽和電圧を低くすることが
考えられる。しかし、前記N+ 型埋め込み層を形成する
と、N+ 型埋め込み層より上側のN型層103をエピタ
キシャル技術で形成することが必要になるため、製造コ
ストが高くなるという欠点があった。
・ソース間電流が高抵抗のN型層103中を長距離流れ
ることになるので、ソース・ドレイン間オン時飽和電圧
が高くなった。このため、N型層103の底部全体にN
+ 型埋め込み層を形成し、ソース・ドレイン間電流がこ
のN+ 型埋め込み層を流れるようにすることにより、前
記ソース・ドレイン間オン時飽和電圧を低くすることが
考えられる。しかし、前記N+ 型埋め込み層を形成する
と、N+ 型埋め込み層より上側のN型層103をエピタ
キシャル技術で形成することが必要になるため、製造コ
ストが高くなるという欠点があった。
【0005】したがって本願発明の一つの課題は、ソー
ス・ドレイン間主電流経路を基板表面に沿って形成する
ことにより、低コストでソース・ドレイン間オン時飽和
電圧を低くすることができる電界効果型半導体装置を提
供することである。更に、本願発明の他の一つの課題
は、SITの深さ方向の耐圧を高くすることである。更
に、本願発明の他の一つの課題は、前記電界効果型半導
体装置においてコンプリメンタリな回路構成を実現でき
るようにすることである。更に、本願発明の他の一つの
課題は、前記電界効果型半導体装置においてチャネルを
流れる電流の素子表面リークを防ぐことである。更に、
本願発明の他の一つの課題は、MOS形電界効果トラン
ジスタの耐圧を著しく向上させることである。更に、本
願発明の他の一つの課題は、MOS形電界効果トランジ
スタを小型にすることである。
ス・ドレイン間主電流経路を基板表面に沿って形成する
ことにより、低コストでソース・ドレイン間オン時飽和
電圧を低くすることができる電界効果型半導体装置を提
供することである。更に、本願発明の他の一つの課題
は、SITの深さ方向の耐圧を高くすることである。更
に、本願発明の他の一つの課題は、前記電界効果型半導
体装置においてコンプリメンタリな回路構成を実現でき
るようにすることである。更に、本願発明の他の一つの
課題は、前記電界効果型半導体装置においてチャネルを
流れる電流の素子表面リークを防ぐことである。更に、
本願発明の他の一つの課題は、MOS形電界効果トラン
ジスタの耐圧を著しく向上させることである。更に、本
願発明の他の一つの課題は、MOS形電界効果トランジ
スタを小型にすることである。
【0006】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第1の構成は、一導電型半導体領域の表面
側に、一導電型のソース領域及び一導電型又は他導電型
のドレイン領域を配置し、前記一導電型半導体領域のう
ち前記ソース領域とドレイン領域を連結する部分を挟む
ように他導電型ゲート領域を前記ソース領域及びドレイ
ン領域と同一の表面側に配置したことを特徴とする電界
効果型半導体装置である。更に、第2の発明の構成は、
前記第1の発明の構成において、ソース領域の深さ方向
端面に隣接して他導電型半導体領域を配置したことであ
る。更に、第3の発明の構成は、一導電型半導体領域の
表面側に他導電型半導体領域を設け、該他導電型半導体
領域の表面側に他導電型ソース領域及び一導電型又は他
導電型ドレイン領域を配置し、前記他導電型半導体領域
のうち該ソース領域とドレイン領域を連結する部分を挟
むように一導電型ゲート領域を前記ソース領域及びドレ
イン領域と同一の表面側に配置したことを特徴とする電
界効果型半導体装置である。
め、本発明の第1の構成は、一導電型半導体領域の表面
側に、一導電型のソース領域及び一導電型又は他導電型
のドレイン領域を配置し、前記一導電型半導体領域のう
ち前記ソース領域とドレイン領域を連結する部分を挟む
ように他導電型ゲート領域を前記ソース領域及びドレイ
ン領域と同一の表面側に配置したことを特徴とする電界
効果型半導体装置である。更に、第2の発明の構成は、
前記第1の発明の構成において、ソース領域の深さ方向
端面に隣接して他導電型半導体領域を配置したことであ
る。更に、第3の発明の構成は、一導電型半導体領域の
表面側に他導電型半導体領域を設け、該他導電型半導体
領域の表面側に他導電型ソース領域及び一導電型又は他
導電型ドレイン領域を配置し、前記他導電型半導体領域
のうち該ソース領域とドレイン領域を連結する部分を挟
むように一導電型ゲート領域を前記ソース領域及びドレ
イン領域と同一の表面側に配置したことを特徴とする電
界効果型半導体装置である。
【0007】更に、第4の発明の構成は、前記第1又は
第3の発明の構成において、ソース領域とドレイン領域
を連結する部分の表面側にこの部分の導電型と反対の導
電型の層を設けたことである。更に、第5の発明の構成
は、第1一導電型半導体領域と、該第1一導電型半導体
領域内に設けられている第1他導電型半導体領域と、該
第1他導電型半導体領域に隣接するように配置された一
導電型又は他導電型ドレイン領域と、前記第1他導電型
半導体領域を挟むように配置されている第2一導電型半
導体領域と、前記第1一導電型半導体領域内において、
前記第2一導電型半導体領域に関して前記ドレイン領域
と反対側にて、前記第1他導電型半導体領域から所定距
離離れて配置されている第2他導電型半導体領域と、前
記第1他導電型半導体領域と前記第2他導電型半導体領
域端部の間の前記第1一導電型半導体領域を絶縁層を介
して覆っているゲート電極と、前記第2一導電型半導体
領域と第2他導電型半導体領域を電気的に接続する導電
部材とを具備することを特徴とする電界効果型半導体装
置である。
第3の発明の構成において、ソース領域とドレイン領域
を連結する部分の表面側にこの部分の導電型と反対の導
電型の層を設けたことである。更に、第5の発明の構成
は、第1一導電型半導体領域と、該第1一導電型半導体
領域内に設けられている第1他導電型半導体領域と、該
第1他導電型半導体領域に隣接するように配置された一
導電型又は他導電型ドレイン領域と、前記第1他導電型
半導体領域を挟むように配置されている第2一導電型半
導体領域と、前記第1一導電型半導体領域内において、
前記第2一導電型半導体領域に関して前記ドレイン領域
と反対側にて、前記第1他導電型半導体領域から所定距
離離れて配置されている第2他導電型半導体領域と、前
記第1他導電型半導体領域と前記第2他導電型半導体領
域端部の間の前記第1一導電型半導体領域を絶縁層を介
して覆っているゲート電極と、前記第2一導電型半導体
領域と第2他導電型半導体領域を電気的に接続する導電
部材とを具備することを特徴とする電界効果型半導体装
置である。
【0008】更に第6の発明の構成は、第1一導電型半
導体領域と、該第1一導電型半導体領域内に設けられて
いる第1他導電型半導体領域と、該第1他導電型半導体
領域に隣接するように配置された一導電型又は他導電型
ドレイン領域と、前記第1他導電型半導体領域を挟むよ
うに配置されている第2一導電型半導体領域と、前記第
2一導電型半導体領域に関して前記ドレイン領域と反対
側にて、前記第1他導電型半導体領域に接している第3
一導電型半導体領域と、前記第2一導電型半導体領域に
関して前記ドレイン領域と反対側にて、前記第3一導電
型半導体領域を介して前記第1他導電型半導体領域に接
している第2他導電型半導体領域と、前記第1他導電型
半導体領域と前記第2他導電型半導体領域端部の間の前
記第3一導電型半導体領域を絶縁層を介して覆っている
ゲート電極と、前記第2一導電型半導体領域、第3一導
電型半導体領域及び第2他導電型半導体領域を電気的に
接続する導電部材とを具備することを特徴とする電界効
果型半導体装置である。
導体領域と、該第1一導電型半導体領域内に設けられて
いる第1他導電型半導体領域と、該第1他導電型半導体
領域に隣接するように配置された一導電型又は他導電型
ドレイン領域と、前記第1他導電型半導体領域を挟むよ
うに配置されている第2一導電型半導体領域と、前記第
2一導電型半導体領域に関して前記ドレイン領域と反対
側にて、前記第1他導電型半導体領域に接している第3
一導電型半導体領域と、前記第2一導電型半導体領域に
関して前記ドレイン領域と反対側にて、前記第3一導電
型半導体領域を介して前記第1他導電型半導体領域に接
している第2他導電型半導体領域と、前記第1他導電型
半導体領域と前記第2他導電型半導体領域端部の間の前
記第3一導電型半導体領域を絶縁層を介して覆っている
ゲート電極と、前記第2一導電型半導体領域、第3一導
電型半導体領域及び第2他導電型半導体領域を電気的に
接続する導電部材とを具備することを特徴とする電界効
果型半導体装置である。
【0009】
【作用】上述の第1の発明の構成により、一導電型半導
体領域のうちソース領域とドレイン領域を連結する部分
が、ゲート領域により迂回させられることがないので、
前記ソース領域とドレイン領域を連結する部分を短くす
ることができる。このため、ソース・ドレイン間オン時
飽和電圧を低下させることができる。なお、ドレイン領
域の導電型が前記一導電型であるときは、ソース領域と
同じ導電型となるので、トランジタ動作をする。また、
ドレイン領域の導電型が前記他導電型であるときは、ソ
ース領域の導電型と逆になるので、サイリスタ動作をす
る。更に、第2の発明の構成により、前記第1の発明の
構成において、ソース領域の深さ方向端面に隣接して他
導電型半導体領域を配置しているので、前記第1の発明
の構成による作用とともに、比較的浅いゲート領域によ
り電界効果型半導体装置の耐圧を高くすることができ
る。
体領域のうちソース領域とドレイン領域を連結する部分
が、ゲート領域により迂回させられることがないので、
前記ソース領域とドレイン領域を連結する部分を短くす
ることができる。このため、ソース・ドレイン間オン時
飽和電圧を低下させることができる。なお、ドレイン領
域の導電型が前記一導電型であるときは、ソース領域と
同じ導電型となるので、トランジタ動作をする。また、
ドレイン領域の導電型が前記他導電型であるときは、ソ
ース領域の導電型と逆になるので、サイリスタ動作をす
る。更に、第2の発明の構成により、前記第1の発明の
構成において、ソース領域の深さ方向端面に隣接して他
導電型半導体領域を配置しているので、前記第1の発明
の構成による作用とともに、比較的浅いゲート領域によ
り電界効果型半導体装置の耐圧を高くすることができ
る。
【0010】更に、第3の発明の構成により、一導電型
半導体領域の表面側に設けられた他導電型半導体領域が
チャネルとなるので、実質的に横方向にのみソース・ド
レイン間電流が流れるため、前記第1の発明の構成によ
る作用と同様の作用とともに、より浅いゲート領域によ
り電界効果型半導体装置を高耐圧にすることができる。
更に、上述の第1の発明の構成と組み合わせて使用する
ことにより、コンプリメンタリな回路構成を実現できる
ため、回路の設計自由度が増す。この場合、ソース領域
の導電型が他導電型であるので、ドレイン領域の導電型
が前記他導電型であるときは、ソース領域と同じ導電型
となるので、トランジタ動作をする。また、ドレイン領
域の導電型が前記一導電型であるときは、ソース領域の
導電型と逆になるので、サイリスタ動作をする。更に、
第4の発明の構成により、前記第1又は第3の発明の構
成において、チャネルとなる一導電型(又は他導電型)
半導体領域の表面側に他導電型(又は一導電型)半導体
領域を設けているので、前記第1又は第3の発明の構成
による作用とともに、この他導電型(又は一導電型)半
導体領域がチャネルから電界効果型半導体装置の表面に
ソース・ドレイン間電流がリークすることを防ぐことが
できる。又、半導体と酸化膜界面の再結合電流を低減で
きる。
半導体領域の表面側に設けられた他導電型半導体領域が
チャネルとなるので、実質的に横方向にのみソース・ド
レイン間電流が流れるため、前記第1の発明の構成によ
る作用と同様の作用とともに、より浅いゲート領域によ
り電界効果型半導体装置を高耐圧にすることができる。
更に、上述の第1の発明の構成と組み合わせて使用する
ことにより、コンプリメンタリな回路構成を実現できる
ため、回路の設計自由度が増す。この場合、ソース領域
の導電型が他導電型であるので、ドレイン領域の導電型
が前記他導電型であるときは、ソース領域と同じ導電型
となるので、トランジタ動作をする。また、ドレイン領
域の導電型が前記一導電型であるときは、ソース領域の
導電型と逆になるので、サイリスタ動作をする。更に、
第4の発明の構成により、前記第1又は第3の発明の構
成において、チャネルとなる一導電型(又は他導電型)
半導体領域の表面側に他導電型(又は一導電型)半導体
領域を設けているので、前記第1又は第3の発明の構成
による作用とともに、この他導電型(又は一導電型)半
導体領域がチャネルから電界効果型半導体装置の表面に
ソース・ドレイン間電流がリークすることを防ぐことが
できる。又、半導体と酸化膜界面の再結合電流を低減で
きる。
【0011】更に、第5の発明の構成に係わる電界効果
型半導体装置は、MOS形電界効果トランジスタのドレ
インと前記第1の発明の構成と同様の構成の接合形電界
効果トランジスタ(SITを含む)のソースとを直列に
接続し、前記MOS形電界効果トランジスタのソースと
前記接合形電界効果トランジスタのゲートとを接続した
構造となる。このため、前記第1の発明の構成による作
用と同様の作用とともに、前記MOS形電界効果トラン
ジスタがオンになる場合は、前記接合形電界効果トラン
ジスタもオンであり、一方、前記MOS形電界効果トラ
ンジスタがオフの場合は、接合形電界効果トランジスタ
のゲートとソースとの逆バイアスが大きくなるので、同
時に前記電界効果形トランジスタもオフになる。この結
果、MOS形電界効果半導体装置の耐圧を著しく大きく
することができる。この場合、第1他導電型半導体領域
がソース領域となるので、ドレイン領域が他導電型であ
るときは、トランジスタ動作をする。また、ドレイン領
域が一導電型であるときは、絶縁ゲート型バイポーラト
ランジスタ(IGBT)として動作をする。
型半導体装置は、MOS形電界効果トランジスタのドレ
インと前記第1の発明の構成と同様の構成の接合形電界
効果トランジスタ(SITを含む)のソースとを直列に
接続し、前記MOS形電界効果トランジスタのソースと
前記接合形電界効果トランジスタのゲートとを接続した
構造となる。このため、前記第1の発明の構成による作
用と同様の作用とともに、前記MOS形電界効果トラン
ジスタがオンになる場合は、前記接合形電界効果トラン
ジスタもオンであり、一方、前記MOS形電界効果トラ
ンジスタがオフの場合は、接合形電界効果トランジスタ
のゲートとソースとの逆バイアスが大きくなるので、同
時に前記電界効果形トランジスタもオフになる。この結
果、MOS形電界効果半導体装置の耐圧を著しく大きく
することができる。この場合、第1他導電型半導体領域
がソース領域となるので、ドレイン領域が他導電型であ
るときは、トランジスタ動作をする。また、ドレイン領
域が一導電型であるときは、絶縁ゲート型バイポーラト
ランジスタ(IGBT)として動作をする。
【0012】更に、第6の発明の構成により、第2他導
電型半導体領域が、前記第2一導電型半導体領域に関し
て前記ドレイン領域と反対側にて、第3一導電型半導体
領域を介して前記第1他導電型半導体領域に接してい
る。また、チャネルが形成される前記第3一導電型半導
体領域の厚さを薄くすることができる。この結果、前記
MOS型電界効果トランジスタのゲート長(ゲート電極
の長さ)を短くすることができる。なお、この場合、ゲ
ート電極が、前記第1他導電型半導体領域と前記第2他
導電型半導体領域端部の間の前記第3一導電型半導体領
域を絶縁層を介して覆っている。また、導電部材が、前
記第2一導電型半導体領域、第3一導電型半導体領域及
び第2他導電型半導体領域を電気的に接続している。
電型半導体領域が、前記第2一導電型半導体領域に関し
て前記ドレイン領域と反対側にて、第3一導電型半導体
領域を介して前記第1他導電型半導体領域に接してい
る。また、チャネルが形成される前記第3一導電型半導
体領域の厚さを薄くすることができる。この結果、前記
MOS型電界効果トランジスタのゲート長(ゲート電極
の長さ)を短くすることができる。なお、この場合、ゲ
ート電極が、前記第1他導電型半導体領域と前記第2他
導電型半導体領域端部の間の前記第3一導電型半導体領
域を絶縁層を介して覆っている。また、導電部材が、前
記第2一導電型半導体領域、第3一導電型半導体領域及
び第2他導電型半導体領域を電気的に接続している。
【0013】このため、上述の第5の発明の作用ととも
に、前記MOSトランジスタのソースとなる前記第2他
導電型領域と前記接合型電界効果トランジスタのゲート
となる前記第2一導電型半導体領域とが同電位にたもた
れるとともに、前記第2他導電型領域と前記チャネルが
形成される第3一導電型半導体領域とを同電位に保つこ
とができる。この場合、上述の第5の発明の作用と同様
に、第1他導電型半導体領域がソース領域となるので、
ドレイン領域が他導電型であるときは、トランジスタ動
作をする。また、ドレイン領域が一導電型であるとき
は、サイリスタ動作をする。
に、前記MOSトランジスタのソースとなる前記第2他
導電型領域と前記接合型電界効果トランジスタのゲート
となる前記第2一導電型半導体領域とが同電位にたもた
れるとともに、前記第2他導電型領域と前記チャネルが
形成される第3一導電型半導体領域とを同電位に保つこ
とができる。この場合、上述の第5の発明の作用と同様
に、第1他導電型半導体領域がソース領域となるので、
ドレイン領域が他導電型であるときは、トランジスタ動
作をする。また、ドレイン領域が一導電型であるとき
は、サイリスタ動作をする。
【0014】
【実施例】以下本願発明の実施例を図面を参照して説明
する。図1は本願の第1の発明の第1実施例の平面を示
し、図2は図1のA−A断面構造を示し、図3は図1の
B−B断面構造を示す。図1〜図3に示すSIT10に
おいて、P型基板11中に一導電型半導体領域として島
状N型層12が形成されている。更に、N型層12より
N型不純物濃度が高いN+ 型ソース層13及びN+ 型ド
レイン層14がN型層12の表面側に形成されている。
更に、他導電型ゲート領域としてP+ 型ゲート層15
a、15b、15c、15dが、前記N型層12のうち
前記N+ 型ソース層13とN+ 型ドレイン層14を連結
する連結部分(この場合4つの連結部分即ちチャネル1
2a〜12dがある。)を挟むように配置されている。
なお、前記N+ 型ソース層13とN+ 型ドレイン層14
を連結する連結部分の表面側と酸化層16との間にP型
層を付加すると、後述する図13〜図15の場合と同様
に、酸化層16とチャネル12a〜12dとの間のリー
クを低減することができるとともに、半導体と酸化層1
6界面の再結合電流を低減できる。
する。図1は本願の第1の発明の第1実施例の平面を示
し、図2は図1のA−A断面構造を示し、図3は図1の
B−B断面構造を示す。図1〜図3に示すSIT10に
おいて、P型基板11中に一導電型半導体領域として島
状N型層12が形成されている。更に、N型層12より
N型不純物濃度が高いN+ 型ソース層13及びN+ 型ド
レイン層14がN型層12の表面側に形成されている。
更に、他導電型ゲート領域としてP+ 型ゲート層15
a、15b、15c、15dが、前記N型層12のうち
前記N+ 型ソース層13とN+ 型ドレイン層14を連結
する連結部分(この場合4つの連結部分即ちチャネル1
2a〜12dがある。)を挟むように配置されている。
なお、前記N+ 型ソース層13とN+ 型ドレイン層14
を連結する連結部分の表面側と酸化層16との間にP型
層を付加すると、後述する図13〜図15の場合と同様
に、酸化層16とチャネル12a〜12dとの間のリー
クを低減することができるとともに、半導体と酸化層1
6界面の再結合電流を低減できる。
【0015】ここにおいて、チャネル幅W1 、チャネル
長L1 及びチャネル12a〜12dの不純物濃度を適切
に選択することによって、変換コンダクタンスGm とソ
ース抵抗rS の積Gm rS を1より小さくすると、不飽
和電流電圧特性を有するノーマリオン型SITとなる。
また、Gm rs を1より大きくすると、飽和電流電圧特
性を有する接合型電界効果トランジスタ(以下JFET
とする)となる(特公昭52−6076号公報参照)。
一方、0バイアスにおけるゲート周辺の空乏層の拡がり
の2倍よりチャネル幅W1 を小さくすると、0バイアス
において充分チャネル12a〜12dがピンチオフされ
るので、ノーマリオフ型SITとなる(特公昭62−2
4953号公報参照)。なお、以上のノーマリオン型S
IT、ノーマリオフ型SIT及びJFETの区別は、後
述する各実施例においても同様に適用される。
長L1 及びチャネル12a〜12dの不純物濃度を適切
に選択することによって、変換コンダクタンスGm とソ
ース抵抗rS の積Gm rS を1より小さくすると、不飽
和電流電圧特性を有するノーマリオン型SITとなる。
また、Gm rs を1より大きくすると、飽和電流電圧特
性を有する接合型電界効果トランジスタ(以下JFET
とする)となる(特公昭52−6076号公報参照)。
一方、0バイアスにおけるゲート周辺の空乏層の拡がり
の2倍よりチャネル幅W1 を小さくすると、0バイアス
において充分チャネル12a〜12dがピンチオフされ
るので、ノーマリオフ型SITとなる(特公昭62−2
4953号公報参照)。なお、以上のノーマリオン型S
IT、ノーマリオフ型SIT及びJFETの区別は、後
述する各実施例においても同様に適用される。
【0016】更に、ソース電極17が酸化層16のコン
タクトホール16aを介してN+ 型ソース層13にオー
ミック接続されるように配置され、ドレイン電極18が
酸化層16のコンタクトホール16fを介してN+ 型ド
レイン層14にオーミック接続するように配置され、ゲ
ート電極19が酸化層16のコンタクトホール16b〜
16eを介してP+ 型ゲート層15a〜15dにオーミ
ック接続するように配置されている。なお、この場合、
N+ 型ソース層13とN+ 型ドレイン層14は電極1
7、18とオーミック接続するために高不純物濃度にな
っているが、電極17、18に接続しなければ、高不純
物濃度にする必要がない。このことは、以下の各実施例
においても同様である。以上の構成により、N型層12
のうちN+ 型ソース層13とN+ 型ドレイン層14を連
結する4つの連結部分即ちチャネル12a〜12dがP
+ 型ゲート層15a〜15dにより迂回させられないの
で、チャネル12a〜12dを短くすることができる。
このため、SIT10のソース・ドレイン間オン時飽和
電圧を低くすることができる。
タクトホール16aを介してN+ 型ソース層13にオー
ミック接続されるように配置され、ドレイン電極18が
酸化層16のコンタクトホール16fを介してN+ 型ド
レイン層14にオーミック接続するように配置され、ゲ
ート電極19が酸化層16のコンタクトホール16b〜
16eを介してP+ 型ゲート層15a〜15dにオーミ
ック接続するように配置されている。なお、この場合、
N+ 型ソース層13とN+ 型ドレイン層14は電極1
7、18とオーミック接続するために高不純物濃度にな
っているが、電極17、18に接続しなければ、高不純
物濃度にする必要がない。このことは、以下の各実施例
においても同様である。以上の構成により、N型層12
のうちN+ 型ソース層13とN+ 型ドレイン層14を連
結する4つの連結部分即ちチャネル12a〜12dがP
+ 型ゲート層15a〜15dにより迂回させられないの
で、チャネル12a〜12dを短くすることができる。
このため、SIT10のソース・ドレイン間オン時飽和
電圧を低くすることができる。
【0017】図4は第1の発明の第2実施例の平面を示
し、図5は図4のC−C断面構造を示し、図6は図4の
D−D断面構造を示す。図4〜図6に示すSIT20に
おいて、上述の第1の発明の第1実施例と同様に、P型
基板21中に一導電型半導体領域として島状N型層22
が形成されている。更に、N型層22よりN型不純物濃
度が高いN+ 型ソース層23及びN+ 型ドレイン層24
がN型層22の表面側に形成されている。他導電型ゲー
ト領域としてコ字形P+ 型ゲート層25の両端部25
a、25bが、前記N型層22のうち前記N+ 型ソース
層23とN+ 型ドレイン層24を連結する連結部分即ち
チャネル22aを挟むように配置されている。なお、ソ
ース電極27が酸化層26のコンタクトホール26bを
介してN+ 型ソース層23にオーミック接続されるよう
に配置され、ドレイン電極28が酸化層26のコンタク
トホール26cを介してN+ 型ドレイン層24にオーミ
ック接続するように配置され、ゲート電極29が酸化層
26のコンタクトホール26aを介してP+ 型ゲート層
25にオーミック接続するように配置されている。
し、図5は図4のC−C断面構造を示し、図6は図4の
D−D断面構造を示す。図4〜図6に示すSIT20に
おいて、上述の第1の発明の第1実施例と同様に、P型
基板21中に一導電型半導体領域として島状N型層22
が形成されている。更に、N型層22よりN型不純物濃
度が高いN+ 型ソース層23及びN+ 型ドレイン層24
がN型層22の表面側に形成されている。他導電型ゲー
ト領域としてコ字形P+ 型ゲート層25の両端部25
a、25bが、前記N型層22のうち前記N+ 型ソース
層23とN+ 型ドレイン層24を連結する連結部分即ち
チャネル22aを挟むように配置されている。なお、ソ
ース電極27が酸化層26のコンタクトホール26bを
介してN+ 型ソース層23にオーミック接続されるよう
に配置され、ドレイン電極28が酸化層26のコンタク
トホール26cを介してN+ 型ドレイン層24にオーミ
ック接続するように配置され、ゲート電極29が酸化層
26のコンタクトホール26aを介してP+ 型ゲート層
25にオーミック接続するように配置されている。
【0018】以上の構成により、N型層22のうちN+
型ソース層23とN+ 型ドレイン層24を連結する連結
部分即ちチャネル22aがP+ 型ゲート層25により迂
回させられていないので、チャネル22aを短くするこ
とができる。このため、SIT20のソース・ドレイン
間オン時飽和電圧を低くすることができる。なお、この
場合、縦方向(図示縦方向、以下同様)SIT構造の耐
圧を高くするため、P+ 型ゲート層25の拡散が深くな
る。このため、N型層22の拡散を深くする必要があ
る。この結果SIT20の形状が大きくなるので、集積
度が低下し、コスト高になる。なお、SITの耐圧BV
SDO は、実験的に次のようになる。 BVSDO ∞LGS/W2 ──(1) ここで、LGSはゲート・ソース間距離、Wはチャネル2
2aを挟むゲート・ゲート間距離である。(1)式よ
り、縦方向SIT構造の耐圧を向上させるためには、P
+ 型ゲート層25の拡散を深くする必要がある。また、
この場合、寄生PNPトランジスタ(エミッタがP+ ゲ
ート層25、ベースがN型層22、コレクタがP型基板
21である。)のベースパンチスルーを防ぐためにも、
N型層22の拡散を深くする必要がある。
型ソース層23とN+ 型ドレイン層24を連結する連結
部分即ちチャネル22aがP+ 型ゲート層25により迂
回させられていないので、チャネル22aを短くするこ
とができる。このため、SIT20のソース・ドレイン
間オン時飽和電圧を低くすることができる。なお、この
場合、縦方向(図示縦方向、以下同様)SIT構造の耐
圧を高くするため、P+ 型ゲート層25の拡散が深くな
る。このため、N型層22の拡散を深くする必要があ
る。この結果SIT20の形状が大きくなるので、集積
度が低下し、コスト高になる。なお、SITの耐圧BV
SDO は、実験的に次のようになる。 BVSDO ∞LGS/W2 ──(1) ここで、LGSはゲート・ソース間距離、Wはチャネル2
2aを挟むゲート・ゲート間距離である。(1)式よ
り、縦方向SIT構造の耐圧を向上させるためには、P
+ 型ゲート層25の拡散を深くする必要がある。また、
この場合、寄生PNPトランジスタ(エミッタがP+ ゲ
ート層25、ベースがN型層22、コレクタがP型基板
21である。)のベースパンチスルーを防ぐためにも、
N型層22の拡散を深くする必要がある。
【0019】図7は第2の発明の一実施例の平面を示
し、図8は図7のE−E断面構造を示し、図9は図7の
F−F断面構造を示す。図7〜図9に示すSIT30お
いて、上述の第1の発明の第1実施例と同様に、P型基
板31中に一導電型半導体領域として島状N型層32が
形成されている。更に、N型層32よりN型不純物濃度
が高いN+ 型ソース層33及びN+ 型ドレイン層34が
N型層32の表面側に形成されている。他導電型ゲート
領域としてコ字形P+ 型ゲート層35の両端部35a、
35bが、前記N型層32のうち前記N+ 型ソース層3
3とN+ 型ドレイン層34を連結する連結部分即ちチャ
ネル32aを挟むように配置されている。更に、P+ 型
フローティングゲート層35cがN+ 型ソース層33の
深さ方向端面33aに隣接するように配置されている。
なお、ソース電極37が酸化層36のコンタクトホール
36bを介してN+ 型ソース層33にオーミック接続さ
れるように配置され、ドレイン電極38が酸化層36の
コンタクトホール36cを介してN+ 型ドレイン層34
にオーミック接続するように配置され、ゲート電極39
が酸化層36のコンタクトホール36aを介してP+ 型
ゲート層35にオーミック接続するように配置されてい
る。
し、図8は図7のE−E断面構造を示し、図9は図7の
F−F断面構造を示す。図7〜図9に示すSIT30お
いて、上述の第1の発明の第1実施例と同様に、P型基
板31中に一導電型半導体領域として島状N型層32が
形成されている。更に、N型層32よりN型不純物濃度
が高いN+ 型ソース層33及びN+ 型ドレイン層34が
N型層32の表面側に形成されている。他導電型ゲート
領域としてコ字形P+ 型ゲート層35の両端部35a、
35bが、前記N型層32のうち前記N+ 型ソース層3
3とN+ 型ドレイン層34を連結する連結部分即ちチャ
ネル32aを挟むように配置されている。更に、P+ 型
フローティングゲート層35cがN+ 型ソース層33の
深さ方向端面33aに隣接するように配置されている。
なお、ソース電極37が酸化層36のコンタクトホール
36bを介してN+ 型ソース層33にオーミック接続さ
れるように配置され、ドレイン電極38が酸化層36の
コンタクトホール36cを介してN+ 型ドレイン層34
にオーミック接続するように配置され、ゲート電極39
が酸化層36のコンタクトホール36aを介してP+ 型
ゲート層35にオーミック接続するように配置されてい
る。
【0020】以上の構成により、N型層32のうちN+
型ソース層33とN+ 型ドレイン層34を連結する連結
部分即ちチャネル32aがP+ 型ゲート層35により迂
回させられていないので、チャネル32aを短くするこ
とができる。このため、SIT30のソース・ドレイン
間オン時飽和電圧を低くすることができる。また、N+
型ソース層33の深さ方向端面33aに隣接してP+ 型
フローティングゲート層35cを配置することにより、
比較的浅いP+ 型ゲート層35によりSIT30の耐圧
を高くすることができる。なお、P+ 型フローティング
ゲート層35cをフローティングにせず、拡散層等によ
りP+ 型ゲート層35に接続してもよいが、この場合
は、P+ 型フローティングゲート35cとN+ 型ソース
層33の不純物濃度が高いので、両者によるPN接合の
耐圧が低いため、SIT30のゲート・ソース間耐圧が
低くなる。
型ソース層33とN+ 型ドレイン層34を連結する連結
部分即ちチャネル32aがP+ 型ゲート層35により迂
回させられていないので、チャネル32aを短くするこ
とができる。このため、SIT30のソース・ドレイン
間オン時飽和電圧を低くすることができる。また、N+
型ソース層33の深さ方向端面33aに隣接してP+ 型
フローティングゲート層35cを配置することにより、
比較的浅いP+ 型ゲート層35によりSIT30の耐圧
を高くすることができる。なお、P+ 型フローティング
ゲート層35cをフローティングにせず、拡散層等によ
りP+ 型ゲート層35に接続してもよいが、この場合
は、P+ 型フローティングゲート35cとN+ 型ソース
層33の不純物濃度が高いので、両者によるPN接合の
耐圧が低いため、SIT30のゲート・ソース間耐圧が
低くなる。
【0021】図10は第3の発明の一実施例の平面を示
し、図11は図10のG−G断面構造を示し、図12は
図10のH−H断面構造を示す。図10〜図12に示す
SIT40において、P型基板41中に一導電型半導体
領域として島状N型層(ウェル層)42aが形成されて
いる。更に、N型層42aの表面側に他導電型半導体領
域として島状P型層42bが形成されている。P型層4
2bよりP型不純物濃度が高いP+ 型ソース層43及び
P+ 型ドレイン層44がP型層42bの表面側に形成さ
れている。一導電型ゲート領域としてN+ 型ゲート層4
5a、45bが、前記P型層42bのうち前記P+ 型ソ
ース層43とP+ 型ドレイン層44を連結する連結部分
即ちチャネル42cを挟むように配置されている。な
お、ソース電極47が酸化層46のコンタクトホール4
6aを介してp+ 型ソース層43にオーミック接続され
るように配置され、ドレイン電極48が酸化層46のコ
ンタクトホール46dを介してP+ 型ドレイン層44に
オーミック接続するように配置され、ゲート電極49が
酸化層46のコンタクトホール46b、46cを介して
N+ 型ゲート層45a、45bにオーミック接続するよ
うに配置されている。
し、図11は図10のG−G断面構造を示し、図12は
図10のH−H断面構造を示す。図10〜図12に示す
SIT40において、P型基板41中に一導電型半導体
領域として島状N型層(ウェル層)42aが形成されて
いる。更に、N型層42aの表面側に他導電型半導体領
域として島状P型層42bが形成されている。P型層4
2bよりP型不純物濃度が高いP+ 型ソース層43及び
P+ 型ドレイン層44がP型層42bの表面側に形成さ
れている。一導電型ゲート領域としてN+ 型ゲート層4
5a、45bが、前記P型層42bのうち前記P+ 型ソ
ース層43とP+ 型ドレイン層44を連結する連結部分
即ちチャネル42cを挟むように配置されている。な
お、ソース電極47が酸化層46のコンタクトホール4
6aを介してp+ 型ソース層43にオーミック接続され
るように配置され、ドレイン電極48が酸化層46のコ
ンタクトホール46dを介してP+ 型ドレイン層44に
オーミック接続するように配置され、ゲート電極49が
酸化層46のコンタクトホール46b、46cを介して
N+ 型ゲート層45a、45bにオーミック接続するよ
うに配置されている。
【0022】以上の構成により、P型層42bのうちP
+ 型ソース層43とP+ 型ドレイン層44を連結する連
結部分即ちチャネル42cがN+ 型ゲート層45a、4
5bにより迂回させられていないので、チャネル42c
を短くすることができる。このため、SIT40のソー
ス・ドレイン間オン時飽和電圧を低くすることができ
る。この場合、N型層42aとN+ 型ゲート層45a、
45bとが同電位になる。また、P型層42bにチャネ
ル42cが形成されるので、純粋に横方向(図示横方
向、以下同様)SIT構造のみとなる。この結果縦方向
SIT構造が形成されないので、より浅い拡散層でSI
T40を高耐圧にすることができる。更に、上述の第1
の発明の第2実施例(又は第2の発明の一実施例)と本
実施例とを組み合わせることにより、容易にNチャネル
SITとPチャネルSITを同一基板上に形成すること
ができるので、容易にSITによるコンプリメンタリ回
路を形成することができる。
+ 型ソース層43とP+ 型ドレイン層44を連結する連
結部分即ちチャネル42cがN+ 型ゲート層45a、4
5bにより迂回させられていないので、チャネル42c
を短くすることができる。このため、SIT40のソー
ス・ドレイン間オン時飽和電圧を低くすることができ
る。この場合、N型層42aとN+ 型ゲート層45a、
45bとが同電位になる。また、P型層42bにチャネ
ル42cが形成されるので、純粋に横方向(図示横方
向、以下同様)SIT構造のみとなる。この結果縦方向
SIT構造が形成されないので、より浅い拡散層でSI
T40を高耐圧にすることができる。更に、上述の第1
の発明の第2実施例(又は第2の発明の一実施例)と本
実施例とを組み合わせることにより、容易にNチャネル
SITとPチャネルSITを同一基板上に形成すること
ができるので、容易にSITによるコンプリメンタリ回
路を形成することができる。
【0023】図13は第4の発明の一実施例の平面を示
し、図14は図13のI−I断面構造を示し、図15は
図13のJ−J断面構造を示す。図13〜図15に示す
SIT50において、P型基板51中に一導電型半導体
領域として島状N型層(ウェル層)52aが形成されて
いる。更に、N型層52a中に島状P型層52bが形成
されている。P型層52bよりP型不純物濃度が高いP
+ 型ソース層53及びP+ 型ドレイン層54がP型層5
2bの表面側に形成されている。一導電型ゲート領域と
してN+ 型ゲート層55a、55bが、前記P型層52
bのうち前記P+ 型ソース層53とP+ 型ドレイン層5
4を連結する連結部分即ちチャネル52dを挟むように
配置されている。更にチャネル52dの図示上側に島状
N型層52cが拡散形成されている。
し、図14は図13のI−I断面構造を示し、図15は
図13のJ−J断面構造を示す。図13〜図15に示す
SIT50において、P型基板51中に一導電型半導体
領域として島状N型層(ウェル層)52aが形成されて
いる。更に、N型層52a中に島状P型層52bが形成
されている。P型層52bよりP型不純物濃度が高いP
+ 型ソース層53及びP+ 型ドレイン層54がP型層5
2bの表面側に形成されている。一導電型ゲート領域と
してN+ 型ゲート層55a、55bが、前記P型層52
bのうち前記P+ 型ソース層53とP+ 型ドレイン層5
4を連結する連結部分即ちチャネル52dを挟むように
配置されている。更にチャネル52dの図示上側に島状
N型層52cが拡散形成されている。
【0024】なお、ソース電極57が酸化層56のコン
タクトホール56aを介してP+ 型ソース層53にオー
ミック接続されるように配置され、ドレイン電極58が
酸化層56のコンタクトホール56dを介してP+ 型ド
レイン層54にオーミック接続するように配置され、ゲ
ート電極59が酸化層56のコンタクトホール56b、
56cを介してN+ 型ゲート層55a、55bにオーミ
ック接続するように配置されている。以上の構成によ
り、P型層52bのうちP+ 型ソース層53とP+ 型ド
レイン層54を連結する連結部分即ちチャネル52dが
N+ 型ゲート層55a、55bにより迂回させられてい
ないので、チャネル52dを短くすることができる。こ
のため、SIT50のソース・ドレイン間オン時飽和電
圧を低くすることができる。また、横方向SIT構造の
チャネル52dと絶縁用酸化膜56との間に、N+型ゲ
ート層55a、55bと同一導電型の拡散層52cを設
けることにより、酸化膜56とチャネル52dとの間の
リークを低減することができる。又、半導体と酸化膜界
面の再結合電流を低減できる。
タクトホール56aを介してP+ 型ソース層53にオー
ミック接続されるように配置され、ドレイン電極58が
酸化層56のコンタクトホール56dを介してP+ 型ド
レイン層54にオーミック接続するように配置され、ゲ
ート電極59が酸化層56のコンタクトホール56b、
56cを介してN+ 型ゲート層55a、55bにオーミ
ック接続するように配置されている。以上の構成によ
り、P型層52bのうちP+ 型ソース層53とP+ 型ド
レイン層54を連結する連結部分即ちチャネル52dが
N+ 型ゲート層55a、55bにより迂回させられてい
ないので、チャネル52dを短くすることができる。こ
のため、SIT50のソース・ドレイン間オン時飽和電
圧を低くすることができる。また、横方向SIT構造の
チャネル52dと絶縁用酸化膜56との間に、N+型ゲ
ート層55a、55bと同一導電型の拡散層52cを設
けることにより、酸化膜56とチャネル52dとの間の
リークを低減することができる。又、半導体と酸化膜界
面の再結合電流を低減できる。
【0025】図16は第5の発明の一実施例の平面を示
し、図17は図16のK−K断面構造を示す。図16及
び図17において、複合トランジスタ60は、MOS形
電界効果トランジスタ60aとSIT60bとからな
る。この複合トランジスタ60においては、P型基板6
1中に第1一導電型半導体領域として島状N型層(ウェ
ル層)62が形成されている。島状N型層62内には、
第1他導電型半導体領域としてのP型層63及び第2他
導電型半導体領域としてのP+ 型ソース層64が形成さ
れている。更に、P+型ドレイン層63aが、P型層6
3の図示右端に隣接するように形成されている。ゲート
電極65はゲート酸化層65aを介してチャネル62a
(P+ 型ソース層64とP型層63との間のN型層6
2)を覆うように配置されている。第2一導電型半導体
領域として一対のN+ 型ゲート層66a、66bは、P
+型ドレイン層63aのチャネル63bを挟むように配
置されている。
し、図17は図16のK−K断面構造を示す。図16及
び図17において、複合トランジスタ60は、MOS形
電界効果トランジスタ60aとSIT60bとからな
る。この複合トランジスタ60においては、P型基板6
1中に第1一導電型半導体領域として島状N型層(ウェ
ル層)62が形成されている。島状N型層62内には、
第1他導電型半導体領域としてのP型層63及び第2他
導電型半導体領域としてのP+ 型ソース層64が形成さ
れている。更に、P+型ドレイン層63aが、P型層6
3の図示右端に隣接するように形成されている。ゲート
電極65はゲート酸化層65aを介してチャネル62a
(P+ 型ソース層64とP型層63との間のN型層6
2)を覆うように配置されている。第2一導電型半導体
領域として一対のN+ 型ゲート層66a、66bは、P
+型ドレイン層63aのチャネル63bを挟むように配
置されている。
【0026】ソース電極68は、酸化層67のコンタク
トホール67aを介してP+ 型ソース層64に、更に、
酸化層67のコンタクトホール67b、67cを介して
N+型ゲート層66a、66bに、それぞれオーミック
コンタクトしている。ドレイン電極69は、酸化層67
のコンタクトホール67dを介してP+ ドレイン層63
aにオーミックコンタクトしている。以上の構成によ
り、MOS形電界効果トランジスタ60aは、P+ ソー
ス層64、P型層(ドレイン層となる)63、チャネル
62a及びゲート電極65からなる。一方、SIT60
bは、P型層(ソース層となる)63、P+ ドレイン層
63a及びN+ 型ゲート層66a、66bを有してい
る。このため、複合トランジスタ60は、MOS形電界
効果トランジスタ60aとSIT60bを直列に接続し
たものとなる。更に、MOS形電界効果トランジスタ6
0aのソース64とSIT60bのゲート66a、66
bとがソース電極68により接続されている。
トホール67aを介してP+ 型ソース層64に、更に、
酸化層67のコンタクトホール67b、67cを介して
N+型ゲート層66a、66bに、それぞれオーミック
コンタクトしている。ドレイン電極69は、酸化層67
のコンタクトホール67dを介してP+ ドレイン層63
aにオーミックコンタクトしている。以上の構成によ
り、MOS形電界効果トランジスタ60aは、P+ ソー
ス層64、P型層(ドレイン層となる)63、チャネル
62a及びゲート電極65からなる。一方、SIT60
bは、P型層(ソース層となる)63、P+ ドレイン層
63a及びN+ 型ゲート層66a、66bを有してい
る。このため、複合トランジスタ60は、MOS形電界
効果トランジスタ60aとSIT60bを直列に接続し
たものとなる。更に、MOS形電界効果トランジスタ6
0aのソース64とSIT60bのゲート66a、66
bとがソース電極68により接続されている。
【0027】この場合、MOS形電界効果トランジスタ
60aのゲート電極65にMOS形電界効果トランジス
タ60aをオンにさせる電圧が印加されると、SIT6
0bは、ノーマリオン形なので、オンのままとなるた
め、複合トランジスタ60がオンとなる。この結果、ソ
ース電極68とドレイン電極69との間に電流が流れる
ことになる。一方、MOS形電界効果トランジスタ60
aのゲート電極65にM0Sトランジスタ60aをオフ
にする電圧が印加されると、MOS形電界効果トランジ
スタ60aのドレイン領域であり、かつSIT60bの
ソース領域であるP型層63の電位がドレイン電極69
の電位とほぼ等しくなるので、P型層63とN+ 型ゲー
ト層66a、66bとの間は逆バイアス状態が大きくな
るため、SIT60bもオフとなる。この結果、複合ト
ランジスタ60がオフとなり、このときの耐圧が著しく
高くなる。
60aのゲート電極65にMOS形電界効果トランジス
タ60aをオンにさせる電圧が印加されると、SIT6
0bは、ノーマリオン形なので、オンのままとなるた
め、複合トランジスタ60がオンとなる。この結果、ソ
ース電極68とドレイン電極69との間に電流が流れる
ことになる。一方、MOS形電界効果トランジスタ60
aのゲート電極65にM0Sトランジスタ60aをオフ
にする電圧が印加されると、MOS形電界効果トランジ
スタ60aのドレイン領域であり、かつSIT60bの
ソース領域であるP型層63の電位がドレイン電極69
の電位とほぼ等しくなるので、P型層63とN+ 型ゲー
ト層66a、66bとの間は逆バイアス状態が大きくな
るため、SIT60bもオフとなる。この結果、複合ト
ランジスタ60がオフとなり、このときの耐圧が著しく
高くなる。
【0028】なお、図16及び図17に二点鎖線で示す
ように、コンタクトホール67aを広くし、ソース電極
68を延長して、ソース電極68が、コンタクトホール
67aを介してP+ ソース層64及び島状N型層62に
オーミックコンタクトするようにしてもよい。このよう
にすると、ゲート層66a、66b、島状N型層62及
びソース層64を全て同電位に保つことが容易になる。
ように、コンタクトホール67aを広くし、ソース電極
68を延長して、ソース電極68が、コンタクトホール
67aを介してP+ ソース層64及び島状N型層62に
オーミックコンタクトするようにしてもよい。このよう
にすると、ゲート層66a、66b、島状N型層62及
びソース層64を全て同電位に保つことが容易になる。
【0029】図18は前記図4に示す実施例の変形例を
示し、図19は図18のL−L断面構造を示し、図20
は図18のM−M断面構造を示す。図18〜図20にお
いて上述の第1の発明の第1実施例と同様に、P型基板
71中に一導電型半導体領域として島状N型層72が形
成されている。更に、N型層72よりN型不純物濃度が
高いN+ 型ソース層73及びP+ 型ドレイン層74がN
型層72の表面側に形成されている。他導電型ゲート領
域としてコ字形P+ 型ゲート層75の両端部75a、7
5bが、前記N型層72のうち前記N+ 型ソース層73
とP+ 型ドレイン層74を連結する連結部分即ちチャネ
ル72aを挟むように配置されている。なお、ソース電
極77が酸化層76のコンタクトホール76bを介して
N+ 型ソース層73にオーミック接続されるように配置
され、ドレイン電極78が酸化層76のコンタクトホー
ル76cを介してP+ 型ドレイン層74にオーミック接
続するように配置され、ゲート電極79が酸化層76の
コンタクトホール76aを介してP+ 型ゲート層75に
オーミック接続するように配置されている。
示し、図19は図18のL−L断面構造を示し、図20
は図18のM−M断面構造を示す。図18〜図20にお
いて上述の第1の発明の第1実施例と同様に、P型基板
71中に一導電型半導体領域として島状N型層72が形
成されている。更に、N型層72よりN型不純物濃度が
高いN+ 型ソース層73及びP+ 型ドレイン層74がN
型層72の表面側に形成されている。他導電型ゲート領
域としてコ字形P+ 型ゲート層75の両端部75a、7
5bが、前記N型層72のうち前記N+ 型ソース層73
とP+ 型ドレイン層74を連結する連結部分即ちチャネ
ル72aを挟むように配置されている。なお、ソース電
極77が酸化層76のコンタクトホール76bを介して
N+ 型ソース層73にオーミック接続されるように配置
され、ドレイン電極78が酸化層76のコンタクトホー
ル76cを介してP+ 型ドレイン層74にオーミック接
続するように配置され、ゲート電極79が酸化層76の
コンタクトホール76aを介してP+ 型ゲート層75に
オーミック接続するように配置されている。
【0030】以上の構成により、ソース層73とドレイ
ン層74とが逆の導電型となり、ゲート層75とドレイ
ン層74とが同じ導電型となるので、静電誘導サイリス
タ(SIサイリスタ)として動作する。この場合、静電
誘導サイリスタがオンとなると、ゲート層75のみなら
ずドレイン層74からも正孔がN型層72に注入される
ので、N型層72の伝導度が高くなる。このため、耐圧
向上のためにゲート層75とドレイン層74との間隔を
長くしても、オン時飽和電圧は大きくならない。この結
果、高い耐圧と低いオン時飽和電圧とが達成できる。ま
たオン時飽和電圧を低くすると、オン時損失が低くな
る。なお、前記図4に示す実施例では、ドレイン層24
がN+ 型であるので、ドレイン層24からN型層22に
正孔が注入されることがないので、ゲート層25とドレ
イン層24との間隔を長くするとオン時飽和電圧が高く
なる。
ン層74とが逆の導電型となり、ゲート層75とドレイ
ン層74とが同じ導電型となるので、静電誘導サイリス
タ(SIサイリスタ)として動作する。この場合、静電
誘導サイリスタがオンとなると、ゲート層75のみなら
ずドレイン層74からも正孔がN型層72に注入される
ので、N型層72の伝導度が高くなる。このため、耐圧
向上のためにゲート層75とドレイン層74との間隔を
長くしても、オン時飽和電圧は大きくならない。この結
果、高い耐圧と低いオン時飽和電圧とが達成できる。ま
たオン時飽和電圧を低くすると、オン時損失が低くな
る。なお、前記図4に示す実施例では、ドレイン層24
がN+ 型であるので、ドレイン層24からN型層22に
正孔が注入されることがないので、ゲート層25とドレ
イン層24との間隔を長くするとオン時飽和電圧が高く
なる。
【0031】図21は前記図10の変形例を示し、図2
2は図21のQ−Q断面構造を示す。図21及び図22
において、P型基板81中に一導電型半導体領域として
島状N型層(ウェル層)82aが形成されている。更
に、N型層82aの表面側に他導電型半導体領域として
島状P型層82bが形成されている。P型層82bより
P型不純物濃度が高いP+ 型ソース層83及びN+ 型ド
レイン層84がP型層82bの表面側に形成されてい
る。一導電型ゲート領域としてN+ 型ゲート層85a、
85bが、前記P型層82bのうち前記P+ 型ソース層
83とN+ 型ドレイン層84を連結する連結部分即ちチ
ャネル82cを挟むように配置されている。なお、ソー
ス電極87が酸化層86のコンタクトホール86aを介
してp+ 型ソース層83にオーミック接続されるように
配置され、ドレイン電極88が酸化層86のコンタクト
ホール86dを介してN+ 型ドレイン層84にオーミッ
ク接続するように配置され、ゲート電極89が酸化層8
6のコンタクトホール86b、86cを介してN+ 型ゲ
ート層85a、85bにオーミック接続するように配置
されている。
2は図21のQ−Q断面構造を示す。図21及び図22
において、P型基板81中に一導電型半導体領域として
島状N型層(ウェル層)82aが形成されている。更
に、N型層82aの表面側に他導電型半導体領域として
島状P型層82bが形成されている。P型層82bより
P型不純物濃度が高いP+ 型ソース層83及びN+ 型ド
レイン層84がP型層82bの表面側に形成されてい
る。一導電型ゲート領域としてN+ 型ゲート層85a、
85bが、前記P型層82bのうち前記P+ 型ソース層
83とN+ 型ドレイン層84を連結する連結部分即ちチ
ャネル82cを挟むように配置されている。なお、ソー
ス電極87が酸化層86のコンタクトホール86aを介
してp+ 型ソース層83にオーミック接続されるように
配置され、ドレイン電極88が酸化層86のコンタクト
ホール86dを介してN+ 型ドレイン層84にオーミッ
ク接続するように配置され、ゲート電極89が酸化層8
6のコンタクトホール86b、86cを介してN+ 型ゲ
ート層85a、85bにオーミック接続するように配置
されている。
【0032】以上の構成により、上述の図10〜図12
に示す実施例の動作とほぼ同様の動作をする。ただし、
上述の図18〜図20に示す実施例と同様に、トランジ
スタ動作の代わりにサイリスタ動作をする。また、上述
の図18〜図20に示す実施例と組み合わせて図21及
び図22に示す実施例を使用することにより、容易にコ
ンプリメンタリな回路を形成することができる。このた
め、回路の設計自由度が向上する。
に示す実施例の動作とほぼ同様の動作をする。ただし、
上述の図18〜図20に示す実施例と同様に、トランジ
スタ動作の代わりにサイリスタ動作をする。また、上述
の図18〜図20に示す実施例と組み合わせて図21及
び図22に示す実施例を使用することにより、容易にコ
ンプリメンタリな回路を形成することができる。このた
め、回路の設計自由度が向上する。
【0033】図23は第6の発明の一実施例の平面を示
し、図24は図23のR−R断面構造を示す。図23及
び図24において、複合トランジスタ90は、MOS形
電界効果トランジスタ90aと静電誘導サイリスタ90
bとからなる。この複合トランジスタ90においては、
P型基板91中に第1一導電型半導体領域として島状N
型層(ウェル層)92が形成されている。島状N型層9
2内には、第1他導電型半導体領域としてのP型層93
及び第2他導電型半導体領域としてのP+ 型ソース層9
4が形成されている。更に、N+型ドレイン層93a
が、P型層93の表面側に形成されている。ゲート電極
95はゲート酸化層95aを介してチャネル94a(P
+ ソース層94とP型層93との間のN型層94a)を
覆うように配置されている。なお、この場合、横型2重
拡散MOS(LDMOS)構造になっている。第2一導
電型半導体領域として一対のN+ 型ゲート層96a、9
6bは、P型層93のチャネル93bを挟むように配置
されている。ソース電極98は、酸化層97のコンタク
トホール97aを介してP+ 型ソース層94及びN型層
94aに、更に、酸化層97のコンタクトホール97
b、97cを介してN+ ゲート層96a、96bに、そ
れぞれオーミックコンタクトしている。
し、図24は図23のR−R断面構造を示す。図23及
び図24において、複合トランジスタ90は、MOS形
電界効果トランジスタ90aと静電誘導サイリスタ90
bとからなる。この複合トランジスタ90においては、
P型基板91中に第1一導電型半導体領域として島状N
型層(ウェル層)92が形成されている。島状N型層9
2内には、第1他導電型半導体領域としてのP型層93
及び第2他導電型半導体領域としてのP+ 型ソース層9
4が形成されている。更に、N+型ドレイン層93a
が、P型層93の表面側に形成されている。ゲート電極
95はゲート酸化層95aを介してチャネル94a(P
+ ソース層94とP型層93との間のN型層94a)を
覆うように配置されている。なお、この場合、横型2重
拡散MOS(LDMOS)構造になっている。第2一導
電型半導体領域として一対のN+ 型ゲート層96a、9
6bは、P型層93のチャネル93bを挟むように配置
されている。ソース電極98は、酸化層97のコンタク
トホール97aを介してP+ 型ソース層94及びN型層
94aに、更に、酸化層97のコンタクトホール97
b、97cを介してN+ ゲート層96a、96bに、そ
れぞれオーミックコンタクトしている。
【0034】ドレイン電極99は、酸化層97のコンタ
クトホール97dを介してN+ 型ドレイン層93aにオ
ーミックコンタクトしている。以上の構成により、MO
S形電界効果トランジスタ90aにおいて、チャネルと
なるN型層94aの厚さを薄くすることができるので、
ゲート長(ゲート電極95の長さ)を短くすることがで
きる。このため、MOS形電界効果トランジスタ90a
を小型にすることができるので、複合トランジスタ90
を小型にすることができる。更に、静電誘導サイリスタ
90bにおいて、上述の図18〜図20に示す実施例と
同様に耐圧の向上及びオン時飽和電圧の低下を図ること
ができる。更に、オン時飽和電圧の低下により、オン時
損失の低下を図ることができる。なお、ソース電極98
が、P+ 型ソース層94、N型層94a及びN+ 型ゲー
ト層96a、96bに、それぞれオーミックコンタクト
しているので、P+ 型ソース層94、N型層94a及び
N+ 型ゲート層96a、96bを同電位に保つことがで
きる。
クトホール97dを介してN+ 型ドレイン層93aにオ
ーミックコンタクトしている。以上の構成により、MO
S形電界効果トランジスタ90aにおいて、チャネルと
なるN型層94aの厚さを薄くすることができるので、
ゲート長(ゲート電極95の長さ)を短くすることがで
きる。このため、MOS形電界効果トランジスタ90a
を小型にすることができるので、複合トランジスタ90
を小型にすることができる。更に、静電誘導サイリスタ
90bにおいて、上述の図18〜図20に示す実施例と
同様に耐圧の向上及びオン時飽和電圧の低下を図ること
ができる。更に、オン時飽和電圧の低下により、オン時
損失の低下を図ることができる。なお、ソース電極98
が、P+ 型ソース層94、N型層94a及びN+ 型ゲー
ト層96a、96bに、それぞれオーミックコンタクト
しているので、P+ 型ソース層94、N型層94a及び
N+ 型ゲート層96a、96bを同電位に保つことがで
きる。
【0035】更に、以上の各発明の各実施例の構成にお
いて、縦型静電誘導サイリスタにて必要な埋め込み層を
使用していないので、高価なエピタキシャルウェハを使
用する必要がなく、安価なバルクウェハを使用できるの
で、コストを著しく下げることができる。なお、以上の
実施例において、ゲート領域(15、25、35、4
5、55、66)を他の領域の半導体とショットキー接
合を形成する物質としてもよい。また、上述の各実施例
の半導体層において、P型層をN型層にし、一方N型層
をP型層にすることができる。また、上述の各実施例の
各トランジスタは、SITに限定されず、電界効果トラ
ンジスタを含む電界効果型半導体装置でもよい。更に、
図17のMOSトランジスタを横型2重拡散MOSとし
てもよい。
いて、縦型静電誘導サイリスタにて必要な埋め込み層を
使用していないので、高価なエピタキシャルウェハを使
用する必要がなく、安価なバルクウェハを使用できるの
で、コストを著しく下げることができる。なお、以上の
実施例において、ゲート領域(15、25、35、4
5、55、66)を他の領域の半導体とショットキー接
合を形成する物質としてもよい。また、上述の各実施例
の半導体層において、P型層をN型層にし、一方N型層
をP型層にすることができる。また、上述の各実施例の
各トランジスタは、SITに限定されず、電界効果トラ
ンジスタを含む電界効果型半導体装置でもよい。更に、
図17のMOSトランジスタを横型2重拡散MOSとし
てもよい。
【0036】
【発明の効果】以上詳細に説明したように、本願発明の
電界効果型半導体装置に係わる第1の発明の構成によ
り、一導電型半導体領域のうちソース領域とドレイン領
域を連結する部分即ちチャネルが、ゲート領域により迂
回させられることがないので、前記チャネルを短くする
ことができる。このため、ソース・ドレイン間オン時飽
和電圧を低下させることができる。更に、ドレイン領域
の導電型を選択することにより、本願発明の電界効果型
半導体装置をトランジスタ又はサイリスタとして動作さ
せることができる。なお、このことは、以下の各発明に
おいても同様である。更に、第2の発明の構成により、
SITの深さ方向の耐圧を高くすることができる。更
に、第3の発明の構成により、上述の第1の発明の構成
と組み合わせて使用することにより、コンプリメンタリ
な回路構成を実現できるため、回路の設計自由度が増
す。更に、第4の発明の構成により、チャネルを流れる
電流の素子表面リークを防ぐことができる。更に、第5
の発明の構成により、MOS形電界効果トランジスタの
耐圧を著しく向上させることができる。更に、第6の発
明の構成により、複合トランジスタを構成するMOS型
電界効果トランジスタを小型にすることができるので、
複合トランジスタを小型にすることができる。このた
め、この複合トランジスタを集積回路に使用すると、集
積回路の集積度を向上することができ、更に、集積回路
のコストを下げることができる。
電界効果型半導体装置に係わる第1の発明の構成によ
り、一導電型半導体領域のうちソース領域とドレイン領
域を連結する部分即ちチャネルが、ゲート領域により迂
回させられることがないので、前記チャネルを短くする
ことができる。このため、ソース・ドレイン間オン時飽
和電圧を低下させることができる。更に、ドレイン領域
の導電型を選択することにより、本願発明の電界効果型
半導体装置をトランジスタ又はサイリスタとして動作さ
せることができる。なお、このことは、以下の各発明に
おいても同様である。更に、第2の発明の構成により、
SITの深さ方向の耐圧を高くすることができる。更
に、第3の発明の構成により、上述の第1の発明の構成
と組み合わせて使用することにより、コンプリメンタリ
な回路構成を実現できるため、回路の設計自由度が増
す。更に、第4の発明の構成により、チャネルを流れる
電流の素子表面リークを防ぐことができる。更に、第5
の発明の構成により、MOS形電界効果トランジスタの
耐圧を著しく向上させることができる。更に、第6の発
明の構成により、複合トランジスタを構成するMOS型
電界効果トランジスタを小型にすることができるので、
複合トランジスタを小型にすることができる。このた
め、この複合トランジスタを集積回路に使用すると、集
積回路の集積度を向上することができ、更に、集積回路
のコストを下げることができる。
【図1】本願の第1の発明の第1実施例の平面図であ
る。
る。
【図2】図1のA−A断面図である。
【図3】図1のB−B断面図である。
【図4】本願の第1の発明の第2実施例の平面図であ
る。
る。
【図5】図4のC−C断面図である。
【図6】図4のD−D断面図である。
【図7】本願の第2の発明の一実施例の平面図である。
【図8】図7のE−E断面図である。
【図9】図7のF−F断面図である。
【図10】本願の第3の発明の一実施例の平面図であ
る。
る。
【図11】図10のG−G断面図である。
【図12】図10のH−H断面図である。
【図13】本願の第4の発明の一実施例の平面図であ
る。
る。
【図14】図13のI−I断面図である。
【図15】図13のJ−J断面図である。
【図16】本願の第5の発明の一実施例の平面図であ
る。
る。
【図17】図16のK−K断面図である。
【図18】前記図4に示す実施例の変形例の平面図であ
る。
る。
【図19】図18のL−L断面図である。
【図20】図18のM−M断面図である。
【図21】前記図10に示す実施例の変形例の平面図で
ある。
ある。
【図22】図21のQ−Q断面図である。
【図23】本願の第6の発明の一実施例の平面図であ
る。
る。
【図24】図23のR−R断面図である。
【図25】従来例の断面図である。
12 N型層 12a〜12d チャネル 13 N+ 型ソース層 14 N+ 型ドレイン層 15a〜15d P+ 型ゲート層 22 N型層 22a チャネル 23 N+ 型ソース層 24 N+ 型ドレイン層 25 P+ 型ゲート層 33 N+ 型ソース層 33a N+ 型ソース層の深さ方向端面 35c P+ 型フローティングゲート層 42a N型層 42b P型層 43 P+ 型ソース層 44 P+ 型ドレイン層 52b P型層 52c N型層 62 N型層 63 P型層 63a P+ 型ドレイン層 64 P+ 型ソース層 65 ゲート電極 65a ゲート酸化層 66a、66b N+ 型ゲート層 68 ソース電極 72 N型層 72a チャネル 73 N+ 型ソース層 74 P+ 型ドレイン層 75 P+ 型ゲート層 82a N型層 82b P型層 83 P+ 型ソース層 84 N+ 型ドレイン層 92 N型層 93 P型層 93a N+ 型ドレイン層 94 P+ 型ソース層 94a N型層 95 ゲート電極 95a ゲート酸化層 96a、96b N+ 型ゲート層 98 ソース電極
Claims (6)
- 【請求項1】 一導電型半導体領域の表面側に、一導電
型のソース領域及び一導電型又は他導電型のドレイン領
域を配置し、前記一導電型半導体領域のうち前記ソース
領域とドレイン領域を連結する部分を挟むように他導電
型ゲート領域を前記ソース領域及びドレイン領域と同一
の表面側に配置したことを特徴とする電界効果型半導体
装置。 - 【請求項2】 ソース領域の深さ方向端面に隣接して他
導電型半導体領域を配置したことを特徴とする請求項1
記載の電界効果型半導体装置。 - 【請求項3】 一導電型半導体領域の表面側に他導電型
半導体領域を設け、該他導電型半導体領域の表面側に他
導電型ソース領域及び一導電型又は他導電型ドレイン領
域を配置し、前記他導電型半導体領域のうち該ソース領
域とドレイン領域を連結する部分を挟むように一導電型
ゲート領域を前記ソース領域及びドレイン領域と同一の
表面側に配置したことを特徴とする電界効果型半導体装
置。 - 【請求項4】 ソース領域とドレイン領域を連結する部
分の表面側にこの部分の導電型と反対の導電型の層を設
けたことを特徴とする請求項1又は3記載の電界効果型
半導体装置。 - 【請求項5】 第1一導電型半導体領域と、 該第1一導電型半導体領域内に設けられている第1他導
電型半導体領域と、 該第1他導電型半導体領域に隣接するように配置された
一導電型又は他導電型ドレイン領域と、 前記第1他導電型半導体領域を挟むように配置されてい
る第2一導電型半導体領域と、 前記第1一導電型半導体領域内において、前記第2一導
電型半導体領域に関して前記ドレイン領域と反対側に
て、前記第1他導電型半導体領域から所定距離離れて配
置されている第2他導電型半導体領域と、 前記第1他導電型半導体領域と前記第2他導電型半導体
領域端部の間の前記第1一導電型半導体領域を絶縁層を
介して覆っているゲート電極と、 前記第2一導電型半導体領域と第2他導電型半導体領域
を電気的に接続する導電部材とを具備することを特徴と
する電界効果型半導体装置。 - 【請求項6】 第1一導電型半導体領域と、 該第1一導電型半導体領域内に設けられている第1他導
電型半導体領域と、 該第1他導電型半導体領域に隣接するように配置された
一導電型又は他導電型ドレイン領域と、 前記第1他導電型半導体領域を挟むように配置されてい
る第2一導電型半導体領域と、 前記第2一導電型半導体領域に関して前記ドレイン領域
と反対側にて、前記第1他導電型半導体領域に接してい
る第3一導電型半導体領域と、 前記第2一導電型半導体領域に関して前記ドレイン領域
と反対側にて、前記第3一導電型半導体領域を介して前
記第1他導電型半導体領域に接している第2他導電型半
導体領域と、 前記第1他導電型半導体領域と前記第2他導電型半導体
領域端部の間の前記第3一導電型半導体領域を絶縁層を
介して覆っているゲート電極と、 前記第2一導電型半導体領域、第3一導電型半導体領域
及び第2他導電型半導体領域を電気的に接続する導電部
材とを具備することを特徴とする電界効果型半導体装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6141806A JPH07297409A (ja) | 1994-03-02 | 1994-06-23 | 電界効果型半導体装置 |
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Application Number | Priority Date | Filing Date | Title |
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JP6-32525 | 1994-03-02 | ||
JP3252594 | 1994-03-02 | ||
JP6141806A JPH07297409A (ja) | 1994-03-02 | 1994-06-23 | 電界効果型半導体装置 |
Publications (1)
Publication Number | Publication Date |
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JPH07297409A true JPH07297409A (ja) | 1995-11-10 |
Family
ID=26371121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP6141806A Pending JPH07297409A (ja) | 1994-03-02 | 1994-06-23 | 電界効果型半導体装置 |
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DE10338689B4 (de) * | 2003-08-22 | 2007-03-29 | Infineon Technologies Ag | Widerstandsbauelement und Verfahren zu dessen Abgleich |
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-
1994
- 1994-06-23 JP JP6141806A patent/JPH07297409A/ja active Pending
- 1994-10-18 US US08/324,662 patent/US5559346A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
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