JPH07297409A - 電界効果型半導体装置 - Google Patents

電界効果型半導体装置

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JPH07297409A
JPH07297409A JP6141806A JP14180694A JPH07297409A JP H07297409 A JPH07297409 A JP H07297409A JP 6141806 A JP6141806 A JP 6141806A JP 14180694 A JP14180694 A JP 14180694A JP H07297409 A JPH07297409 A JP H07297409A
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type
layer
semiconductor region
region
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Tomoyoshi Kushida
知義 櫛田
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Toyota Motor Corp
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Abstract

(57)【要約】 【目的】 電界効果型半導体装置のソース・ドレイン間
オン時飽和電圧を低下させることである。 【構成】 一導電型半導体領域１２の表面側に、一導電
型のソース領域１３及び一導電型又は他導電型のドレイ
ン領域１４を配置し、前記一導電型半導体領域１２のう
ち前記ソース領域１３とドレイン領域１４を連結する部
分１２ａ〜１２ｄを挟むように他導電型ゲート領域１５
ａ〜１５ｄを前記ソース領域１３及びドレイン領域１４
と同一の表面側に配置したことを特徴とする電界効果型
半導体装置。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電界効果型半導体装置
に関し、特にソース・ドレイン間のオン時飽和電圧を低
下させることができる電界効果型半導体装置に関するも
のである。
【０００２】
【従来の技術】従来から電界効果トランジスタの１種で
ある静電誘導トランジスタ（以下ＳＩＴとする）が用い
られている。このＳＩＴは、三極管と同様の特性をトラ
ンジスタにおいて実現したものである。特開昭６４−５
１６６８号公報は、このＳＩＴの従来例の構造を示して
いる。図２５は、この従来例の断面構造を示す。図２５
に示すＳＩＴ１００においては、半導体基板１０１の窪
みに絶縁層１０２を介して島状Ｎ型半導体層１０３が配
置されている。なお、以下の記載において、Ｎ型半導体
層をＮ型層とし、Ｐ型半導体層をＰ型層とする。Ｎ+ 型
ソース層１０４及びＮ+ 型ドレイン層１０５がＮ型層１
０３中に形成され、リング状Ｐ型ゲート層１０６がＮ+
型ソース層１０４を取りまくようにＮ型層１０３中に形
成されている。
【０００３】ソース電極１０８が、酸化層１０７のコン
タクトホール１０７ａを介してＮ+型ソース層１０４に
オーミック接続するように配置され、ドレイン電極１０
９が、酸化層１０７のコンタクトホール１０７ｂを介し
てＮ+ 型ドレイン層１０５にオーミック接続するように
配置され、ゲート電極１１１が酸化層１０７のコンタク
トホール１０７ｃを介してＰ型ゲート層１０６にオーミ
ック接続するように配置されている。このため、Ｎ+ 型
ドレイン層１０５からＮ+ 型ソース層１０４までのドレ
イン・ソース間電流の電流路が点線１１２で示すように
なる。
【０００４】
【発明が解決しようとする課題】したがって、ドレイン
・ソース間電流が高抵抗のＮ型層１０３中を長距離流れ
ることになるので、ソース・ドレイン間オン時飽和電圧
が高くなった。このため、Ｎ型層１０３の底部全体にＮ
+ 型埋め込み層を形成し、ソース・ドレイン間電流がこ
のＮ+ 型埋め込み層を流れるようにすることにより、前
記ソース・ドレイン間オン時飽和電圧を低くすることが
考えられる。しかし、前記Ｎ+ 型埋め込み層を形成する
と、Ｎ+ 型埋め込み層より上側のＮ型層１０３をエピタ
キシャル技術で形成することが必要になるため、製造コ
ストが高くなるという欠点があった。
【０００５】したがって本願発明の一つの課題は、ソー
ス・ドレイン間主電流経路を基板表面に沿って形成する
ことにより、低コストでソース・ドレイン間オン時飽和
電圧を低くすることができる電界効果型半導体装置を提
供することである。更に、本願発明の他の一つの課題
は、ＳＩＴの深さ方向の耐圧を高くすることである。更
に、本願発明の他の一つの課題は、前記電界効果型半導
体装置においてコンプリメンタリな回路構成を実現でき
るようにすることである。更に、本願発明の他の一つの
課題は、前記電界効果型半導体装置においてチャネルを
流れる電流の素子表面リークを防ぐことである。更に、
本願発明の他の一つの課題は、ＭＯＳ形電界効果トラン
ジスタの耐圧を著しく向上させることである。更に、本
願発明の他の一つの課題は、ＭＯＳ形電界効果トランジ
スタを小型にすることである。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第１の構成は、一導電型半導体領域の表面
側に、一導電型のソース領域及び一導電型又は他導電型
のドレイン領域を配置し、前記一導電型半導体領域のう
ち前記ソース領域とドレイン領域を連結する部分を挟む
ように他導電型ゲート領域を前記ソース領域及びドレイ
ン領域と同一の表面側に配置したことを特徴とする電界
効果型半導体装置である。更に、第２の発明の構成は、
前記第１の発明の構成において、ソース領域の深さ方向
端面に隣接して他導電型半導体領域を配置したことであ
る。更に、第３の発明の構成は、一導電型半導体領域の
表面側に他導電型半導体領域を設け、該他導電型半導体
領域の表面側に他導電型ソース領域及び一導電型又は他
導電型ドレイン領域を配置し、前記他導電型半導体領域
のうち該ソース領域とドレイン領域を連結する部分を挟
むように一導電型ゲート領域を前記ソース領域及びドレ
イン領域と同一の表面側に配置したことを特徴とする電
界効果型半導体装置である。
【０００７】更に、第４の発明の構成は、前記第１又は
第３の発明の構成において、ソース領域とドレイン領域
を連結する部分の表面側にこの部分の導電型と反対の導
電型の層を設けたことである。更に、第５の発明の構成
は、第１一導電型半導体領域と、該第１一導電型半導体
領域内に設けられている第１他導電型半導体領域と、該
第１他導電型半導体領域に隣接するように配置された一
導電型又は他導電型ドレイン領域と、前記第１他導電型
半導体領域を挟むように配置されている第２一導電型半
導体領域と、前記第１一導電型半導体領域内において、
前記第２一導電型半導体領域に関して前記ドレイン領域
と反対側にて、前記第１他導電型半導体領域から所定距
離離れて配置されている第２他導電型半導体領域と、前
記第１他導電型半導体領域と前記第２他導電型半導体領
域端部の間の前記第１一導電型半導体領域を絶縁層を介
して覆っているゲート電極と、前記第２一導電型半導体
領域と第２他導電型半導体領域を電気的に接続する導電
部材とを具備することを特徴とする電界効果型半導体装
置である。
【０００８】更に第６の発明の構成は、第１一導電型半
導体領域と、該第１一導電型半導体領域内に設けられて
いる第１他導電型半導体領域と、該第１他導電型半導体
領域に隣接するように配置された一導電型又は他導電型
ドレイン領域と、前記第１他導電型半導体領域を挟むよ
うに配置されている第２一導電型半導体領域と、前記第
２一導電型半導体領域に関して前記ドレイン領域と反対
側にて、前記第１他導電型半導体領域に接している第３
一導電型半導体領域と、前記第２一導電型半導体領域に
関して前記ドレイン領域と反対側にて、前記第３一導電
型半導体領域を介して前記第１他導電型半導体領域に接
している第２他導電型半導体領域と、前記第１他導電型
半導体領域と前記第２他導電型半導体領域端部の間の前
記第３一導電型半導体領域を絶縁層を介して覆っている
ゲート電極と、前記第２一導電型半導体領域、第３一導
電型半導体領域及び第２他導電型半導体領域を電気的に
接続する導電部材とを具備することを特徴とする電界効
果型半導体装置である。
【０００９】
【作用】上述の第１の発明の構成により、一導電型半導
体領域のうちソース領域とドレイン領域を連結する部分
が、ゲート領域により迂回させられることがないので、
前記ソース領域とドレイン領域を連結する部分を短くす
ることができる。このため、ソース・ドレイン間オン時
飽和電圧を低下させることができる。なお、ドレイン領
域の導電型が前記一導電型であるときは、ソース領域と
同じ導電型となるので、トランジタ動作をする。また、
ドレイン領域の導電型が前記他導電型であるときは、ソ
ース領域の導電型と逆になるので、サイリスタ動作をす
る。更に、第２の発明の構成により、前記第１の発明の
構成において、ソース領域の深さ方向端面に隣接して他
導電型半導体領域を配置しているので、前記第１の発明
の構成による作用とともに、比較的浅いゲート領域によ
り電界効果型半導体装置の耐圧を高くすることができ
る。
【００１０】更に、第３の発明の構成により、一導電型
半導体領域の表面側に設けられた他導電型半導体領域が
チャネルとなるので、実質的に横方向にのみソース・ド
レイン間電流が流れるため、前記第１の発明の構成によ
る作用と同様の作用とともに、より浅いゲート領域によ
り電界効果型半導体装置を高耐圧にすることができる。
更に、上述の第１の発明の構成と組み合わせて使用する
ことにより、コンプリメンタリな回路構成を実現できる
ため、回路の設計自由度が増す。この場合、ソース領域
の導電型が他導電型であるので、ドレイン領域の導電型
が前記他導電型であるときは、ソース領域と同じ導電型
となるので、トランジタ動作をする。また、ドレイン領
域の導電型が前記一導電型であるときは、ソース領域の
導電型と逆になるので、サイリスタ動作をする。更に、
第４の発明の構成により、前記第１又は第３の発明の構
成において、チャネルとなる一導電型（又は他導電型）
半導体領域の表面側に他導電型（又は一導電型）半導体
領域を設けているので、前記第１又は第３の発明の構成
による作用とともに、この他導電型（又は一導電型）半
導体領域がチャネルから電界効果型半導体装置の表面に
ソース・ドレイン間電流がリークすることを防ぐことが
できる。又、半導体と酸化膜界面の再結合電流を低減で
きる。
【００１１】更に、第５の発明の構成に係わる電界効果
型半導体装置は、ＭＯＳ形電界効果トランジスタのドレ
インと前記第１の発明の構成と同様の構成の接合形電界
効果トランジスタ（ＳＩＴを含む）のソースとを直列に
接続し、前記ＭＯＳ形電界効果トランジスタのソースと
前記接合形電界効果トランジスタのゲートとを接続した
構造となる。このため、前記第１の発明の構成による作
用と同様の作用とともに、前記ＭＯＳ形電界効果トラン
ジスタがオンになる場合は、前記接合形電界効果トラン
ジスタもオンであり、一方、前記ＭＯＳ形電界効果トラ
ンジスタがオフの場合は、接合形電界効果トランジスタ
のゲートとソースとの逆バイアスが大きくなるので、同
時に前記電界効果形トランジスタもオフになる。この結
果、ＭＯＳ形電界効果半導体装置の耐圧を著しく大きく
することができる。この場合、第１他導電型半導体領域
がソース領域となるので、ドレイン領域が他導電型であ
るときは、トランジスタ動作をする。また、ドレイン領
域が一導電型であるときは、絶縁ゲート型バイポーラト
ランジスタ（ＩＧＢＴ）として動作をする。
【００１２】更に、第６の発明の構成により、第２他導
電型半導体領域が、前記第２一導電型半導体領域に関し
て前記ドレイン領域と反対側にて、第３一導電型半導体
領域を介して前記第１他導電型半導体領域に接してい
る。また、チャネルが形成される前記第３一導電型半導
体領域の厚さを薄くすることができる。この結果、前記
ＭＯＳ型電界効果トランジスタのゲート長（ゲート電極
の長さ）を短くすることができる。なお、この場合、ゲ
ート電極が、前記第１他導電型半導体領域と前記第２他
導電型半導体領域端部の間の前記第３一導電型半導体領
域を絶縁層を介して覆っている。また、導電部材が、前
記第２一導電型半導体領域、第３一導電型半導体領域及
び第２他導電型半導体領域を電気的に接続している。
【００１３】このため、上述の第５の発明の作用ととも
に、前記ＭＯＳトランジスタのソースとなる前記第２他
導電型領域と前記接合型電界効果トランジスタのゲート
となる前記第２一導電型半導体領域とが同電位にたもた
れるとともに、前記第２他導電型領域と前記チャネルが
形成される第３一導電型半導体領域とを同電位に保つこ
とができる。この場合、上述の第５の発明の作用と同様
に、第１他導電型半導体領域がソース領域となるので、
ドレイン領域が他導電型であるときは、トランジスタ動
作をする。また、ドレイン領域が一導電型であるとき
は、サイリスタ動作をする。
【００１４】
【実施例】以下本願発明の実施例を図面を参照して説明
する。図１は本願の第１の発明の第１実施例の平面を示
し、図２は図１のＡ−Ａ断面構造を示し、図３は図１の
Ｂ−Ｂ断面構造を示す。図１〜図３に示すＳＩＴ１０に
おいて、Ｐ型基板１１中に一導電型半導体領域として島
状Ｎ型層１２が形成されている。更に、Ｎ型層１２より
Ｎ型不純物濃度が高いＮ+ 型ソース層１３及びＮ+ 型ド
レイン層１４がＮ型層１２の表面側に形成されている。
更に、他導電型ゲート領域としてＰ+ 型ゲート層１５
ａ、１５ｂ、１５ｃ、１５ｄが、前記Ｎ型層１２のうち
前記Ｎ+ 型ソース層１３とＮ+ 型ドレイン層１４を連結
する連結部分（この場合４つの連結部分即ちチャネル１
２ａ〜１２ｄがある。）を挟むように配置されている。
なお、前記Ｎ+ 型ソース層１３とＮ+ 型ドレイン層１４
を連結する連結部分の表面側と酸化層１６との間にＰ型
層を付加すると、後述する図１３〜図１５の場合と同様
に、酸化層１６とチャネル１２ａ〜１２ｄとの間のリー
クを低減することができるとともに、半導体と酸化層１
６界面の再結合電流を低減できる。
【００１５】ここにおいて、チャネル幅Ｗ1 、チャネル
長Ｌ1 及びチャネル１２ａ〜１２ｄの不純物濃度を適切
に選択することによって、変換コンダクタンスＧm とソ
ース抵抗ｒS の積Ｇm ｒS を１より小さくすると、不飽
和電流電圧特性を有するノーマリオン型ＳＩＴとなる。
また、Ｇm ｒs を１より大きくすると、飽和電流電圧特
性を有する接合型電界効果トランジスタ（以下ＪＦＥＴ
とする）となる（特公昭５２−６０７６号公報参照）。
一方、０バイアスにおけるゲート周辺の空乏層の拡がり
の２倍よりチャネル幅Ｗ1 を小さくすると、０バイアス
において充分チャネル１２ａ〜１２ｄがピンチオフされ
るので、ノーマリオフ型ＳＩＴとなる（特公昭６２−２
４９５３号公報参照）。なお、以上のノーマリオン型Ｓ
ＩＴ、ノーマリオフ型ＳＩＴ及びＪＦＥＴの区別は、後
述する各実施例においても同様に適用される。
【００１６】更に、ソース電極１７が酸化層１６のコン
タクトホール１６ａを介してＮ+ 型ソース層１３にオー
ミック接続されるように配置され、ドレイン電極１８が
酸化層１６のコンタクトホール１６ｆを介してＮ+ 型ド
レイン層１４にオーミック接続するように配置され、ゲ
ート電極１９が酸化層１６のコンタクトホール１６ｂ〜
１６ｅを介してＰ+ 型ゲート層１５ａ〜１５ｄにオーミ
ック接続するように配置されている。なお、この場合、
Ｎ+ 型ソース層１３とＮ+ 型ドレイン層１４は電極１
７、１８とオーミック接続するために高不純物濃度にな
っているが、電極１７、１８に接続しなければ、高不純
物濃度にする必要がない。このことは、以下の各実施例
においても同様である。以上の構成により、Ｎ型層１２
のうちＮ+ 型ソース層１３とＮ+ 型ドレイン層１４を連
結する４つの連結部分即ちチャネル１２ａ〜１２ｄがＰ
+ 型ゲート層１５ａ〜１５ｄにより迂回させられないの
で、チャネル１２ａ〜１２ｄを短くすることができる。
このため、ＳＩＴ１０のソース・ドレイン間オン時飽和
電圧を低くすることができる。
【００１７】図４は第１の発明の第２実施例の平面を示
し、図５は図４のＣ−Ｃ断面構造を示し、図６は図４の
Ｄ−Ｄ断面構造を示す。図４〜図６に示すＳＩＴ２０に
おいて、上述の第１の発明の第１実施例と同様に、Ｐ型
基板２１中に一導電型半導体領域として島状Ｎ型層２２
が形成されている。更に、Ｎ型層２２よりＮ型不純物濃
度が高いＮ+ 型ソース層２３及びＮ+ 型ドレイン層２４
がＮ型層２２の表面側に形成されている。他導電型ゲー
ト領域としてコ字形Ｐ+ 型ゲート層２５の両端部２５
ａ、２５ｂが、前記Ｎ型層２２のうち前記Ｎ+ 型ソース
層２３とＮ+ 型ドレイン層２４を連結する連結部分即ち
チャネル２２ａを挟むように配置されている。なお、ソ
ース電極２７が酸化層２６のコンタクトホール２６ｂを
介してＮ+ 型ソース層２３にオーミック接続されるよう
に配置され、ドレイン電極２８が酸化層２６のコンタク
トホール２６ｃを介してＮ+ 型ドレイン層２４にオーミ
ック接続するように配置され、ゲート電極２９が酸化層
２６のコンタクトホール２６ａを介してＰ+ 型ゲート層
２５にオーミック接続するように配置されている。
【００１８】以上の構成により、Ｎ型層２２のうちＮ+
型ソース層２３とＮ+ 型ドレイン層２４を連結する連結
部分即ちチャネル２２ａがＰ+ 型ゲート層２５により迂
回させられていないので、チャネル２２ａを短くするこ
とができる。このため、ＳＩＴ２０のソース・ドレイン
間オン時飽和電圧を低くすることができる。なお、この
場合、縦方向（図示縦方向、以下同様）ＳＩＴ構造の耐
圧を高くするため、Ｐ+ 型ゲート層２５の拡散が深くな
る。このため、Ｎ型層２２の拡散を深くする必要があ
る。この結果ＳＩＴ２０の形状が大きくなるので、集積
度が低下し、コスト高になる。なお、ＳＩＴの耐圧ＢＶ
SDO は、実験的に次のようになる。 ＢＶSDO ∞ＬGS／Ｗ2 ──（１） ここで、ＬGSはゲート・ソース間距離、Ｗはチャネル２
２ａを挟むゲート・ゲート間距離である。（１）式よ
り、縦方向ＳＩＴ構造の耐圧を向上させるためには、Ｐ
+ 型ゲート層２５の拡散を深くする必要がある。また、
この場合、寄生ＰＮＰトランジスタ（エミッタがＰ+ ゲ
ート層２５、ベースがＮ型層２２、コレクタがＰ型基板
２１である。）のベースパンチスルーを防ぐためにも、
Ｎ型層２２の拡散を深くする必要がある。
【００１９】図７は第２の発明の一実施例の平面を示
し、図８は図７のＥ−Ｅ断面構造を示し、図９は図７の
Ｆ−Ｆ断面構造を示す。図７〜図９に示すＳＩＴ３０お
いて、上述の第１の発明の第１実施例と同様に、Ｐ型基
板３１中に一導電型半導体領域として島状Ｎ型層３２が
形成されている。更に、Ｎ型層３２よりＮ型不純物濃度
が高いＮ+ 型ソース層３３及びＮ+ 型ドレイン層３４が
Ｎ型層３２の表面側に形成されている。他導電型ゲート
領域としてコ字形Ｐ+ 型ゲート層３５の両端部３５ａ、
３５ｂが、前記Ｎ型層３２のうち前記Ｎ+ 型ソース層３
３とＮ+ 型ドレイン層３４を連結する連結部分即ちチャ
ネル３２ａを挟むように配置されている。更に、Ｐ+ 型
フローティングゲート層３５ｃがＮ+ 型ソース層３３の
深さ方向端面３３ａに隣接するように配置されている。
なお、ソース電極３７が酸化層３６のコンタクトホール
３６ｂを介してＮ+ 型ソース層３３にオーミック接続さ
れるように配置され、ドレイン電極３８が酸化層３６の
コンタクトホール３６ｃを介してＮ+ 型ドレイン層３４
にオーミック接続するように配置され、ゲート電極３９
が酸化層３６のコンタクトホール３６ａを介してＰ+ 型
ゲート層３５にオーミック接続するように配置されてい
る。
【００２０】以上の構成により、Ｎ型層３２のうちＮ+
型ソース層３３とＮ+ 型ドレイン層３４を連結する連結
部分即ちチャネル３２ａがＰ+ 型ゲート層３５により迂
回させられていないので、チャネル３２ａを短くするこ
とができる。このため、ＳＩＴ３０のソース・ドレイン
間オン時飽和電圧を低くすることができる。また、Ｎ+
型ソース層３３の深さ方向端面３３ａに隣接してＰ+ 型
フローティングゲート層３５ｃを配置することにより、
比較的浅いＰ+ 型ゲート層３５によりＳＩＴ３０の耐圧
を高くすることができる。なお、Ｐ+ 型フローティング
ゲート層３５ｃをフローティングにせず、拡散層等によ
りＰ+ 型ゲート層３５に接続してもよいが、この場合
は、Ｐ+ 型フローティングゲート３５ｃとＮ+ 型ソース
層３３の不純物濃度が高いので、両者によるＰＮ接合の
耐圧が低いため、ＳＩＴ３０のゲート・ソース間耐圧が
低くなる。
【００２１】図１０は第３の発明の一実施例の平面を示
し、図１１は図１０のＧ−Ｇ断面構造を示し、図１２は
図１０のＨ−Ｈ断面構造を示す。図１０〜図１２に示す
ＳＩＴ４０において、Ｐ型基板４１中に一導電型半導体
領域として島状Ｎ型層（ウェル層）４２ａが形成されて
いる。更に、Ｎ型層４２ａの表面側に他導電型半導体領
域として島状Ｐ型層４２ｂが形成されている。Ｐ型層４
２ｂよりＰ型不純物濃度が高いＰ+ 型ソース層４３及び
Ｐ+ 型ドレイン層４４がＰ型層４２ｂの表面側に形成さ
れている。一導電型ゲート領域としてＮ+ 型ゲート層４
５ａ、４５ｂが、前記Ｐ型層４２ｂのうち前記Ｐ+ 型ソ
ース層４３とＰ+ 型ドレイン層４４を連結する連結部分
即ちチャネル４２ｃを挟むように配置されている。な
お、ソース電極４７が酸化層４６のコンタクトホール４
６ａを介してｐ+ 型ソース層４３にオーミック接続され
るように配置され、ドレイン電極４８が酸化層４６のコ
ンタクトホール４６ｄを介してＰ+ 型ドレイン層４４に
オーミック接続するように配置され、ゲート電極４９が
酸化層４６のコンタクトホール４６ｂ、４６ｃを介して
Ｎ+ 型ゲート層４５ａ、４５ｂにオーミック接続するよ
うに配置されている。
【００２２】以上の構成により、Ｐ型層４２ｂのうちＰ
+ 型ソース層４３とＰ+ 型ドレイン層４４を連結する連
結部分即ちチャネル４２ｃがＮ+ 型ゲート層４５ａ、４
５ｂにより迂回させられていないので、チャネル４２ｃ
を短くすることができる。このため、ＳＩＴ４０のソー
ス・ドレイン間オン時飽和電圧を低くすることができ
る。この場合、Ｎ型層４２ａとＮ+ 型ゲート層４５ａ、
４５ｂとが同電位になる。また、Ｐ型層４２ｂにチャネ
ル４２ｃが形成されるので、純粋に横方向（図示横方
向、以下同様）ＳＩＴ構造のみとなる。この結果縦方向
ＳＩＴ構造が形成されないので、より浅い拡散層でＳＩ
Ｔ４０を高耐圧にすることができる。更に、上述の第１
の発明の第２実施例（又は第２の発明の一実施例）と本
実施例とを組み合わせることにより、容易にＮチャネル
ＳＩＴとＰチャネルＳＩＴを同一基板上に形成すること
ができるので、容易にＳＩＴによるコンプリメンタリ回
路を形成することができる。
【００２３】図１３は第４の発明の一実施例の平面を示
し、図１４は図１３のＩ−Ｉ断面構造を示し、図１５は
図１３のＪ−Ｊ断面構造を示す。図１３〜図１５に示す
ＳＩＴ５０において、Ｐ型基板５１中に一導電型半導体
領域として島状Ｎ型層（ウェル層）５２ａが形成されて
いる。更に、Ｎ型層５２ａ中に島状Ｐ型層５２ｂが形成
されている。Ｐ型層５２ｂよりＰ型不純物濃度が高いＰ
+ 型ソース層５３及びＰ+ 型ドレイン層５４がＰ型層５
２ｂの表面側に形成されている。一導電型ゲート領域と
してＮ+ 型ゲート層５５ａ、５５ｂが、前記Ｐ型層５２
ｂのうち前記Ｐ+ 型ソース層５３とＰ+ 型ドレイン層５
４を連結する連結部分即ちチャネル５２ｄを挟むように
配置されている。更にチャネル５２ｄの図示上側に島状
Ｎ型層５２ｃが拡散形成されている。
【００２４】なお、ソース電極５７が酸化層５６のコン
タクトホール５６ａを介してＰ+ 型ソース層５３にオー
ミック接続されるように配置され、ドレイン電極５８が
酸化層５６のコンタクトホール５６ｄを介してＰ+ 型ド
レイン層５４にオーミック接続するように配置され、ゲ
ート電極５９が酸化層５６のコンタクトホール５６ｂ、
５６ｃを介してＮ+ 型ゲート層５５ａ、５５ｂにオーミ
ック接続するように配置されている。以上の構成によ
り、Ｐ型層５２ｂのうちＰ+ 型ソース層５３とＰ+ 型ド
レイン層５４を連結する連結部分即ちチャネル５２ｄが
Ｎ+ 型ゲート層５５ａ、５５ｂにより迂回させられてい
ないので、チャネル５２ｄを短くすることができる。こ
のため、ＳＩＴ５０のソース・ドレイン間オン時飽和電
圧を低くすることができる。また、横方向ＳＩＴ構造の
チャネル５２ｄと絶縁用酸化膜５６との間に、Ｎ+型ゲ
ート層５５ａ、５５ｂと同一導電型の拡散層５２ｃを設
けることにより、酸化膜５６とチャネル５２ｄとの間の
リークを低減することができる。又、半導体と酸化膜界
面の再結合電流を低減できる。
【００２５】図１６は第５の発明の一実施例の平面を示
し、図１７は図１６のＫ−Ｋ断面構造を示す。図１６及
び図１７において、複合トランジスタ６０は、ＭＯＳ形
電界効果トランジスタ６０ａとＳＩＴ６０ｂとからな
る。この複合トランジスタ６０においては、Ｐ型基板６
１中に第１一導電型半導体領域として島状Ｎ型層（ウェ
ル層）６２が形成されている。島状Ｎ型層６２内には、
第１他導電型半導体領域としてのＰ型層６３及び第２他
導電型半導体領域としてのＰ+ 型ソース層６４が形成さ
れている。更に、Ｐ+型ドレイン層６３ａが、Ｐ型層６
３の図示右端に隣接するように形成されている。ゲート
電極６５はゲート酸化層６５ａを介してチャネル６２ａ
（Ｐ+ 型ソース層６４とＰ型層６３との間のＮ型層６
２）を覆うように配置されている。第２一導電型半導体
領域として一対のＮ+ 型ゲート層６６ａ、６６ｂは、Ｐ
+型ドレイン層６３ａのチャネル６３ｂを挟むように配
置されている。
【００２６】ソース電極６８は、酸化層６７のコンタク
トホール６７ａを介してＰ+ 型ソース層６４に、更に、
酸化層６７のコンタクトホール６７ｂ、６７ｃを介して
Ｎ+型ゲート層６６ａ、６６ｂに、それぞれオーミック
コンタクトしている。ドレイン電極６９は、酸化層６７
のコンタクトホール６７ｄを介してＰ+ ドレイン層６３
ａにオーミックコンタクトしている。以上の構成によ
り、ＭＯＳ形電界効果トランジスタ６０ａは、Ｐ+ ソー
ス層６４、Ｐ型層（ドレイン層となる）６３、チャネル
６２ａ及びゲート電極６５からなる。一方、ＳＩＴ６０
ｂは、Ｐ型層（ソース層となる）６３、Ｐ+ ドレイン層
６３ａ及びＮ+ 型ゲート層６６ａ、６６ｂを有してい
る。このため、複合トランジスタ６０は、ＭＯＳ形電界
効果トランジスタ６０ａとＳＩＴ６０ｂを直列に接続し
たものとなる。更に、ＭＯＳ形電界効果トランジスタ６
０ａのソース６４とＳＩＴ６０ｂのゲート６６ａ、６６
ｂとがソース電極６８により接続されている。
【００２７】この場合、ＭＯＳ形電界効果トランジスタ
６０ａのゲート電極６５にＭＯＳ形電界効果トランジス
タ６０ａをオンにさせる電圧が印加されると、ＳＩＴ６
０ｂは、ノーマリオン形なので、オンのままとなるた
め、複合トランジスタ６０がオンとなる。この結果、ソ
ース電極６８とドレイン電極６９との間に電流が流れる
ことになる。一方、ＭＯＳ形電界効果トランジスタ６０
ａのゲート電極６５にＭ０Ｓトランジスタ６０ａをオフ
にする電圧が印加されると、ＭＯＳ形電界効果トランジ
スタ６０ａのドレイン領域であり、かつＳＩＴ６０ｂの
ソース領域であるＰ型層６３の電位がドレイン電極６９
の電位とほぼ等しくなるので、Ｐ型層６３とＮ+ 型ゲー
ト層６６ａ、６６ｂとの間は逆バイアス状態が大きくな
るため、ＳＩＴ６０ｂもオフとなる。この結果、複合ト
ランジスタ６０がオフとなり、このときの耐圧が著しく
高くなる。
【００２８】なお、図１６及び図１７に二点鎖線で示す
ように、コンタクトホール６７ａを広くし、ソース電極
６８を延長して、ソース電極６８が、コンタクトホール
６７ａを介してＰ+ ソース層６４及び島状Ｎ型層６２に
オーミックコンタクトするようにしてもよい。このよう
にすると、ゲート層６６ａ、６６ｂ、島状Ｎ型層６２及
びソース層６４を全て同電位に保つことが容易になる。
【００２９】図１８は前記図４に示す実施例の変形例を
示し、図１９は図１８のＬ−Ｌ断面構造を示し、図２０
は図１８のＭ−Ｍ断面構造を示す。図１８〜図２０にお
いて上述の第１の発明の第１実施例と同様に、Ｐ型基板
７１中に一導電型半導体領域として島状Ｎ型層７２が形
成されている。更に、Ｎ型層７２よりＮ型不純物濃度が
高いＮ+ 型ソース層７３及びＰ+ 型ドレイン層７４がＮ
型層７２の表面側に形成されている。他導電型ゲート領
域としてコ字形Ｐ+ 型ゲート層７５の両端部７５ａ、７
５ｂが、前記Ｎ型層７２のうち前記Ｎ+ 型ソース層７３
とＰ+ 型ドレイン層７４を連結する連結部分即ちチャネ
ル７２ａを挟むように配置されている。なお、ソース電
極７７が酸化層７６のコンタクトホール７６ｂを介して
Ｎ+ 型ソース層７３にオーミック接続されるように配置
され、ドレイン電極７８が酸化層７６のコンタクトホー
ル７６ｃを介してＰ+ 型ドレイン層７４にオーミック接
続するように配置され、ゲート電極７９が酸化層７６の
コンタクトホール７６ａを介してＰ+ 型ゲート層７５に
オーミック接続するように配置されている。
【００３０】以上の構成により、ソース層７３とドレイ
ン層７４とが逆の導電型となり、ゲート層７５とドレイ
ン層７４とが同じ導電型となるので、静電誘導サイリス
タ（ＳＩサイリスタ）として動作する。この場合、静電
誘導サイリスタがオンとなると、ゲート層７５のみなら
ずドレイン層７４からも正孔がＮ型層７２に注入される
ので、Ｎ型層７２の伝導度が高くなる。このため、耐圧
向上のためにゲート層７５とドレイン層７４との間隔を
長くしても、オン時飽和電圧は大きくならない。この結
果、高い耐圧と低いオン時飽和電圧とが達成できる。ま
たオン時飽和電圧を低くすると、オン時損失が低くな
る。なお、前記図４に示す実施例では、ドレイン層２４
がＮ+ 型であるので、ドレイン層２４からＮ型層２２に
正孔が注入されることがないので、ゲート層２５とドレ
イン層２４との間隔を長くするとオン時飽和電圧が高く
なる。
【００３１】図２１は前記図１０の変形例を示し、図２
２は図２１のＱ−Ｑ断面構造を示す。図２１及び図２２
において、Ｐ型基板８１中に一導電型半導体領域として
島状Ｎ型層（ウェル層）８２ａが形成されている。更
に、Ｎ型層８２ａの表面側に他導電型半導体領域として
島状Ｐ型層８２ｂが形成されている。Ｐ型層８２ｂより
Ｐ型不純物濃度が高いＰ+ 型ソース層８３及びＮ+ 型ド
レイン層８４がＰ型層８２ｂの表面側に形成されてい
る。一導電型ゲート領域としてＮ+ 型ゲート層８５ａ、
８５ｂが、前記Ｐ型層８２ｂのうち前記Ｐ+ 型ソース層
８３とＮ+ 型ドレイン層８４を連結する連結部分即ちチ
ャネル８２ｃを挟むように配置されている。なお、ソー
ス電極８７が酸化層８６のコンタクトホール８６ａを介
してｐ+ 型ソース層８３にオーミック接続されるように
配置され、ドレイン電極８８が酸化層８６のコンタクト
ホール８６ｄを介してＮ+ 型ドレイン層８４にオーミッ
ク接続するように配置され、ゲート電極８９が酸化層８
６のコンタクトホール８６ｂ、８６ｃを介してＮ+ 型ゲ
ート層８５ａ、８５ｂにオーミック接続するように配置
されている。
【００３２】以上の構成により、上述の図１０〜図１２
に示す実施例の動作とほぼ同様の動作をする。ただし、
上述の図１８〜図２０に示す実施例と同様に、トランジ
スタ動作の代わりにサイリスタ動作をする。また、上述
の図１８〜図２０に示す実施例と組み合わせて図２１及
び図２２に示す実施例を使用することにより、容易にコ
ンプリメンタリな回路を形成することができる。このた
め、回路の設計自由度が向上する。
【００３３】図２３は第６の発明の一実施例の平面を示
し、図２４は図２３のＲ−Ｒ断面構造を示す。図２３及
び図２４において、複合トランジスタ９０は、ＭＯＳ形
電界効果トランジスタ９０ａと静電誘導サイリスタ９０
ｂとからなる。この複合トランジスタ９０においては、
Ｐ型基板９１中に第１一導電型半導体領域として島状Ｎ
型層（ウェル層）９２が形成されている。島状Ｎ型層９
２内には、第１他導電型半導体領域としてのＰ型層９３
及び第２他導電型半導体領域としてのＰ+ 型ソース層９
４が形成されている。更に、Ｎ+型ドレイン層９３ａ
が、Ｐ型層９３の表面側に形成されている。ゲート電極
９５はゲート酸化層９５ａを介してチャネル９４ａ（Ｐ
+ ソース層９４とＰ型層９３との間のＮ型層９４ａ）を
覆うように配置されている。なお、この場合、横型２重
拡散ＭＯＳ（ＬＤＭＯＳ）構造になっている。第２一導
電型半導体領域として一対のＮ+ 型ゲート層９６ａ、９
６ｂは、Ｐ型層９３のチャネル９３ｂを挟むように配置
されている。ソース電極９８は、酸化層９７のコンタク
トホール９７ａを介してＰ+ 型ソース層９４及びＮ型層
９４ａに、更に、酸化層９７のコンタクトホール９７
ｂ、９７ｃを介してＮ+ ゲート層９６ａ、９６ｂに、そ
れぞれオーミックコンタクトしている。
【００３４】ドレイン電極９９は、酸化層９７のコンタ
クトホール９７ｄを介してＮ+ 型ドレイン層９３ａにオ
ーミックコンタクトしている。以上の構成により、ＭＯ
Ｓ形電界効果トランジスタ９０ａにおいて、チャネルと
なるＮ型層９４ａの厚さを薄くすることができるので、
ゲート長（ゲート電極９５の長さ）を短くすることがで
きる。このため、ＭＯＳ形電界効果トランジスタ９０ａ
を小型にすることができるので、複合トランジスタ９０
を小型にすることができる。更に、静電誘導サイリスタ
９０ｂにおいて、上述の図１８〜図２０に示す実施例と
同様に耐圧の向上及びオン時飽和電圧の低下を図ること
ができる。更に、オン時飽和電圧の低下により、オン時
損失の低下を図ることができる。なお、ソース電極９８
が、Ｐ+ 型ソース層９４、Ｎ型層９４ａ及びＮ+ 型ゲー
ト層９６ａ、９６ｂに、それぞれオーミックコンタクト
しているので、Ｐ+ 型ソース層９４、Ｎ型層９４ａ及び
Ｎ+ 型ゲート層９６ａ、９６ｂを同電位に保つことがで
きる。
【００３５】更に、以上の各発明の各実施例の構成にお
いて、縦型静電誘導サイリスタにて必要な埋め込み層を
使用していないので、高価なエピタキシャルウェハを使
用する必要がなく、安価なバルクウェハを使用できるの
で、コストを著しく下げることができる。なお、以上の
実施例において、ゲート領域（１５、２５、３５、４
５、５５、６６）を他の領域の半導体とショットキー接
合を形成する物質としてもよい。また、上述の各実施例
の半導体層において、Ｐ型層をＮ型層にし、一方Ｎ型層
をＰ型層にすることができる。また、上述の各実施例の
各トランジスタは、ＳＩＴに限定されず、電界効果トラ
ンジスタを含む電界効果型半導体装置でもよい。更に、
図１７のＭＯＳトランジスタを横型２重拡散ＭＯＳとし
てもよい。
【００３６】
【発明の効果】以上詳細に説明したように、本願発明の
電界効果型半導体装置に係わる第１の発明の構成によ
り、一導電型半導体領域のうちソース領域とドレイン領
域を連結する部分即ちチャネルが、ゲート領域により迂
回させられることがないので、前記チャネルを短くする
ことができる。このため、ソース・ドレイン間オン時飽
和電圧を低下させることができる。更に、ドレイン領域
の導電型を選択することにより、本願発明の電界効果型
半導体装置をトランジスタ又はサイリスタとして動作さ
せることができる。なお、このことは、以下の各発明に
おいても同様である。更に、第２の発明の構成により、
ＳＩＴの深さ方向の耐圧を高くすることができる。更
に、第３の発明の構成により、上述の第１の発明の構成
と組み合わせて使用することにより、コンプリメンタリ
な回路構成を実現できるため、回路の設計自由度が増
す。更に、第４の発明の構成により、チャネルを流れる
電流の素子表面リークを防ぐことができる。更に、第５
の発明の構成により、ＭＯＳ形電界効果トランジスタの
耐圧を著しく向上させることができる。更に、第６の発
明の構成により、複合トランジスタを構成するＭＯＳ型
電界効果トランジスタを小型にすることができるので、
複合トランジスタを小型にすることができる。このた
め、この複合トランジスタを集積回路に使用すると、集
積回路の集積度を向上することができ、更に、集積回路
のコストを下げることができる。
【図面の簡単な説明】
【図１】本願の第１の発明の第１実施例の平面図であ
る。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】本願の第１の発明の第２実施例の平面図であ
る。
【図５】図４のＣ−Ｃ断面図である。
【図６】図４のＤ−Ｄ断面図である。
【図７】本願の第２の発明の一実施例の平面図である。
【図８】図７のＥ−Ｅ断面図である。
【図９】図７のＦ−Ｆ断面図である。
【図１０】本願の第３の発明の一実施例の平面図であ
る。
【図１１】図１０のＧ−Ｇ断面図である。
【図１２】図１０のＨ−Ｈ断面図である。
【図１３】本願の第４の発明の一実施例の平面図であ
る。
【図１４】図１３のＩ−Ｉ断面図である。
【図１５】図１３のＪ−Ｊ断面図である。
【図１６】本願の第５の発明の一実施例の平面図であ
る。
【図１７】図１６のＫ−Ｋ断面図である。
【図１８】前記図４に示す実施例の変形例の平面図であ
る。
【図１９】図１８のＬ−Ｌ断面図である。
【図２０】図１８のＭ−Ｍ断面図である。
【図２１】前記図１０に示す実施例の変形例の平面図で
ある。
【図２２】図２１のＱ−Ｑ断面図である。
【図２３】本願の第６の発明の一実施例の平面図であ
る。
【図２４】図２３のＲ−Ｒ断面図である。
【図２５】従来例の断面図である。
【符号の説明】
１２ Ｎ型層 １２ａ〜１２ｄ チャネル １３ Ｎ+ 型ソース層 １４ Ｎ+ 型ドレイン層 １５ａ〜１５ｄ Ｐ+ 型ゲート層 ２２ Ｎ型層 ２２ａ チャネル ２３ Ｎ+ 型ソース層 ２４ Ｎ+ 型ドレイン層 ２５ Ｐ+ 型ゲート層 ３３ Ｎ+ 型ソース層 ３３ａ Ｎ+ 型ソース層の深さ方向端面 ３５ｃ Ｐ+ 型フローティングゲート層 ４２ａ Ｎ型層 ４２ｂ Ｐ型層 ４３ Ｐ+ 型ソース層 ４４ Ｐ+ 型ドレイン層 ５２ｂ Ｐ型層 ５２ｃ Ｎ型層 ６２ Ｎ型層 ６３ Ｐ型層 ６３ａ Ｐ+ 型ドレイン層 ６４ Ｐ+ 型ソース層 ６５ ゲート電極 ６５ａ ゲート酸化層 ６６ａ、６６ｂ Ｎ+ 型ゲート層 ６８ ソース電極 ７２ Ｎ型層 ７２ａ チャネル ７３ Ｎ+ 型ソース層 ７４ Ｐ+ 型ドレイン層 ７５ Ｐ+ 型ゲート層 ８２ａ Ｎ型層 ８２ｂ Ｐ型層 ８３ Ｐ+ 型ソース層 ８４ Ｎ+ 型ドレイン層 ９２ Ｎ型層 ９３ Ｐ型層 ９３ａ Ｎ+ 型ドレイン層 ９４ Ｐ+ 型ソース層 ９４ａ Ｎ型層 ９５ ゲート電極 ９５ａ ゲート酸化層 ９６ａ、９６ｂ Ｎ+ 型ゲート層 ９８ ソース電極

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 一導電型半導体領域の表面側に、一導電
    型のソース領域及び一導電型又は他導電型のドレイン領
    域を配置し、前記一導電型半導体領域のうち前記ソース
    領域とドレイン領域を連結する部分を挟むように他導電
    型ゲート領域を前記ソース領域及びドレイン領域と同一
    の表面側に配置したことを特徴とする電界効果型半導体
    装置。
  2. 【請求項２】 ソース領域の深さ方向端面に隣接して他
    導電型半導体領域を配置したことを特徴とする請求項１
    記載の電界効果型半導体装置。
  3. 【請求項３】 一導電型半導体領域の表面側に他導電型
    半導体領域を設け、該他導電型半導体領域の表面側に他
    導電型ソース領域及び一導電型又は他導電型ドレイン領
    域を配置し、前記他導電型半導体領域のうち該ソース領
    域とドレイン領域を連結する部分を挟むように一導電型
    ゲート領域を前記ソース領域及びドレイン領域と同一の
    表面側に配置したことを特徴とする電界効果型半導体装
    置。
  4. 【請求項４】 ソース領域とドレイン領域を連結する部
    分の表面側にこの部分の導電型と反対の導電型の層を設
    けたことを特徴とする請求項１又は３記載の電界効果型
    半導体装置。
  5. 【請求項５】 第１一導電型半導体領域と、 該第１一導電型半導体領域内に設けられている第１他導
    電型半導体領域と、 該第１他導電型半導体領域に隣接するように配置された
    一導電型又は他導電型ドレイン領域と、 前記第１他導電型半導体領域を挟むように配置されてい
    る第２一導電型半導体領域と、 前記第１一導電型半導体領域内において、前記第２一導
    電型半導体領域に関して前記ドレイン領域と反対側に
    て、前記第１他導電型半導体領域から所定距離離れて配
    置されている第２他導電型半導体領域と、 前記第１他導電型半導体領域と前記第２他導電型半導体
    領域端部の間の前記第１一導電型半導体領域を絶縁層を
    介して覆っているゲート電極と、 前記第２一導電型半導体領域と第２他導電型半導体領域
    を電気的に接続する導電部材とを具備することを特徴と
    する電界効果型半導体装置。
  6. 【請求項６】 第１一導電型半導体領域と、 該第１一導電型半導体領域内に設けられている第１他導
    電型半導体領域と、 該第１他導電型半導体領域に隣接するように配置された
    一導電型又は他導電型ドレイン領域と、 前記第１他導電型半導体領域を挟むように配置されてい
    る第２一導電型半導体領域と、 前記第２一導電型半導体領域に関して前記ドレイン領域
    と反対側にて、前記第１他導電型半導体領域に接してい
    る第３一導電型半導体領域と、 前記第２一導電型半導体領域に関して前記ドレイン領域
    と反対側にて、前記第３一導電型半導体領域を介して前
    記第１他導電型半導体領域に接している第２他導電型半
    導体領域と、 前記第１他導電型半導体領域と前記第２他導電型半導体
    領域端部の間の前記第３一導電型半導体領域を絶縁層を
    介して覆っているゲート電極と、 前記第２一導電型半導体領域、第３一導電型半導体領域
    及び第２他導電型半導体領域を電気的に接続する導電部
    材とを具備することを特徴とする電界効果型半導体装
    置。
JP6141806A 1994-03-02 1994-06-23 電界効果型半導体装置 Pending JPH07297409A (ja)

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