JPH07295509A

JPH07295509A - Ｅｌ素子駆動方法

Info

Publication number: JPH07295509A
Application number: JP6086839A
Authority: JP
Inventors: Kaname Iga; 要伊賀
Original assignee: TEC CORP
Current assignee: TEC CORP
Priority date: 1994-04-25
Filing date: 1994-04-25
Publication date: 1995-11-10

Abstract

(57)【要約】【目的】どのＥＬ素子も同じ発光輝度で駆動する。【構成】画素のシリアルデータＶＤＡＴＡをシフトレジ
スタ４３に入力しラッチ回路４２でラッチする。そして
ＡＮＤ回路４１でラッチ回路からのデータとタイミング
コントローラ３８からのデータブランキング信号ＢＬＮ
Ｋ1 〜ＢＬＮＫ8との論理積を取ることにより、薄膜Ｅ
Ｌパネル３０の各データ電極３２1 〜３２8 の入力端子
に印加する電圧の時間幅を変化させ、各走査電極３４1
〜３４8 の入力端子からの距離が遠くなるほど各走査電
極と各データ電極との交差部の各ＥＬ素子に印加する電
圧が発光のための閾値電圧を越える時間が長くなるよう
に制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＬ（エレクトロ・ル
ミネッセンス）発光を行うＥＬ素子の駆動方法に関す
る。

【０００２】

【従来の技術】例えばディスプレイ装置等に用いられる
薄膜ＥＬパネルは、図８に示すように、ガラス基板１上
にＩＴＯ等からなる帯状透明電極である複数、例えば８
本の下部電極をデータ電極２1 〜２8 として配列し、そ
の上にＳｉＯ₂，ＳｉＮもしくはＴａ₂Ｏ₅等からなる
下部誘電体層３、発光中心となるＭｎ等の活性剤をドー
プしたＺｎＳからなる発光層４、ＳｉＯ₂並びにＳｉ₃
ＮもしくはＴａ₂Ｏ₅等からなる上部誘電体層５で構成
されるＥＬ層を設け、さらにその上にデータ電極２1 〜
２8 と直交する方向にＡｌ等の金属からなる帯状の８本
の上部電極を走査電極６1 〜６8 として設けた構造にな
っている。そして各走査電極６1 〜６8 と各データ電極
２1 〜２8 の各交差部にて両電極で挟まれるＥＬ層が１
つの画素を構成するＥＬ素子になっている。

【０００３】ＥＬ層の各ＥＬ素子は容量性の負荷とな
り、薄膜ＥＬパネルの等価回路は図９に示すようにな
る。前記走査電極６1 〜６8 は、それぞれ入力端子Ｓ11
〜Ｓ18、Ｓ21〜Ｓ28を設けている。前記データ電極２1
〜２8 は、それぞれ入力端子Ｄ11〜Ｄ18、Ｄ21〜Ｄ28を
設けている。

【０００４】従来の薄膜ＥＬパネル駆動装置は、図１０
に示すように、薄膜ＥＬパネル１１の走査電極６1 〜６
8 に走査側ドライバ回路１２、ラッチ回路１３及びシフ
トレジスタ１４を順次接続する。そしてタイミングコン
トローラ１５からシフトレジスタ１４にシフトクロック
信号ＳＣＫ2 及びシリアルデータＳＤＡＴＡを入力し、
ラッチ回路１３にラッチ信号ＬＡＴＣＨ2 を入力する。

【０００５】また、薄膜ＥＬパネル１１のデータ電極２
1 〜２8 にデータ側ドライバ回路１６、ＥＸ−ＯＲ回路
（排他的論理和回路）１７、ラッチ回路１８及びシフト
レジスタ１９を順次接続する。そしてタイミングコント
ローラ１５からシフトレジスタ１９にシフトクロック信
号ＳＣＫ1 を入力し、ラッチ回路１８にラッチ信号ＬＡ
ＴＣＨ1 を入力し、ＥＸ−ＯＲ回路１７に正極性印加フ
ィールドか負極性印加フィールドかの状態によって変化
するフィールド信号ＦＲを入力している。

【０００６】前記シフトレジスタ１９には、また１画面
分のデータを格納したフレームメモリからパラレル／シ
リアル変換回路を介してシリアル変換された画素のシリ
アルデータＶＤＡＴＡが入力される。

【０００７】薄膜ＥＬパネル１１の画素となる各ＥＬ素
子の交流パルス信号印加時の電圧−出力輝度特性を示す
と図１１に示すようになっている。

【０００８】各走査電極６1 〜６8 にはドライバ回路１
２から図１２に示すような中心電圧Ｖc ＝２０Ｖ、正パ
ルスＶp ＝２２０Ｖ、負パルスＶn ＝−１８０Ｖの高圧
パルスＳ1 〜Ｓ8 が各走査電極６1 〜６8 を走査するよ
うに連続的に印加される。

【０００９】また、図１３に示すように、前記シフトレ
ジスタ１９に画素のシリアルデータＶＤＡＴＡがシフト
クロック信号ＳＣＫ1 に同期して順次格納され、そのデ
ータが高圧パルスＳ1 〜Ｓ8 のパルス間で発生するラッ
チ信号ＬＡＴＣＨ1 により８ビット単位でラッチ回路１
８にラッチされる。

【００１０】ラッチ回路１８からの出力はＥＬ素子を発
光させるときにはＨレベルとなる信号でＥＸ−ＯＲ回路
１７に入力する。ＥＸ−ＯＲ回路１７にはまた、高圧パ
ルスＳ1 〜Ｓ8 が正極性のときにはＨレベルとなり、負
極性のときにはＬレベルとなるフィールド信号ＦＲが入
力する。

【００１１】ここで任意の画素（ｍ，ｎ）、（ｍ＋１，
ｎ＋１）が発光し、画素（ｍ，ｎ＋１）、（ｍ＋１，
ｎ）が非発光となる場合の動作について述べると、図１
５に示すように、ｍ番目の走査電極の入力端子Ｓm に２
２０Ｖの正の高圧パルスが印加されているときにデータ
電極側のラッチ信号ＬＡＴＣＨn はＨレベルで、ラッチ
信号ＬＡＴＣＨn+1 はＬレベルで、フィールド信号ＦＲ
はＨレベルなので、ｎ番目のＥＸ−ＯＲ回路１７の出力
はＬレベルとなり、ｎ＋１番目のＥＸ−ＯＲ回路１７の
出力はＨレベルとなって、ｎ番目のデータ電極の入力端
子Ｄn には０Ｖの信号が印加され、ｎ＋１番目のデータ
電極の入力端子Ｄn+1 には４０Ｖの信号が印加される。

【００１２】これにより画素（ｍ，ｎ）に相当するＥＬ
素子は正の閾値電圧２００Ｖを越える電圧２２０Ｖの印
加により発光し、また画素（ｍ，ｎ＋１）に相当するＥ
Ｌ素子は正の閾値電圧２００Ｖを越えない電圧１８０Ｖ
の印加により非発光となる。

【００１３】また、ｍ番目の走査電極の入力端子Ｓm に
−１８０Ｖの負の高圧パルスが印加されているときにデ
ータ電極側のラッチ信号ＬＡＴＣＨn はＨレベルで、ラ
ッチ信号ＬＡＴＣＨn+1 はＬレベルで、フィールド信号
ＦＲはＬレベルなので、ｎ番目のＥＸ−ＯＲ回路１７の
出力はＨレベルとなり、ｎ＋１番目のＥＸ−ＯＲ回路１
７の出力はＬレベルとなって、ｎ番目のデータ電極の入
力端子Ｄn には４０Ｖの信号が印加され、ｎ＋１番目の
データ電極の入力端子Ｄn+1 には０Ｖの信号が印加され
る。

【００１４】これにより画素（ｍ，ｎ）に相当するＥＬ
素子は負の閾値電圧−２００Ｖを越える電圧−２２０Ｖ
の印加により発光し、また画素（ｍ，ｎ＋１）に相当す
るＥＬ素子は負の閾値電圧−２００Ｖを越えない電圧−
１８０Ｖの印加により非発光となる。

【００１５】また、ｍ＋１番目の走査電極の入力端子Ｓ
m+1 に２２０Ｖの正の高圧パルスが印加されているとき
にデータ電極側のラッチ信号ＬＡＴＣＨn はＨレベル
で、ラッチ信号ＬＡＴＣＨn+1 はＨレベルで、フィール
ド信号ＦＲはＨレベルなので、ｎ番目のＥＸ−ＯＲ回路
１７の出力はＨレベルとなり、ｎ＋１番目のＥＸ−ＯＲ
回路１７の出力はＬレベルとなって、ｎ番目のデータ電
極の入力端子Ｄn には４０Ｖの信号が印加され、ｎ＋１
番目のデータ電極の入力端子Ｄn+1 には０Ｖの信号が印
加される。

【００１６】これにより画素（ｍ＋１，ｎ）に相当する
ＥＬ素子は正の閾値電圧２００Ｖを越えない電圧１８０
Ｖの印加により非発光となり、また画素（ｍ＋１，ｎ＋
１）に相当するＥＬ素子は正の閾値電圧２００Ｖを越え
る電圧２２０Ｖの印加により発光する。

【００１７】また、ｍ＋１番目の走査電極の入力端子Ｓ
m+1 に−１８０Ｖの負の高圧パルスが印加されていると
きにデータ電極側のラッチ信号ＬＡＴＣＨn はＬレベル
で、ラッチ信号ＬＡＴＣＨn+1 はＨレベルで、フィール
ド信号ＦＲはＬレベルなので、ｎ番目のＥＸ−ＯＲ回路
１７の出力はＬレベルとなり、ｎ＋１番目のＥＸ−ＯＲ
回路１７の出力はＨレベルとなって、ｎ番目のデータ電
極の入力端子Ｄn には０Ｖの信号が印加され、ｎ＋１番
目のデータ電極の入力端子Ｄn+1 には４０Ｖの信号が印
加される。

【００１８】これにより画素（ｍ＋１，ｎ）に相当する
ＥＬ素子は負の閾値電圧−２００Ｖを越えない電圧−１
８０Ｖの印加により非発光となり、また画素（ｍ＋１，
ｎ＋１）に相当するＥＬ素子は負の閾値電圧−２００Ｖ
を越える電圧−２２０Ｖの印加により発光する。

【００１９】次に薄膜ＥＬパネルに対して矩形的な正負
の連続信号を印加した場合の発光輝度について２つの一
般的な特性を説明する。

【００２０】第１の特性は、図１４に示すような周期Ｔ
f 、パルス幅Ｔp の正負対称の信号を印加したとき、図
１６に示すようにテューティであるパルス幅Ｔp が大き
い方が発光輝度が大きくなるという特性である。

【００２１】これは信号を印加したときにＥＬ内部の分
極の度合いがパルス幅Ｔp が大きい方が強くなり、次の
逆極性のパルス信号が印加する際に対向する電極へ移動
する電子もしくは正孔の数が増加することになり、発光
に寄与する発光中心に衝突し励起するキャリアの数が増
加するためである。

【００２２】第２の特性は、図１７に示すように定電流
源２０により電流値を制御してＥＬ素子２１への印加信
号のチャージ時間を変化させると、図１８に示すように
チャージ時間Ｔr が短いほど発光輝度が高くなるという
特性である。

【００２３】これはチャージ時間Ｔr を図１９の(a) に
示すようにＴr1とし、定電流源２０の電流値を図１９の
(b) に示すようにＩ1 とすると、ＥＬ素子の発光輝度は
図１９の(c) に示すようになるのに対して、チャージ時
間Ｔr を図１９の(d) に示すようにＴr2（＜Ｔr1）と
し、定電流源２０の電流値を図１９の(e) に示すように
Ｉ2 （＞Ｉ1 ）とすると、ＥＬ素子の発光輝度は図１９
の(f) に示すように大きくなる。

【００２４】これは電流値が大きい方が単位時間当たり
にＥＬ素子２１の内部電荷が移動する量が大きく、ＥＬ
の内部でキャリアが発光中心に衝突し励起する確率が大
きくなるためである。

【００２５】

【発明が解決しようとする課題】図８及び図９に示す薄
膜ＥＬパネルの各走査電極６1 〜６8 、その各走査電極
６1 〜６8 に接続したＥＬ素子及び各データ電極２1 〜
２9 から構成される回路網の簡略な等価回路を示すと図
２０に示すようになる。図中Ｓ11〜Ｓ18、Ｓ21〜Ｓ28は
各走査電極６1 〜６8 の入力端子、Ｄ11〜Ｄ18は各デー
タ電極２1 〜２9の入力端子、ＲS は走査電極の各ＥＬ
素子間におけるパネル上の配線抵抗、ＲDはデータ電極
の各ＥＬ素子間におけるパネル上の配線抵抗、ＣELはＥ
Ｌ素子の容量成分である。

【００２６】例えば入力端子Ｓ11〜Ｓ18側から走査電極
に図２１の(a) に示すような矩形の高圧パルスを印加す
ると、その高圧パルスはＥＬ素子自身の容量及び配線抵
抗により入力端子からの距離が長くなるほど時定数が大
きくなってなまったパルス波形となる。すなわち、一番
手前のＥＬ素子（ｎ，１）には図２１の(b) に示すよう
なパルス波形が印加するのに対して一番離れたＥＬ素子
（ｎ，８）には図２１の(c) に示すようななまったパル
ス波形が印加する。

【００２７】すなわち、データ電極２1 〜２9 の入力端
子Ｄ11〜Ｄ18に対して図２２の(a)に示すような電圧波
形が印加すると、ＥＬ素子（ｎ，１）に印加する走査電
極６1 〜６8 の入力端子Ｓ11〜Ｓ18からの高圧パルス波
形は図２２の(b) に示すようになるため、ＥＬ素子
（ｎ，１）の両端間に印加する電圧波形は図２２の(c)
に示すようになるのに対して、ＥＬ素子（ｎ，８）に印
加する走査電極６1 〜６8の入力端子Ｓ11〜Ｓ18からの
高圧パルス波形は図２２の(d) に示すようになるため、
ＥＬ素子（ｎ，８）の両端間に印加する電圧波形は図２
２の(e) に示すようになる。すなわち、ＥＬ素子（ｎ，
１）とＥＬ素子（ｎ，８）とでチャージ時間Ｔr に差が
生じることになる。

【００２８】そしてＥＬ素子の第２の特性からＥＬ素子
（ｎ，１）とＥＬ素子（ｎ，８）との間に輝度差が生
じ、すなわち、ＥＬ素子（ｎ，１）の輝度が高く、ＥＬ
素子（ｎ，８）の輝度が低くなり、ＥＬパネル全体で見
た場合に表示品位が損なわれることになる。

【００２９】このことは、走査電極６1 〜６8 の入力端
子Ｓ11〜Ｓ18のみでなく、入力端子Ｓ11〜Ｓ18と入力端
子Ｓ21〜Ｓ28の両方から高圧パルスを印加してもＥＬ素
子（ｎ，１）とＥＬ素子（ｎ，８）は同じ輝度になる
が、中央部のＥＬ素子（ｎ，４）やＥＬ素子（ｎ，５）
は輝度が低くなり、同様の問題を生じる。

【００３０】このような現象は高解像度型の個々のＥＬ
素子が小さくその負荷容量が数ｐＦというＥＬパネルで
はそれ程問題にならないが、１つの画素が数ミリ角とい
った大きなＥＬ素子を配列したＥＬパネルで負荷容量が
１０ｐＦを越えるものでは輝度の差が顕著となり、その
結果表示品位が低下することになる。

【００３１】そこで本発明は、どのＥＬ素子に対しても
同じ発光輝度で駆動でき、例えばＥＬパネルに適用した
場合には表示品位を向上できるＥＬ素子駆動方法を提供
する。

【００３２】

【課題を解決するための手段と作用】請求項１対応の発
明は、複数の走査電極と複数のデータ電極をマトリック
ス状に配置し、各電極の交差部で発光単位となるＥＬ素
子を形成し、各走査電極に正、負に交互に反転する高圧
パルス信号を印加すると共に各データ電極にデータに基
づいて低圧信号を印加することにより各ＥＬ素子に閾値
電圧を越える所望の正、負の極性の電圧を交互に印加し
て選択的に発光駆動するものにおいて、少なくとも各走
査電極に対する高圧パルスの印加点からの距離が遠いＥ
Ｌ素子ほど閾値電圧を越える正、負の極性の電圧の時間
を長く設定したことにある。

【００３３】これにより高圧パルスの印加点からの距離
が近いＥＬ素子は印加する高圧パルスの波形が矩形波に
近くチャージ時間が短いが、閾値を越える電圧の印加時
間が短く、また、高圧パルスの印加点からの距離が遠い
ＥＬ素子は印加する高圧パルスの波形がなまってチャー
ジ時間が長くなるが、閾値を越える電圧の印加時間が長
いので、発光輝度は高圧パルスの印加点からの距離が近
いＥＬ素子も距離が遠いＥＬ素子も略同等となる。

【００３４】

【実施例】以下、本発明の実施例を図面を参照して説明
する。なお、この実施例は本発明を薄膜ＥＬパネルのＥ
Ｌ素子駆動に適用したものについて述べる。

【００３５】図１において、３０は薄膜ＥＬパネルで、
この薄膜ＥＬパネル３０は、ガラス基板３１上にＩＴＯ
等からなる帯状透明電極である複数、例えば８本の下部
電極をデータ電極３２1 〜３２8 として配列し、その上
にＳｉＯ₂，ＳｉＮもしくはＴａ₂Ｏ₅等からなる下部
誘電体層、発光中心となるＭｎ等の活性剤をドープした
ＺｎＳからなる発光層、ＳｉＯ₂並びにＳｉ₃Ｎもしく
はＴａ₂Ｏ₅等からなる上部誘電体層で構成されるＥＬ
層３３を設け、さらにその上にデータ電極３２1 〜３２
8 と直交する方向にＡｌ等の金属からなる帯状の８本の
上部電極を走査電極３４1 〜３４8 として配列してい
る。そして各走査電極３４1 〜３４8 と各データ電極３
２1 〜３２8 の各交差部にて両電極で挟まれるＥＬ層が
１つの画素となるＥＬ素子を構成している。

【００３６】前記薄膜ＥＬパネル３０の走査電極３４1
〜３４8 に走査側ドライバ回路３５の８つの出力端子を
接続し、その走査側ドライバ回路３５の８つの入力端子
にラッチ回路３６の８つの出力端子を接続し、そのラッ
チ回路３６の８つの入力端子にシフトレジスタ３７の８
つの出力端子を接続している。

【００３７】そしてタイミングコントローラ３８から前
記シフトレジスタ３７の入力端子にシフトクロック信号
ＳＣＫ2 及びシリアルデータＳＤＡＴＡを入力し、また
前記ラッチ回路３６にラッチ信号ＬＡＴＣＨ2 を入力し
ている。

【００３８】また、前記薄膜ＥＬパネル３０のデータ電
極３２1 〜３２8 にデータ側ドライバ回路３９の８つの
出力端子を接続し、そのデータ側ドライバ回路３９の８
つの入力端子にＥＸ−ＯＲ（排他的論理和）回路４０の
８つの出力端子を接続している。前記ＥＸ−ＯＲ回路４
０の入力端子にＡＮＤ回路４１の出力端子を接続し、そ
のＡＮＤ回路４１の入力端子にラッチ回路４２の８つの
出力端子を接続し、そのラッチ回路４２の８つの入力端
子にシフトレジスタ４３の８つの出力端子を接続してい
る。

【００３９】前記ＥＸ−ＯＲ回路４０及びＡＮＤ回路４
１は図２に示すように、それぞれ８個の２入力ＥＸ−Ｏ
Ｒゲート、２入力ＡＮＤゲートからなり、前記ＥＸ−Ｏ
Ｒ回路４０は各ＥＸ−ＯＲゲートの一方の入力端子に前
記各ＡＮＤゲートの出力をそれぞれ入力し、他方の入力
端子に前記タイミングコントローラ３８からのフィール
ド信号ＦＲを共通に入力している。前記ＡＮＤ回路４１
は各ＡＮＤゲートの一方の入力端子に前記ラッチ回路４
２の出力をそれぞれ入力し、他方の入力端子に前記タイ
ミングコントローラ３８からのデータブランキング信号
ＢＬＫ1 〜ＢＬＫ8 をそれぞれ入力している。

【００４０】フィールド信号ＦＲは正極性印加フィール
ドか負極性印加フィールドかの状態によってレベルが変
化する信号であり、データブランキング信号ＢＬＮＫ1
〜ＢＬＮＫ8 は出力データを部分的にブランキングする
信号で、前記各走査電極３４1 〜３４8 の高圧パルスの
入力端子からの距離が離れているＥＬ素子ほどブランキ
ング時間Ｔa が短くなるように設定している。

【００４１】前記タイミングコントローラ３８は、また
前記シフトレジスタ４３にシフトクロック信号ＳＣＫ1
を供給し、前記ラッチ回路４２にラッチ信号ＬＡＴＣＨ
1 を供給している。

【００４２】前記シフトレジスタ４３には、また１画面
分のデータを格納したフレームメモリからパラレル／シ
リアル変換回路を介してシリアル変換された画素のシリ
アルデータＶＤＡＴＡが入力されるようになっている。

【００４３】前記各走査電極３４1 〜３４8 には前記走
査側ドライバ回路３５から図１２に示すような中心電圧
Ｖc ＝２０Ｖ、正パルスＶp ＝２２０Ｖ、負パルスＶn
＝−１８０Ｖの高圧パルスが各走査電極３４1 〜３４8
を走査するように連続的に印加されるようになってる。

【００４４】一方、前記シフトレジスタ４３には画素の
シリアルデータＶＤＡＴＡがシフトクロック信号ＳＣＫ
1 に同期して順次格納され、前記各走査電極３４1 〜３
４8に印加される高圧パルスのパルス間で出力されるラ
ッチ信号ＬＡＴＣＨ1 により前記シフトレジスタ４３に
格納したデータが８ビット単位で前記ラッチ回路４２に
ラッチされるようになっている。

【００４５】前記ラッチ回路４２にラッチされたデータ
は画素を発光させる場合にはＨレベル信号として出力
し、非発光の場合にはＬレベル信号として出力する。

【００４６】ここで任意の画素（ｍ，ｎ）、（ｍ＋１，
ｎ＋１）が発光し、画素（ｍ，ｎ＋１）、（ｍ＋１，
ｎ）が非発光となる場合の動作について述べる。なお、
ｎ番目のデータ電極Ｄn に接続されたＥＬ素子はｎ＋１
番目のデータ電極Ｄn+1 に接続されたＥＬ素子よりもそ
れぞれ接続される走査電極の入力端子に近いところに位
置するものとする。

【００４７】図３に示すように、先ずｍ番目の走査電極
の入力端子Ｓm に２２０Ｖの正の高圧パルスが印加され
ているときにデータ電極側のラッチ信号ＬＡＴＣＨn は
Ｈレベル、ラッチ信号ＬＡＴＣＨn+1 はＬレベルとな
る。また、データブランキング信号ＢＬＫn 及びＢＬＫ
n+1 はそれぞれブランキング時間Ｔa1，Ｔa2の期間Ｌレ
ベルとなってＡＮＤ回路４１の出力を強制的にＬレベル
の状態にし、ラッチ出力を強制的にデータを非発光の状
態にする。

【００４８】この状態でフィールド信号ＦＲがＨレベル
であると、ｎ番目のＥＸ−ＯＲ回路４０の出力はブラン
キング時間Ｔa1が経過するとＬレベルとなり、ｎ＋１番
目のＥＸ−ＯＲ回路１７の出力はＨレベルとなって、ｎ
番目のデータ電極の入力端子Ｄn にはブランキング時間
Ｔa1の間４０Ｖでその後０Ｖとなる信号が印加され、ｎ
＋１番目のデータ電極の入力端子Ｄn+1 には４０Ｖの信
号が印加される。

【００４９】これにより画素（ｍ，ｎ）に相当するＥＬ
素子はブランキング時間Ｔa1の経過後に正の閾値電圧２
００Ｖを越える電圧２２０Ｖの印加により発光し、また
画素（ｍ，ｎ＋１）に相当するＥＬ素子は正の閾値電圧
２００Ｖを越えない電圧１８０Ｖの印加により非発光と
なる。

【００５０】また、ｍ番目の走査電極の入力端子Ｓm に
−１８０Ｖの負の高圧パルスが印加されているときにデ
ータ電極側のラッチ信号ＬＡＴＣＨn はＨレベル、ラッ
チ信号ＬＡＴＣＨn+1 はＬレベルとなる。また、データ
ブランキング信号ＢＬＫn 及びＢＬＫn+1 はそれぞれブ
ランキング時間Ｔa1，Ｔa2の期間ＬレベルとなってＡＮ
Ｄ回路４１の出力を強制的にＬレベルの状態にし、ラッ
チ出力を強制的にデータを非発光の状態にする。

【００５１】この状態でフィールド信号ＦＲがＬレベル
であると、ｎ番目のＥＸ−ＯＲ回路４０の出力はブラン
キング時間Ｔa1が経過するとＨレベルとなり、ｎ＋１番
目のＥＸ−ＯＲ回路１７の出力はＬレベルとなって、ｎ
番目のデータ電極の入力端子Ｄn にはブランキング時間
Ｔa1の間０Ｖでその後４０Ｖとなる信号が印加され、ｎ
＋１番目のデータ電極の入力端子Ｄn+1 には０Ｖの信号
が印加される。

【００５２】これにより画素（ｍ，ｎ）に相当するＥＬ
素子はブランキング時間Ｔa1の経過後に負の閾値電圧−
２００Ｖを越える電圧−２２０Ｖの印加により発光し、
また画素（ｍ，ｎ＋１）に相当するＥＬ素子は負の閾値
電圧−２００Ｖを越えない電圧−１８０Ｖの印加により
非発光となる。

【００５３】また、ｍ＋１番目の走査電極の入力端子Ｓ
m+1 に２２０Ｖの正の高圧パルスが印加されているとき
にデータ電極側のラッチ信号ＬＡＴＣＨn はＬレベル、
ラッチ信号ＬＡＴＣＨn+1 はＨレベルとなる。また、デ
ータブランキング信号ＢＬＫn 及びＢＬＫn+1 はそれぞ
れブランキング時間Ｔa1，Ｔa2の期間Ｌレベルとなって
ＡＮＤ回路４１の出力を強制的にＬレベルの状態にし、
ラッチ出力を強制的にデータを非発光の状態にする。

【００５４】この状態でフィールド信号ＦＲがＨレベル
であると、ｎ番目のＥＸ−ＯＲ回路４０の出力はＨレベ
ルとなり、ｎ＋１番目のＥＸ−ＯＲ回路１７の出力はブ
ランキング時間Ｔa2が経過するとＬレベルとなって、ｎ
番目のデータ電極の入力端子Ｄn には４０Ｖの信号が印
加され、ｎ＋１番目のデータ電極の入力端子Ｄn+1 には
ブランキング時間Ｔa2の間４０Ｖでその後０Ｖとなる信
号が印加される。

【００５５】これにより画素（ｍ＋１，ｎ）に相当する
ＥＬ素子は正の閾値電圧２００Ｖを越えない電圧１８０
Ｖの印加により非発光となり、また画素（ｍ＋１，ｎ＋
１）に相当するＥＬ素子はブランキング時間Ｔa2の経過
後に正の閾値電圧２００Ｖを越える電圧２２０Ｖの印加
により発光する。

【００５６】また、ｍ＋１番目の走査電極の入力端子Ｓ
m+1 に−１８０Ｖの負の高圧パルスが印加されていると
きにデータ電極側のラッチ信号ＬＡＴＣＨn はＬレベ
ル、ラッチ信号ＬＡＴＣＨn+1 はＨレベルとなる。ま
た、データブランキング信号ＢＬＫn 及びＢＬＫn+1 は
それぞれブランキング時間Ｔa1，Ｔa2の期間Ｌレベルと
なってＡＮＤ回路４１の出力を強制的にＬレベルの状態
にし、ラッチ出力を強制的にデータを非発光の状態にす
る。

【００５７】この状態でフィールド信号ＦＲがＬレベル
であると、ｎ番目のＥＸ−ＯＲ回路４０の出力はＬレベ
ルとなり、ｎ＋１番目のＥＸ−ＯＲ回路１７の出力はブ
ランキング時間Ｔa2が経過するとＨレベルとなり、ｎ番
目のデータ電極の入力端子Ｄn には０Ｖの信号が印加さ
れ、ｎ＋１番目のデータ電極の入力端子Ｄn+1 にはブラ
ンキング時間Ｔa2の間０Ｖでその後４０Ｖとなる信号が
印加される。

【００５８】これにより画素（ｍ＋１，ｎ）に相当する
ＥＬ素子は負の閾値電圧−２００Ｖを越えない電圧−１
８０Ｖの印加により非発光となり、また画素（ｍ＋１，
ｎ＋１）に相当するＥＬ素子はブランキング時間Ｔa2の
経過後に負の閾値電圧−２００Ｖを越える電圧−２２０
Ｖの印加により発光する。

【００５９】このように走査電極の入力端子に近いｎ番
目のデータ電極Ｄn に接続されたＥＬ素子への±２２０
Ｖの印加期間をブランキング時間Ｔa1により比較的短く
し、また走査電極の入力端子に遠いｎ＋１番目のデータ
電極Ｄn+1 に接続されたＥＬ素子への±２２０Ｖの印加
期間をブランキング時間Ｔa2により比較的長くしている
ので、チャージ時間はｎ番目のＥＬ素子に比べてｎ＋１
番目のＥＬ素子の方が長いが、±２００Ｖを越える電圧
の印加時間はｎ番目のＥＬ素子に比べてｎ＋１番目のＥ
Ｌ素子の方が長いので、ｎ番目のＥＬ素子もｎ＋１番目
のＥＬ素子も発光輝度は略等しくなる。

【００６０】以上のことは図１に示す薄膜ＥＬパネル３
０においては、走査電極３４1 〜３４8 についてデータ
電極３２1 〜３２8 との交差部となる各画素（ＥＬ素
子）について、ブランキング時間が走査電極３４1 〜３
４8 の入力端子からの距離が遠い画素（ＥＬ素子）ほど
短くすることにより、各画素（ＥＬ素子）の発光輝度を
略等しくでき、パネル全体の輝度むらが無くなり表示品
位を向上できることになる。

【００６１】例えば、データ電極３２1 と走査電極３４
1 〜の３４8 の交差部のＥＬ素子に対して電圧は、デー
タ電極３２1 からはブランキング時間ＴB1を設定するこ
とにより、図４の(a) に示すような電圧が印加され、ま
た走査電極３４1 〜３４8 からは距離が短いので矩形波
に近い図４の(b) に示すような電圧が印加される。

【００６２】従って、ＥＬ素子に印加する電圧は図４の
(c) に示すような電圧波形となり、閾値電圧２００Ｖを
越える２２０Ｖの電圧の印加時間は短くなる。

【００６３】これに対して、データ電極３２8 と走査電
極３４1 〜３４8 の交差部のＥＬ素子に対して電圧は、
データ電極３２1 からはブランキング時間ＴB8（＜ＴB
1）を設定することにより、図５の(a) に示すような電
圧が印加され、またデータ電極３４1 〜３４8 からは距
離が遠いのでかなりなまった図５の(b) に示すような電
圧が印加される。

【００６４】従って、ＥＬ素子に印加する電圧は図５の
(c) に示すような電圧波形となり、閾値電圧２００Ｖを
越える２２０Ｖの電圧の印加時間は長くなる。

【００６５】すなわち、データ電極３２8 と走査電極３
４1 〜３４8 の交差部のＥＬ素子は、印加する電圧の時
定数が大きくなってなまった電圧となるが、その電圧印
加により発光輝度が低下する分、閾値を越える電圧の時
間、すなわちパルス幅を大きくすることにより補償する
ことにより発光輝度の低下を防止している。

【００６６】このような制御を行うことにより、データ
電極３２1 と走査電極３４1 〜３４8 の交差部のＥＬ素
子とデータ電極３２8 と走査電極３４1 〜３４8 の交差
部のＥＬ素子とは略等しい発光輝度で発光するようにな
る。

【００６７】以上は走査電極３４1 〜３４8 に対して正
の電圧を印加する場合について述べたが負の電圧を印加
する場合も同様である。

【００６８】次に本実施例におけるブランキング時間Ｔ
a の制御方法について述べる。

【００６９】第１の制御方法は、予め薄膜ＥＬパネル３
０の配線抵抗、容量負荷及び発光輝度等の値から決めら
れたステップ時間Ｔx だけ上部電極３４1 〜３４8 の入
力端子からＥＬ素子の位置が離れるほどブランキング時
間を短くしていく制御である。

【００７０】すなわち、前記タイミングコントローラ３
８内に図６に示すようなブランキング時間生成手段を設
ける。

【００７１】このブランキング時間生成手段は、第１〜
第８のカウントデータ保持部５１1〜５１8 を設けると
共にこの各カウントデータ保持部５１1 〜５１8 に対応
してカウンタ５２1 〜５２8 を設けている。また、前記
第２〜第８のカウントデータ保持部５１2 〜５１8 に対
応して演算器５３1 〜５３7 を設けている。

【００７２】前記各カウントデータ保持部５１2 〜５１
8 は、メモリやレジスタで構成され、前記第１のカウン
トデータ保持部５１1 には走査電極３４1 〜３４8 の入
力端子に最も近接したデータ電極３２1 への印加電圧を
ブランキングするためのブランキング時間データＴB1が
保持されている。そしてこのブランキング時間データを
カウンタ５２1 がカウントしてブランキング時間ＴB1を
生成する。

【００７３】前記第１のカウントデータ保持部５１1 の
ブランキング時間データＴB1は前記演算器５３1 にも入
力している。この演算器５３1 はまたステップ時間デー
タＴx を入力している。そして前記演算器５３1 はブラ
ンキング時間データＴB1からステップ時間データＴx を
減算してブランキング時間データＴB2を求め、前記第２
のカウントデータ保持部５１2 に出力する。

【００７４】前記前記第２のカウントデータ保持部５１
2 はこのブランキング時間データＴB2を保持し、前記カ
ウンタ５２2 はこのブランキング時間データＴB2をカウ
ントしてブランキング時間ＴB2を生成する。

【００７５】このようにして第２〜第８のカウントデー
タ保持部５１2 〜５１8 は前記第１のカウントデータ保
持部５１1 が保持しているブランキング時間データＴB1
からステップ時間データＴx を繰り返し減算して得たブ
ランキング時間データＴB2〜ＴB8を保持し、カウンタ５
２2 〜５２8 はそれらをカウントしてブランキング時間
ＴB2〜ＴB8を生成する。

【００７６】前記第１のカウントデータ保持部５１1 が
保持するブランキング時間データＴB1及びステップ時間
データＴx は、薄膜ＥＬパネル３０の配線抵抗、容量負
荷及び発光輝度等の諸特性により決められるが、そのデ
ータを複数の薄膜ＥＬパネルに対して一律に決める場合
と、各薄膜ＥＬパネルの諸特性のばらつきを考慮して個
々に決めるか製造ロット毎に決める場合がある。

【００７７】第２の制御方法は、予め薄膜ＥＬパネル３
０の配線抵抗、容量負荷及び発光輝度等の値から決めら
れる走査電極３４1 〜３４8 の入力端子からＥＬ素子の
位置が離れるほど短くなるブランキング時間ＴB1〜ＴB8
をそれぞれのデータとして格納し、そのデータを使用し
て行う制御である。

【００７８】すなわち、前記タイミングコントローラ３
８内に図７に示すようなブランキング時間生成手段を設
ける。

【００７９】このブランキング時間生成手段は、第１〜
第８のカウントデータ保持部６１1〜６１8 を設けると
共にこの各カウントデータ保持部６１1 〜６１8 に対応
してカウンタ６２1 〜６２8 を設けている。また、個々
のブランキング時間データＴB1〜ＴB8を格納したブラン
キング時間データ格納部６３を設けている。

【００８０】そして前記第１のカウントデータ保持部６
１1 は前記ブランキング時間データ格納部６３からブラ
ンキング時間データＴB1を受け取って保持し、前記第２
のカウントデータ保持部６１2 は前記ブランキング時間
データ格納部６３からブランキング時間データＴB2を受
け取って保持し、以下、同様にして第３〜第８のカウン
トデータ保持部６１3 〜６１8 は前記ブランキング時間
データ格納部６３からブランキング時間データＴB3〜Ｔ
B8を受け取って保持している。

【００８１】各カウンタ６２1 〜６２8 はそれぞれ対応
するカウントデータ保持部６１1 〜６１8 のブランキン
グ時間データをカウントしてブランキング時間ＴB1〜Ｔ
B8を生成する。

【００８２】前記ブランキング時間データ格納部６３に
格納するブランキング時間データＴB1〜ＴB8は、薄膜Ｅ
Ｌパネル３０の配線抵抗、容量負荷及び発光輝度等の諸
特性により決められるが、そのデータを複数の薄膜ＥＬ
パネルに対して一律に決める場合と、各薄膜ＥＬパネル
の諸特性のばらつきを考慮して個々に決めるか製造ロッ
ト毎に決める場合がある。

【００８３】以上は、走査電極３４1 〜３４8 の入力端
子からの距離のみを考慮してブランキング時間データを
決めたが、実際には薄膜ＥＬパネルの大きさ、電極の抵
抗値及びＥＬ素子の大きさ等の諸条件により、走査電極
３４1 〜３４8 の入力端子からの距離のみでなくデータ
電極３２1 〜３２8 の入力端子からの距離が離れても発
光輝度が低下する現象が生じる。

【００８４】このため、第２の制御方法において、前記
ブランキング時間データ格納部６３に走査電極３４1 〜
３４8 の入力端子からの距離及びデータ電極３２1 〜３
２8の入力端子からの距離を考慮して、８×８、すなわ
ち６４個のＥＬ素子すべてについて個々にブランキング
時間データを決め、それに基づいてカウンタがブランキ
ング時間を生成すれば、さらに決めの細かい発光輝度の
調整ができ、薄膜ＥＬパネル３０の各ＥＬ素子、すなわ
ち各画素の発光輝度を精度良く均一にできる。

【００８５】なお、前記実施例では薄膜ＥＬパネルとし
て８本のデータ電極３２1 〜３２8及び８本の走査電極
３４1 〜３４8 を設け、８×８のＥＬ素子からなるもの
について述べたが必ずしもこれに限定するものでないの
は勿論である。

【００８６】また、前記実施例は本発明を薄膜ＥＬパネ
ルのＥＬ素子駆動に適用したものについて述べたが必ず
しもこれに限定するものではなく、例えば複数のエッジ
放射型のＥＬ発光素子を並べたＥＬアレーヘッドのＥＬ
素子の駆動にも適用できる。

【００８７】

【発明の効果】以上、本発明によれば、少なくとも各走
査電極に対する高圧パルスの印加点からの距離が遠いＥ
Ｌ素子ほど閾値電圧を越える正、負の極性の電圧の時間
を長く設定しているので、どのＥＬ素子に対しても同じ
発光輝度で駆動でき、例えばＥＬパネルに適用した場合
には表示品位を向上できるＥＬ素子駆動方法を提供でき
る。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図。

【図２】同実施例の要部回路構成を示す図。

【図３】同実施例の動作を説明するためのタイミング波
形図。

【図４】同実施例の動作を詳細に説明するための電圧波
形図。

【図５】同実施例の動作を詳細に説明するための電圧波
形図。

【図６】同実施例のブランキング時間の制御例を説明す
るためのブロック図。

【図７】同実施例のブランキング時間の別の制御例を説
明するためのブロック図。

【図８】薄膜ＥＬパネルの構成を示す一部切欠した斜視
図。

【図９】薄膜ＥＬパネルの等価回路図。

【図１０】従来例を示すブロック図。

【図１１】薄膜ＥＬパネルのＥＬ素子の電圧−出力輝度
特性を示すグラフ。

【図１２】薄膜ＥＬパネルの各走査電極の入力端子に印
加する電圧信号を示す波形図。

【図１３】同従来例のＥＸ−ＯＲ回路及びドライバ回路
を詳細に示す回路図。

【図１４】薄膜ＥＬパネルのＥＬ素子に印加する電圧波
形例を示す図。

【図１５】同従来例の動作を説明するためのタイミング
波形図。

【図１６】薄膜ＥＬパネルのＥＬ素子のパルス幅−発光
輝度特性を示すグラフ。

【図１７】薄膜ＥＬパネルのＥＬ素子に定電流を流すと
きの回路図。

【図１８】図１７の回路においてＥＬ素子に定電流を流
したときのチャージ時間−発光輝度特性を示すグラフ。

【図１９】図１７の回路においてＥＬ素子に流す定電流
の大きさとチャージ時間と発光輝度との関係を説明する
ための図。

【図２０】同従来例の薄膜ＥＬパネルの走査電極の両端
間の等価回路を示す図。

【図２１】同従来例の薄膜ＥＬパネルの走査電極の入力
端子、その入力端子に最も近いＥＬ素子及び最も遠いＥ
Ｌ素子のそれぞれに印加する走査電極からの電圧波形を
示す図。

【図２２】同従来例の薄膜ＥＬパネルの走査電極の入力
端子に最も近いＥＬ素子及び最も遠いＥＬ素子のそれぞ
れに印加するデータ電極の電圧波形、走査電極の電圧波
形及びその合成電圧波形を示す図。

【符号の説明】

３０…薄膜ＥＬパネル３２1 〜３２8 …データ電極（下部電極）３３…ＥＬ層３４1 〜３４8 …走査電極（上部電極）３５，３９…ドライバー３８…タイミングコントローラ４０…ＥＸ−ＯＲ回路４１…ＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】複数の走査電極と複数のデータ電極をマ
トリックス状に配置し、各電極の交差部で発光単位とな
るＥＬ素子を形成し、前記各走査電極に正、負に交互に
反転する高圧パルス信号を印加すると共に前記各データ
電極にデータに基づいて低圧信号を印加することにより
各ＥＬ素子に閾値電圧を越える所望の正、負の極性の電
圧を交互に印加して選択的に発光駆動するものにおい
て、少なくとも前記各走査電極に対する高圧パルスの印加点
からの距離が遠いＥＬ素子ほど閾値電圧を越える正、負
の極性の電圧の時間を長く設定したことを特徴とするＥ
Ｌ素子駆動方法。