JPH07287996A - 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 - Google Patents
集積回路メモリのための、冗長ヒューズを備えたマトリクス装置Info
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- JPH07287996A JPH07287996A JP9956595A JP9956595A JPH07287996A JP H07287996 A JPH07287996 A JP H07287996A JP 9956595 A JP9956595 A JP 9956595A JP 9956595 A JP9956595 A JP 9956595A JP H07287996 A JPH07287996 A JP H07287996A
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- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 集積回路メモリのための、冗長ヒューズを備
えたマトリクス装置 【構成】 メモリセルが行と列とに組織化された集積回
路メモリが、メモリセルの欠陥行または列のアドレスを
記憶しており、欠陥行または列のアドレスが検出された
とき交換用冗長素子を選択するための複数の冗長ヒュー
ズC00〜CIMNを備えている。各欠陥行または列のアド
レスコードが1つの冗長ヒューズ列に記録され、この列
の各行は、アドレスコードの1ビットにつき2つのセル
C00とCI00、・・・、CMN〜CIMNを有しており、各
セルが対応するビットそのものまたはその補数に対して
応答する。集積回路の読み出し中には、あらかじめ記録
されたアドレスコードに対応する列のみが電流の流れと
いう特徴を持たず、その付属する冗長要素が選択され
る。
えたマトリクス装置 【構成】 メモリセルが行と列とに組織化された集積回
路メモリが、メモリセルの欠陥行または列のアドレスを
記憶しており、欠陥行または列のアドレスが検出された
とき交換用冗長素子を選択するための複数の冗長ヒュー
ズC00〜CIMNを備えている。各欠陥行または列のアド
レスコードが1つの冗長ヒューズ列に記録され、この列
の各行は、アドレスコードの1ビットにつき2つのセル
C00とCI00、・・・、CMN〜CIMNを有しており、各
セルが対応するビットそのものまたはその補数に対して
応答する。集積回路の読み出し中には、あらかじめ記録
されたアドレスコードに対応する列のみが電流の流れと
いう特徴を持たず、その付属する冗長要素が選択され
る。
Description
【0001】
【産業上の利用分野】本発明は、電気的に消去可能でプ
ログラム可能な不揮発性の集積回路メモリに関するもの
であり、詳細にのべるならば、そのようなメモリにおけ
る「フラッシュEEPROM」型メモリのための冗長ヒ
ューズのマトリクス配列に関するものである。
ログラム可能な不揮発性の集積回路メモリに関するもの
であり、詳細にのべるならば、そのようなメモリにおけ
る「フラッシュEEPROM」型メモリのための冗長ヒ
ューズのマトリクス配列に関するものである。
【0002】
【従来の技術】このようなメモリは、或る容量、例えば
フラッシュEEPROMの場合16メガビットのものが商
品化されている。集積回路の製造に用いられる方法では
欠陥が生じることが非常に多く、特にメモリセルに影響
を与える欠陥が多い。従って、あまりに多数の不合格品
がでるのを防ぐために、これらの集積回路メモリの製造
者は、必要があれば欠陥セルと置換するように構成され
た一定数の冗長セルを設けている。一般にこれらのメモ
リは、メモリセルの行と列より成るマトリクスの形に組
織化されている。従って、各メモリセルは、各行に関連
したワードラインと各列に関連したビットラインによっ
て選択される。実際には、簡略化のために、欠陥メモリ
セルの置き換えは、この欠陥セルを含む行全体または列
全体を置き換えることによって行われる。交換されなけ
ればならないメモリ要素(行または列のメモリ要素)は
検出された欠陥の種類に関係する。
フラッシュEEPROMの場合16メガビットのものが商
品化されている。集積回路の製造に用いられる方法では
欠陥が生じることが非常に多く、特にメモリセルに影響
を与える欠陥が多い。従って、あまりに多数の不合格品
がでるのを防ぐために、これらの集積回路メモリの製造
者は、必要があれば欠陥セルと置換するように構成され
た一定数の冗長セルを設けている。一般にこれらのメモ
リは、メモリセルの行と列より成るマトリクスの形に組
織化されている。従って、各メモリセルは、各行に関連
したワードラインと各列に関連したビットラインによっ
て選択される。実際には、簡略化のために、欠陥メモリ
セルの置き換えは、この欠陥セルを含む行全体または列
全体を置き換えることによって行われる。交換されなけ
ればならないメモリ要素(行または列のメモリ要素)は
検出された欠陥の種類に関係する。
【0003】これらの冗長要素は、各集積回路の製造後
に実施されるテストに続いて動作状態におかれる。この
ためには、プログラム可能な構成変更手段が集積回路に
用意されており、テストによって欠陥要素が明らかにな
った場合に、この欠陥要素を、複数の冗長要素の中から
選択された置換要素で自動的に置換するようになされて
いる。この置換は外からは見えず、メモリの性能特性に
全く影響を与えないものでなければならない。実際には
構成変更手段には、メモリ内に存在する現在のアドレス
が欠陥要素のアドレスに対応していることを確認するた
めの回路が内蔵されており、対応している場合には、こ
れらの手段が、欠陥要素と置換する冗長要素を選択す
る。
に実施されるテストに続いて動作状態におかれる。この
ためには、プログラム可能な構成変更手段が集積回路に
用意されており、テストによって欠陥要素が明らかにな
った場合に、この欠陥要素を、複数の冗長要素の中から
選択された置換要素で自動的に置換するようになされて
いる。この置換は外からは見えず、メモリの性能特性に
全く影響を与えないものでなければならない。実際には
構成変更手段には、メモリ内に存在する現在のアドレス
が欠陥要素のアドレスに対応していることを確認するた
めの回路が内蔵されており、対応している場合には、こ
れらの手段が、欠陥要素と置換する冗長要素を選択す
る。
【0004】この自動的な置換は通常、欠陥要素のアド
レスを含むように構成された不揮発性のプログラム可能
なレジスタによってなされる。行と列とに組織化された
メモリの場合には、このアドレスは、行アドレスまたは
列アドレスのいずれかとなろう。これらプログラム可能
なレジスタを作成するには、広い意味での「ヒューズ」
として知られている要素が使用される。つまり、ヒュー
ズは、2つの状態(インタクトな状態(すなわち、プロ
グラムされていない状態)またはプログラムされた状
態)を有する2進情報要素を規定する。記録されるべき
各欠陥アドレスごとに、数個一組のヒューズが使用さ
れ、その一組のヒューズの数はアドレスを規定するため
に使用されるビット数に等しい。pビットのアドレスの
場合には、p個一組のヒューズが使用される。一組のヒ
ューズのうちのそれぞれのヒューズの状態(インタクト
な状態またはプログラムされた状態)によってpビット
のアドレスが規定される。N個の冗長列または冗長行が
ある場合、つまりN個の欠陥行または欠陥列を置換行ま
たは置換列によって置換する必要がある場合には、N組
のヒューズが必要である。
レスを含むように構成された不揮発性のプログラム可能
なレジスタによってなされる。行と列とに組織化された
メモリの場合には、このアドレスは、行アドレスまたは
列アドレスのいずれかとなろう。これらプログラム可能
なレジスタを作成するには、広い意味での「ヒューズ」
として知られている要素が使用される。つまり、ヒュー
ズは、2つの状態(インタクトな状態(すなわち、プロ
グラムされていない状態)またはプログラムされた状
態)を有する2進情報要素を規定する。記録されるべき
各欠陥アドレスごとに、数個一組のヒューズが使用さ
れ、その一組のヒューズの数はアドレスを規定するため
に使用されるビット数に等しい。pビットのアドレスの
場合には、p個一組のヒューズが使用される。一組のヒ
ューズのうちのそれぞれのヒューズの状態(インタクト
な状態またはプログラムされた状態)によってpビット
のアドレスが規定される。N個の冗長列または冗長行が
ある場合、つまりN個の欠陥行または欠陥列を置換行ま
たは置換列によって置換する必要がある場合には、N組
のヒューズが必要である。
【0005】さらに、ヒューズの各組ごとに、対応する
組が使用されているか否かを表示するための、確認ヒュ
ーズと称するヒューズが接続されている。置換要素が欠
陥要素と置換する必要がある場合には、この欠陥要素の
アドレスが一組のヒューズに記憶され、この組に接続さ
れた確認ヒューズが溶断すなわちとばされて、この組の
ヒューズが実際に置換操作を規定するために使用されて
いることを示す。ヒューズは、物理的なヒューズ(とば
された時に閉回路に変換される開回路の要素、またはそ
の逆の要素)であってもよい。あるいは、より一般的に
は、ヒューズは、プログラムされるとその後は消去不可
能となるトランジスタのような不揮発性メモリ要素であ
ってもよい。
組が使用されているか否かを表示するための、確認ヒュ
ーズと称するヒューズが接続されている。置換要素が欠
陥要素と置換する必要がある場合には、この欠陥要素の
アドレスが一組のヒューズに記憶され、この組に接続さ
れた確認ヒューズが溶断すなわちとばされて、この組の
ヒューズが実際に置換操作を規定するために使用されて
いることを示す。ヒューズは、物理的なヒューズ(とば
された時に閉回路に変換される開回路の要素、またはそ
の逆の要素)であってもよい。あるいは、より一般的に
は、ヒューズは、プログラムされるとその後は消去不可
能となるトランジスタのような不揮発性メモリ要素であ
ってもよい。
【0006】トランジスタのプログラムされていない状
態すなわちインタクトな状態は、ヒューズの初期状態に
相当する。このトランジスタのプログラムされた状態
は、ヒューズがとばされた状態に相当する。現在に至る
まで、各冗長要素には、レジスタと、このレジスタに記
憶されている値と現在のアドレスとを入力として受ける
比較器とが付属していた。テスト作業が終了すると、レ
ジスタは、欠陥要素のアドレスを表す値にプログラムさ
れる。従って、動作時、現在のアドレスがレジスタのう
ちの1つに含まれる値と一致する場合には、その付属す
る比較器が、付属する冗長要素の自動選択を可能にする
信号を出す。同時に、欠陥要素の選択は禁止される。
態すなわちインタクトな状態は、ヒューズの初期状態に
相当する。このトランジスタのプログラムされた状態
は、ヒューズがとばされた状態に相当する。現在に至る
まで、各冗長要素には、レジスタと、このレジスタに記
憶されている値と現在のアドレスとを入力として受ける
比較器とが付属していた。テスト作業が終了すると、レ
ジスタは、欠陥要素のアドレスを表す値にプログラムさ
れる。従って、動作時、現在のアドレスがレジスタのう
ちの1つに含まれる値と一致する場合には、その付属す
る比較器が、付属する冗長要素の自動選択を可能にする
信号を出す。同時に、欠陥要素の選択は禁止される。
【0007】従って、この方法は、冗長要素と同じ数の
プログラム可能なレジスタを必要とし、各レジスタに
は、アドレスコードのビット数だけ、プログラミング回
路および読み出し回路を付属されなければならない。つ
まり、各ヒューズごと、1つのプログラミング回路と1
つの読み出し回路が必要となる。これは、集積回路にお
いて無視できない大きさの空間を占めることになる。さ
らに、この方法では、検出された欠陥要素の数と同じ数
のレジスタをプログラムしなければならない。しかしな
がら、不揮発性のプログラム可能なレジスタは製造およ
びプログラムが困難であることから、不揮発性のプログ
ラム可能なレジスタが存在することは、信頼性の面で問
題が生じる。これらのプログラム可能なレジスタに加え
て、それぞれ一組のヒューズに付属するプログラミング
回路および読み出し回路が、集積回路においてさらに場
所を取る。
プログラム可能なレジスタを必要とし、各レジスタに
は、アドレスコードのビット数だけ、プログラミング回
路および読み出し回路を付属されなければならない。つ
まり、各ヒューズごと、1つのプログラミング回路と1
つの読み出し回路が必要となる。これは、集積回路にお
いて無視できない大きさの空間を占めることになる。さ
らに、この方法では、検出された欠陥要素の数と同じ数
のレジスタをプログラムしなければならない。しかしな
がら、不揮発性のプログラム可能なレジスタは製造およ
びプログラムが困難であることから、不揮発性のプログ
ラム可能なレジスタが存在することは、信頼性の面で問
題が生じる。これらのプログラム可能なレジスタに加え
て、それぞれ一組のヒューズに付属するプログラミング
回路および読み出し回路が、集積回路においてさらに場
所を取る。
【0008】
【発明が解決しようとする課題】従って、本発明の目的
は、冗長要素へのアクセスを実現する回路が占める空間
を小さくすることができ、且つ、システムの信頼性を高
めることができる、冗長ヒューズを有するマトリクス装
置を提案することである。
は、冗長要素へのアクセスを実現する回路が占める空間
を小さくすることができ、且つ、システムの信頼性を高
めることができる、冗長ヒューズを有するマトリクス装
置を提案することである。
【0009】
【課題を解決するための手段】本発明によれば、メモリ
セルが行と列とに組織化され且つ複数の冗長要素を有す
るメモリ中に、複数の冗長ヒューズを有する装置が配置
される。ここで「要素」とは、1つ以上の欠陥セルを含
むメモリセルの要素と置換するように構成されている冗
長ヒューズの行または列のいずれかである。冗長ヒュー
ズは、欠陥要素のアドレスを記憶しており、この欠陥要
素のアドレスが認識された時に欠陥要素と置換する冗長
要素を選択するように構成されている。装置は、各冗長
要素ごとに、対で一組になされたメモリセルの列を内蔵
しており、一対のメモリセルのうちの各メモリセルは、
アドレスコードの内の1ビットに直接応答するか、その
1ビットの補数に応答する。
セルが行と列とに組織化され且つ複数の冗長要素を有す
るメモリ中に、複数の冗長ヒューズを有する装置が配置
される。ここで「要素」とは、1つ以上の欠陥セルを含
むメモリセルの要素と置換するように構成されている冗
長ヒューズの行または列のいずれかである。冗長ヒュー
ズは、欠陥要素のアドレスを記憶しており、この欠陥要
素のアドレスが認識された時に欠陥要素と置換する冗長
要素を選択するように構成されている。装置は、各冗長
要素ごとに、対で一組になされたメモリセルの列を内蔵
しており、一対のメモリセルのうちの各メモリセルは、
アドレスコードの内の1ビットに直接応答するか、その
1ビットの補数に応答する。
【0010】装置はさらに、プログラミング回路と読み
出し回路とを内蔵し、このプログラミング回路が、上記
冗長列に、アドレスコードに相当するメモリセル列が欠
陥要素を含んでいることを示す指示を出力し、読み出し
回路が、上記の冗長ヒューズの列内に電流が流れている
か否かを検出して、冗長列内に列電流が検出されない場
合に、上記欠陥列に関係する冗長要素を選択するための
信号を出力する。以下、添付図に示された特定の実施例
を説明することによって、本発明のその他の目的、特徴
および利点が明らかとなろう。
出し回路とを内蔵し、このプログラミング回路が、上記
冗長列に、アドレスコードに相当するメモリセル列が欠
陥要素を含んでいることを示す指示を出力し、読み出し
回路が、上記の冗長ヒューズの列内に電流が流れている
か否かを検出して、冗長列内に列電流が検出されない場
合に、上記欠陥列に関係する冗長要素を選択するための
信号を出力する。以下、添付図に示された特定の実施例
を説明することによって、本発明のその他の目的、特徴
および利点が明らかとなろう。
【0011】
【実施例】本発明による冗長ヒューズにマトリクス装置
を組み込んだ集積回路メモリは、標準的な方法で、行デ
コーダと列デコーダによってアドレスされるセルの行と
列のマトリクスを有していてもよい。行デコーダは、行
アドレスを受けた時に所定の行を指定するために使用さ
れる。列デコーダは、列アドレスを受けて、その列アド
レスに従ってマルチプレクサを作動させ、選択されたラ
インの所定のワードを指定させる。その後、マルチプレ
クサがこのワードに相当する列を選択して、これらの列
を入/出力端子に接続する。入/出力端子は、読み出し
モードまたは書き込みモードで、メモリに記憶されたま
たは記憶させるデータワードを転送するために使用され
る。このような構成は、唯一可能なものというわけでは
ないが、最も一般的に用いられる形態であって、本発明
を具体的に説明するための基礎として説明するものであ
る。
を組み込んだ集積回路メモリは、標準的な方法で、行デ
コーダと列デコーダによってアドレスされるセルの行と
列のマトリクスを有していてもよい。行デコーダは、行
アドレスを受けた時に所定の行を指定するために使用さ
れる。列デコーダは、列アドレスを受けて、その列アド
レスに従ってマルチプレクサを作動させ、選択されたラ
インの所定のワードを指定させる。その後、マルチプレ
クサがこのワードに相当する列を選択して、これらの列
を入/出力端子に接続する。入/出力端子は、読み出し
モードまたは書き込みモードで、メモリに記憶されたま
たは記憶させるデータワードを転送するために使用され
る。このような構成は、唯一可能なものというわけでは
ないが、最も一般的に用いられる形態であって、本発明
を具体的に説明するための基礎として説明するものであ
る。
【0012】メモリの集積回路はさらに、一組の冗長回
路を有する。説明を簡単にするために、単なる例とし
て、使用される冗長要素が、欠陥列と置換するように構
成された修復列であると仮定しよう。しかしながら、欠
陥行を置換するための修復行があってもよい。各修復列
には、それぞれ経路指定装置が具備されている。この経
路指定装置は以下ような機能を有する。メモリ内の欠陥
列のアドレスを記憶し、メモリの入力に印加された列ア
ドレスを受け、アドレスを比較して、受けた列アドレス
が記録されたアドレスに対応しない場合には非動作状態
を保ち、さらに受けた列アドレスが欠陥列に対応する場
合には、入/出力端子に、欠陥列の代わりに修復列を接
続させる。
路を有する。説明を簡単にするために、単なる例とし
て、使用される冗長要素が、欠陥列と置換するように構
成された修復列であると仮定しよう。しかしながら、欠
陥行を置換するための修復行があってもよい。各修復列
には、それぞれ経路指定装置が具備されている。この経
路指定装置は以下ような機能を有する。メモリ内の欠陥
列のアドレスを記憶し、メモリの入力に印加された列ア
ドレスを受け、アドレスを比較して、受けた列アドレス
が記録されたアドレスに対応しない場合には非動作状態
を保ち、さらに受けた列アドレスが欠陥列に対応する場
合には、入/出力端子に、欠陥列の代わりに修復列を接
続させる。
【0013】図を参照すると、本発明によれば、冗長ヒ
ューズを備えたマトリクス装置は、修復列の数が(M+
1)の場合、(M+1)個の列あるいは組ELF0 〜E
LFM のヒューズを備えている。それぞれの組は、、ア
ドレスコードのビットA0 〜An の数と同数のヒューズ
対を有し、列ELF0 には(n+1)個のヒューズ対C
P00〜CP0nが、列EFFM には(n+1)個のヒュー
ズ対CPM0〜CPMnが設けられている。各ヒューズ対
は、例えばヒューズ対CP00は、第1のフローティング
ゲートトランジスタC00と第2のフローティングゲート
トランジスタCI00で構成されており、第1のフローテ
ィングゲートトランジスタC00のゲートは、電圧増幅器
AFT0 を介してアドレスコードのビットA0 に相当す
る信号を受け、第2のフローティングゲートトランジス
タCI00のゲートは、インバータ回路INV0 を介して
アドレスコードの同じビットA0 を受ける。
ューズを備えたマトリクス装置は、修復列の数が(M+
1)の場合、(M+1)個の列あるいは組ELF0 〜E
LFM のヒューズを備えている。それぞれの組は、、ア
ドレスコードのビットA0 〜An の数と同数のヒューズ
対を有し、列ELF0 には(n+1)個のヒューズ対C
P00〜CP0nが、列EFFM には(n+1)個のヒュー
ズ対CPM0〜CPMnが設けられている。各ヒューズ対
は、例えばヒューズ対CP00は、第1のフローティング
ゲートトランジスタC00と第2のフローティングゲート
トランジスタCI00で構成されており、第1のフローテ
ィングゲートトランジスタC00のゲートは、電圧増幅器
AFT0 を介してアドレスコードのビットA0 に相当す
る信号を受け、第2のフローティングゲートトランジス
タCI00のゲートは、インバータ回路INV0 を介して
アドレスコードの同じビットA0 を受ける。
【0014】言い換えれば、CI00のゲートはA0 の補
数である信号を受ける。各電圧増幅器AET0 〜AET
n と各インバータ回路INV0 〜INVn は電圧ジェネ
レータUGRに接続されている。この電圧ジェネレータ
は、2つの電圧、つまり、プログラミング電圧UGR1 =
12ボルトと、読み出し電圧UGR2 =5とを出力する。ア
ドレスコードの各ビットA0 〜An は、1列に配列され
たヒューズ対のそれぞれのトランジスタ対のゲートに印
加される。各トランジスタのソースは第1の電源回路12
に接続され、各トランジスタのドレインはプログラミン
グ回路を介して第2の電源回路11に接続されている。つ
まり、各列はそれぞれ、1つのプログラミング回路PR
0 〜PRM および1つの読み出し回路L0 〜LM に接続
されている。各プログラミング回路はそれぞれ、そのト
ランジスタ対のそれぞれのトランジスタに記録されるべ
き情報を示すプログラミング信号P0 〜PM によって制
御される。各読み出し回路はそれぞれ、欠陥列の代わり
に修復列を選択するために列デコーダに供給される信号
ELR0 〜ELRM を出力する。
数である信号を受ける。各電圧増幅器AET0 〜AET
n と各インバータ回路INV0 〜INVn は電圧ジェネ
レータUGRに接続されている。この電圧ジェネレータ
は、2つの電圧、つまり、プログラミング電圧UGR1 =
12ボルトと、読み出し電圧UGR2 =5とを出力する。ア
ドレスコードの各ビットA0 〜An は、1列に配列され
たヒューズ対のそれぞれのトランジスタ対のゲートに印
加される。各トランジスタのソースは第1の電源回路12
に接続され、各トランジスタのドレインはプログラミン
グ回路を介して第2の電源回路11に接続されている。つ
まり、各列はそれぞれ、1つのプログラミング回路PR
0 〜PRM および1つの読み出し回路L0 〜LM に接続
されている。各プログラミング回路はそれぞれ、そのト
ランジスタ対のそれぞれのトランジスタに記録されるべ
き情報を示すプログラミング信号P0 〜PM によって制
御される。各読み出し回路はそれぞれ、欠陥列の代わり
に修復列を選択するために列デコーダに供給される信号
ELR0 〜ELRM を出力する。
【0015】従って、本発明では、ヒューズ列ELF0
〜ELFM の各列ごとにただ1つのプログラミング回路
とだた1つの読み出し回路しかない。さらに、各ヒュー
ズ列ごとに確認ヒューズは存在せず、ヒューズをプログ
ラミングおよび読み出しするための回路も存在しない。
その結果、トランジスタの数が少なくてすみ、従ってス
ペースの節約となる。しかしながら、本発明の装置は、
ヒューズ1個につき2個のトランジスタを有し、アドレ
スの1ビットにつき1つのインバータを有することに注
意されたい。しかしながら、これらの要素は、ヒューズ
1つにつき1個のプログラミング回路と1個の読み出し
回路を設ける場合ほどには場所をとらない。
〜ELFM の各列ごとにただ1つのプログラミング回路
とだた1つの読み出し回路しかない。さらに、各ヒュー
ズ列ごとに確認ヒューズは存在せず、ヒューズをプログ
ラミングおよび読み出しするための回路も存在しない。
その結果、トランジスタの数が少なくてすみ、従ってス
ペースの節約となる。しかしながら、本発明の装置は、
ヒューズ1個につき2個のトランジスタを有し、アドレ
スの1ビットにつき1つのインバータを有することに注
意されたい。しかしながら、これらの要素は、ヒューズ
1つにつき1個のプログラミング回路と1個の読み出し
回路を設ける場合ほどには場所をとらない。
【0016】以下、欠陥列のアドレスにおいてA0 =1
およびAn =0であり、置換列が最終列Mに相当すると
仮定して、図に示した素子の動作を説明する。第1の動
作は、それぞれの列に、信号PM =1(一方、P0 =
0)を印加して、列ELFM のプログラミングまたは記
録である。これによって、列BLM にはUBL=6ボルト
が印加され、一方、列BL0 はフローティングのままで
ある。さらに、A0 =1であるため、トランジスタC00
〜CM0のゲートに電位UGR1=12ボルトが印加されて、
トランジスタCM0がオンになる。これは、A0 =1の値
に対応する。インバータINV0 と電圧UGR1 =12ボル
トによって、トランジスタCI00〜CIMOのゲートには
0ボルトの電位が印加されて、トランジスタCIMOがオ
フのままとなる。
およびAn =0であり、置換列が最終列Mに相当すると
仮定して、図に示した素子の動作を説明する。第1の動
作は、それぞれの列に、信号PM =1(一方、P0 =
0)を印加して、列ELFM のプログラミングまたは記
録である。これによって、列BLM にはUBL=6ボルト
が印加され、一方、列BL0 はフローティングのままで
ある。さらに、A0 =1であるため、トランジスタC00
〜CM0のゲートに電位UGR1=12ボルトが印加されて、
トランジスタCM0がオンになる。これは、A0 =1の値
に対応する。インバータINV0 と電圧UGR1 =12ボル
トによって、トランジスタCI00〜CIMOのゲートには
0ボルトの電位が印加されて、トランジスタCIMOがオ
フのままとなる。
【0017】An =0であるために、トランジスタC0n
〜CMnのゲートには0ボルトの電位が印加され、トラン
ジスタCMnがオフのままとなる。インバータINVn に
よって、トランジスタCI0n〜CIMnのゲートにはU
GR1 =12ボルトの電位が印加され、トランジスタCIMn
がオンになり、値An =0を記録する。一組のヒューズ
がビットA0 =1およびAn =0のメモリ読み出しコー
ドによってアドレスされるならば、UGR2 =5ボルトと
仮定して、セル対CP00〜CP0nとCPM0〜CPMnは以
下のような挙動を示す。メモリが読み出されている時、
トランジスタC00〜CM0のゲートにUGR1 =5ボルトの
電位が印加され、プログラムされたトランジスタCM0が
オフとなる。インバータINV0 によって、UGR2 =5
ボルトの電位が、全てのトランジスタCI00〜CIM0に
印加され、トランジスタCIM0がオフとなる。
〜CMnのゲートには0ボルトの電位が印加され、トラン
ジスタCMnがオフのままとなる。インバータINVn に
よって、トランジスタCI0n〜CIMnのゲートにはU
GR1 =12ボルトの電位が印加され、トランジスタCIMn
がオンになり、値An =0を記録する。一組のヒューズ
がビットA0 =1およびAn =0のメモリ読み出しコー
ドによってアドレスされるならば、UGR2 =5ボルトと
仮定して、セル対CP00〜CP0nとCPM0〜CPMnは以
下のような挙動を示す。メモリが読み出されている時、
トランジスタC00〜CM0のゲートにUGR1 =5ボルトの
電位が印加され、プログラムされたトランジスタCM0が
オフとなる。インバータINV0 によって、UGR2 =5
ボルトの電位が、全てのトランジスタCI00〜CIM0に
印加され、トランジスタCIM0がオフとなる。
【0018】さらに、トランジスタC0n〜CMnの全ての
ゲートに電位0ボルトが印加されて、トランジスタCMn
がオフとなる。メモリが読み出されている時、電位U
GR1 =5ボルトが、トランジスタCI0n〜CIMnの全て
のゲートに印加されて、プログラムされたトランジスタ
CIMnがオフとなる。その結果、(ビットが0か1かど
うかに関係なく)欠陥列のコードを記録した列ELFM
の全てのトランジスタが、読み出しモードでアドレスコ
ードがそれらに印加された時にオフのままとなり、従っ
て、導体BLM 中に電流は流れない。従って、読み出し
回路LM は電流を検出せず、信号ELRM を出し、この
信号がM番目の置換列を活性化する。
ゲートに電位0ボルトが印加されて、トランジスタCMn
がオフとなる。メモリが読み出されている時、電位U
GR1 =5ボルトが、トランジスタCI0n〜CIMnの全て
のゲートに印加されて、プログラムされたトランジスタ
CIMnがオフとなる。その結果、(ビットが0か1かど
うかに関係なく)欠陥列のコードを記録した列ELFM
の全てのトランジスタが、読み出しモードでアドレスコ
ードがそれらに印加された時にオフのままとなり、従っ
て、導体BLM 中に電流は流れない。従って、読み出し
回路LM は電流を検出せず、信号ELRM を出し、この
信号がM番目の置換列を活性化する。
【0019】その他全ての列においては、アドレスコー
ドのビットのうち少なくとも1つが列ELFM に記録さ
れたものと異なっており、1つ以上のトランジスタがオ
ンとなり、その電流が、これと接続された読み出し回路
によって検出される。対応する置換列は選択されない。
メモリ内に欠陥要素が存在しない場合には、冗長装置の
セルはプログラムされず、読み出し中に電流が検出され
る。その結果、置換は行われない。図を参照すると、行
が、アドレスされる単位に2つずつグループ化されてい
ること以外は、ヒューズの組は全て、標準型のメモリと
同様に行と列とに組織化されたメモリセルの形態をとる
ことがわかる。
ドのビットのうち少なくとも1つが列ELFM に記録さ
れたものと異なっており、1つ以上のトランジスタがオ
ンとなり、その電流が、これと接続された読み出し回路
によって検出される。対応する置換列は選択されない。
メモリ内に欠陥要素が存在しない場合には、冗長装置の
セルはプログラムされず、読み出し中に電流が検出され
る。その結果、置換は行われない。図を参照すると、行
が、アドレスされる単位に2つずつグループ化されてい
ること以外は、ヒューズの組は全て、標準型のメモリと
同様に行と列とに組織化されたメモリセルの形態をとる
ことがわかる。
【0020】標準的なメモリと同様、各列導体BL0 〜
BLM がそれぞれプログラミング回路PR0 〜PRM お
よび読み出し回路L0 〜LM に接続されており、これら
の回路は標準的なメモリで使用されるものと同一である
ことに注意されたい。本発明の装置を作成するには、本
発明の装置がそれ用に設計されたメモリセル、及びそれ
に関連する回路、例えばプログラミングおよび読み出し
回路を使用することができる。以上本発明の1つの具体
例を特定して説明したが、当業者には各種の変更および
改良が容易に可能であろう。そのような変更および改良
も本開示の一部を構成するものとし、本発明の範囲に含
まれるものとする。従って上記の記載は単なる実施例で
あってなんら本発明を限定するものではない。本発明は
以下の請求項およびその同等物の定義によってのみ制限
される。
BLM がそれぞれプログラミング回路PR0 〜PRM お
よび読み出し回路L0 〜LM に接続されており、これら
の回路は標準的なメモリで使用されるものと同一である
ことに注意されたい。本発明の装置を作成するには、本
発明の装置がそれ用に設計されたメモリセル、及びそれ
に関連する回路、例えばプログラミングおよび読み出し
回路を使用することができる。以上本発明の1つの具体
例を特定して説明したが、当業者には各種の変更および
改良が容易に可能であろう。そのような変更および改良
も本開示の一部を構成するものとし、本発明の範囲に含
まれるものとする。従って上記の記載は単なる実施例で
あってなんら本発明を限定するものではない。本発明は
以下の請求項およびその同等物の定義によってのみ制限
される。
【図1】 本発明による冗長回路の概略構成図である。
11、12 電源回路 A0 〜An アドレスコードの各ビット AET0 〜AETn 電圧増幅器 BL0 〜BLM 列 C00〜CM0、C0n〜CMn、CI00〜CIM0、CI0n〜C
IMn フローティングゲートトランジスタ CP00〜CP0n、CPMO〜CPMn ヒューズ対 ELF0 〜ELFM ヒューズの組 ELR0 〜ELRM 信号 INV0 〜INVn インバータ回路 L0 〜LM 読み出し回路 P0 〜PM プログラミング信号 PR0 〜PRM プログラミング回路 UBL 信号 UGR 電圧ジェネレータ UGR1 プログラミング電圧 UGR2 読み出し電圧
IMn フローティングゲートトランジスタ CP00〜CP0n、CPMO〜CPMn ヒューズ対 ELF0 〜ELFM ヒューズの組 ELR0 〜ELRM 信号 INV0 〜INVn インバータ回路 L0 〜LM 読み出し回路 P0 〜PM プログラミング信号 PR0 〜PRM プログラミング回路 UBL 信号 UGR 電圧ジェネレータ UGR1 プログラミング電圧 UGR2 読み出し電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン−マリー,ベルナール ゴルティエ フランス国 13790 ルセ ロティスマン ラ ピネード 1
Claims (15)
- 【請求項1】 メモリセルが行と列とに組織化され且つ
複数の冗長要素を有する集積回路メモリのための、複数
の冗長要素を有する装置であって、ここで「要素」と
は、1つ以上の欠陥セルを含むメモリセルの要素と置換
するように構成されているメモリセルの行または列のい
ずれかであり、当該装置は、欠陥要素のアドレスを記憶
しており、この欠陥要素と置換する冗長要素を選択する
ように構成されており、当該装置は、各冗長要素ごと
に、 二個一組になされたメモリセルの列を有し、一対のメモ
リセルの各メモリセルは、アドレスコードの1ビットに
直接応答するか、このアドレスコードの1ビットの補数
に応答し、 プログラミング回路が、上記メモリセル列に、このアド
レスコードに相当するメモリセルの列が欠陥要素を有す
ることを示す信号を出力し、 読み出し回路が、上記メモリセル列の電流の有無を検出
し、上記欠陥列内に電流が検出されない場合に、上記メ
モリセル列に接続された冗長要素を選択するための信号
を出力することを特徴とする装置。 - 【請求項2】 上記メモリセル列が、アドレスコードに
よってアドレスされる行と列のマトリクスに組織化され
ていることを特徴とする請求項1に記載の装置。 - 【請求項3】 各メモリセルがフローティングゲート電
界効果トランジスタによって構成され、当該フローティ
ングゲート電界効果トランジスタのドレインが対応する
列に接続されており、ゲートが入力端子に接続されてア
ドレスコードを受けるようになされており、さらにソー
スが電源端子に接続されていることを特徴とする請求項
1または2に記載の装置。 - 【請求項4】 行と列に配置された複数のメモリセルを
有し、メモリセルの各行がアドレスコードのそれぞれの
ビットに応答する一対のメモリセルを有しており、 さらに複数の冗長要素を備え、各冗長要素は、欠陥要素
を置換するためのメモリセルの行および列のうちの1つ
であり、 更に、欠陥要素のアドレスコードで冗長列をプログラム
する手段と、 冗長列中の電流の有無を検出して、冗長列中に電流が検
出されない場合に冗長上記要素を選択するための選択信
号を出力する手段とを有することを特徴とする集積回路
メモリ。 - 【請求項5】 メモリセルの1つの行または1つの列で
ある欠陥要素を検出しし、冗長要素で欠陥要素を置換す
るための集積回路メモリであって、 行と列に配列された複数のメモリセルを有し、メモリセ
ルの各行がアドレスコードの対応する1ビットに応答す
る一対の電界効果トランジスタからなり、 更に、 各々メモリセルの1つの行または1つの列である複数の
冗長要素と、 各々メモリセルの1つの列に接続されており、メモリセ
ルの冗長列をメモリセルの欠陥列のアドレスでプログラ
ミングする複数のプログラミング回路と、 冗長列内の電流の有無を検出してこの冗長列内に電流が
存在するか否かを示す信号を出力する回路とを有するこ
とを特徴とする集積回路メモリ。 - 【請求項6】 さらに、メモリセル対のそれぞれの電界
効果トランジスタのソースに接続された第1の電源回路
を有することを特徴とする請求項5に記載の集積回路メ
モリ。 - 【請求項7】 さらに、メモリセルの1つの列ごとに、
各プログラミング回路を介して各電界効果トランジスタ
のドレインに接続された第2の電源回路を有することを
特徴とする請求項6に記載の集積回路メモリ。 - 【請求項8】 さらに、出力が電界効果トランジスタ対
のうちの1つの電界効果トランジスタのゲートに接続さ
れて、入力がそれぞれのアドレスコードビットに接続さ
れたインバータを有することを特徴とする請求項5に記
載の集積回路メモリ。 - 【請求項9】 集積回路メモリの欠陥要素を冗長要素で
置換する方法であって、上記欠陥要素と上記冗長要素が
メモリセルの1つの行または1つの列で構成されてお
り、 メモリセルの1つの行または1つの列内の欠陥セルを検
出し、 メモリセルの冗長列を欠陥要素のアドレスコードでプロ
グラミングし、 読み出されるべきメモリ要素のアドレスを受け、 読み出されるべきメモリのアドレスが欠陥要素のアドレ
スと同一であれば、冗長列の全てのメモリセルをバイア
スオフし、 冗長列内に電流が流れないことを検出し、 冗長要素中に電流が検出されない場合には、欠陥要素を
冗長要素で置換するための選択信号を出力するという段
階を有することを特徴とする方法。 - 【請求項10】 さらに、読み出されるべきメモリのア
ドレスが欠陥要素のアドレスと同一でない場合には、非
動作状態を保つことを特徴とする請求項9に記載の欠陥
要素の置換方法。 - 【請求項11】 さらに、冗長要素が欠陥要素を置換し
ようとする場合に、冗長列をメモリのそれぞれのコンタ
クトと接続させることを特徴とする請求項9に記載の欠
陥要素の置換方法。 - 【請求項12】 メモリセルの冗長列をアドレスでプロ
グラミングする段階が、さらに、冗長列の各行ごとに、
電界効果トランジスタ対のうちの第1の電界効果トラン
ジスタをバイアスオンして第2の電界効果トランジスタ
をバイアスオフすることを特徴とする請求項9に記載の
欠陥要素の置換方法。 - 【請求項13】 冗長列の全てのメモリセルをバイアス
オフする段階が、さらに、冗長列の各行ごとに、電界効
果トランジスタ対のうちの第1の電界効果トランジスタ
をバイアスオフして第2の電界効果トランジスタをバイ
アスオフする段階を含むことを特徴とする請求項9に記
載の欠陥要素の置換方法。 - 【請求項14】 さらに、集積回路メモリ中に欠陥要素
が存在しない場合に、メモリセルの冗長列を欠陥要素の
アドレスコードでプログラミングしないことを特徴とす
る請求項9に記載の欠陥要素の置換方法。 - 【請求項15】 さらに、集積回路メモリ中に欠陥要素
が存在しない場合に、、冗長列の全てのメモリセルをバ
イアスオフしないことを特徴とする請求項14に記載の欠
陥要素の置換方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9403845A FR2718274B1 (fr) | 1994-03-31 | 1994-03-31 | Dispositif matriciel de fusibles de redondance pour mémoire intégrée. |
FR9403845 | 1994-03-31 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10161912A Division JPH10334692A (ja) | 1994-03-31 | 1998-06-10 | 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07287996A true JPH07287996A (ja) | 1995-10-31 |
Family
ID=9461646
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9956595A Pending JPH07287996A (ja) | 1994-03-31 | 1995-03-31 | 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 |
JP10161912A Pending JPH10334692A (ja) | 1994-03-31 | 1998-06-10 | 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10161912A Pending JPH10334692A (ja) | 1994-03-31 | 1998-06-10 | 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5594693A (ja) |
EP (1) | EP0675441B1 (ja) |
JP (2) | JPH07287996A (ja) |
DE (1) | DE69509965T2 (ja) |
FR (1) | FR2718274B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6199177B1 (en) | 1998-08-28 | 2001-03-06 | Micron Technology, Inc. | Device and method for repairing a semiconductor memory |
US6910152B2 (en) * | 1998-08-28 | 2005-06-21 | Micron Technology, Inc. | Device and method for repairing a semiconductor memory |
JP2001167595A (ja) * | 1999-12-08 | 2001-06-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100506978B1 (ko) * | 2003-02-25 | 2005-08-09 | 삼성전자주식회사 | 휘발성 반도체 메모리의 제조공정에서 제조된 불휘발성메모리 셀 트랜지스터를 퓨즈소자로서 갖는 반도체 집적회로장치 |
WO2004109711A1 (ja) * | 2003-06-05 | 2004-12-16 | Fujitsu Limited | 冗長メモリのブースタ回路を有する半導体メモリ |
KR100763122B1 (ko) * | 2005-03-31 | 2007-10-04 | 주식회사 하이닉스반도체 | 면적이 감소된 반도체 메모리 장치의 리페어 제어 회로 |
TW201029012A (en) * | 2009-01-23 | 2010-08-01 | Nanya Technology Corp | Operation method of suppressing current leakage in a memory and access method for the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6331091A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 半導体メモリ装置 |
JPH03162798A (ja) * | 1989-11-20 | 1991-07-12 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH07192493A (ja) * | 1993-12-28 | 1995-07-28 | Matsushita Electron Corp | 冗長救済用不揮発性メモリ |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57130298A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Semiconductor integrated circuit memory and relieving method for its fault |
US4546454A (en) * | 1982-11-05 | 1985-10-08 | Seeq Technology, Inc. | Non-volatile memory cell fuse element |
US5204836A (en) * | 1990-10-30 | 1993-04-20 | Sun Microsystems, Inc. | Method and apparatus for implementing redundancy in parallel memory structures |
-
1994
- 1994-03-31 FR FR9403845A patent/FR2718274B1/fr not_active Expired - Fee Related
-
1995
- 1995-03-20 EP EP95400607A patent/EP0675441B1/fr not_active Expired - Lifetime
- 1995-03-20 DE DE69509965T patent/DE69509965T2/de not_active Expired - Fee Related
- 1995-03-21 US US08/408,016 patent/US5594693A/en not_active Expired - Lifetime
- 1995-03-31 JP JP9956595A patent/JPH07287996A/ja active Pending
-
1998
- 1998-06-10 JP JP10161912A patent/JPH10334692A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6331091A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 半導体メモリ装置 |
JPH03162798A (ja) * | 1989-11-20 | 1991-07-12 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH07192493A (ja) * | 1993-12-28 | 1995-07-28 | Matsushita Electron Corp | 冗長救済用不揮発性メモリ |
Also Published As
Publication number | Publication date |
---|---|
FR2718274B1 (fr) | 1996-05-24 |
EP0675441A1 (fr) | 1995-10-04 |
FR2718274A1 (fr) | 1995-10-06 |
US5594693A (en) | 1997-01-14 |
EP0675441B1 (fr) | 1999-06-02 |
DE69509965D1 (de) | 1999-07-08 |
JPH10334692A (ja) | 1998-12-18 |
DE69509965T2 (de) | 1999-10-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980210 |