JPH07287984A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】ビット線間の容量結合に起因する読み出しの誤
動作を防止する。 【構成】ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、複数の
ビット線ＢＬｉに対応して設けられ、同時に制御される
複数のセンス・ラッチ回路1-i と、複数のビット線と対
応するセンス・ラッチ回路の入力部との間に対応して接
続されたトランスファゲート用ＭＯＳトランジスタＱ11
と、各トランスファゲート用ＭＯＳトランジスタのゲー
トノードの電位を制御するために設けられ、制御の対象
となるトランスファゲートの一端側に接続されているビ
ット線にメモリセルから読み出された“Ｈ”レベルの電
位が隣接ビット線との容量結合により低下した場合にト
ランスファゲートの他端側のセンス入力部での電位低下
量を抑制するようにトランスファゲートのゲートノード
の電位を制御するトランスファゲート制御回路40とを具
備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に係り、特に同一行線に接続されている複数のメモリセ
ルからそれぞれの記憶データを同時に複数の列線に読み
出してセンス増幅してラッチする読み出し方式を有する
記憶装置に関する。

【０００２】

【従来の技術】同一行線に接続されている複数のメモリ
セルからそれぞれの記憶データを同時に複数の列線に読
み出してセンス増幅してラッチする読み出し方式を有す
る不揮発性半導体記憶装置の一例として、電気的消去・
再書込み可能なＥＥＰＲＯＭがある。

【０００３】このＥＥＰＲＯＭにおいては、データの読
み出し時に複数の列線のうちの隣り合う列線間の容量結
合に起因する読み出しの誤動作が問題となる。この問題
について、例えば複数個のメモリセルが直列に接続され
てなるＮＡＮＤセルのアレイを有するＮＡＮＤセル型Ｅ
ＥＰＲＯＭを例にとって説明する。

【０００４】図１５は、ＮＡＮＤセル型ＥＥＰＲＯＭの
セルアレイの一部（３列分）およびこれに接続されてい
るセンスアンプを示している。CELLは行列状に配列され
たＮＡＮＤセル、ＷＬｉ（ｉ＝1,2 ）は同一行のメモリ
セルに接続されている行線（ワード線）、ＢＬｉ（ｉ＝
1,2,3 ）は同一列のメモリセルに接続されている列線
（ビット線）、ＳＡｉ（ｉ＝1,2,3 ）はビット線ＢＬｉ
に接続されているセンスアンプである。上記ビット線Ｂ
Ｌｉはメモリセルアレイの端から端まで配線されてお
り、隣接するビット線間の結合容量Ｃc も無視できない
ほどに大きい。

【０００５】ＮＡＮＤセルCELLからデータを読み出す際
には、まず、各ビット線ＢＬｉを電源電位にプリチャー
ジし、特定のワード線ＷＬｉを選択し、この特定のワー
ド線に接続されている複数のメモリセルの各データに応
じて各ビット線ＢＬｉが放電されるか否かを各センスア
ンプＳＡｉによりセンス増幅する。

【０００６】上記センスアンプＳＡｉとして、例えば図
１６に示すように、２個のＣＭＯＳ型のクロックドイン
バータ回路IV1 、IV2 が逆並列接続されてなるラッチ回
路兼用のセンスアンプ（ラッチ型センスアンプ回路）が
使用されている場合、データの読み出し動作は図１７に
示すような波形で示される。

【０００７】即ち、セルを選択して駆動した時、ビット
線ＢＬｉはそれに接続されている選択セルのデータに応
じて放電される、または、放電されずにプリチャージ状
態の電位を保つ。この時、例えば、あるビット線は放電
されない場合でも、その両側のビット線が放電される場
合には、上記放電されないビット線は上記放電されるビ
ット線との容量結合に起因してプリチャージ状態の電位
より下がってしまう。これにより、上記放電されないビ
ット線に接続されているセンスアンプの動作電源ノード
の電位と上記ビット線との間に電位差が生じると、上記
ビット線に接続されているセンスアンプにおいて、上記
ビット線に入力端が接続されているクロックドインバー
タ回路のＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタが共にオン状態になり、上記動作電源ノードと接地
ノードとの間に貫通電流が流れてしまう。この貫通電流
は、各センスアンプとＥＥＰＲＯＭの電源ピン、接地ピ
ンとの間の配線に流れ、この配線の抵抗により電圧降下
が生じ、電源電位が下がり、接地電位が浮き上がる。こ
れにより、センスアンプのクロックドインバータ回路の
閾値が等価的に変動してしまい、ビット線のデータを誤
ったデータとして読むおそれがある。

【０００８】また、図１５中のセンス・ラッチ回路とし
て、例えば図１８に示すような回路を用いる場合にも、
ビット線のデータを誤ったデータとして読むおそれがあ
る。この回路において、フリップフロップ回路ＦＦｉ
は、ノーマリーオン型のＰＭＯＳトランジスタＱp1がＣ
ＭＯＳ型のインバータ回路の電源側に挿入接続された第
１のインバータ回路81と、リセット信号RST により制御
されるＰＭＯＳトランジスタＱp2がＣＭＯＳ型のインバ
ータ回路の電源側に挿入された第２のインバータ回路82
とが交差接続され、さらに、上記第１のインバータ回路
81の入力ノードと接地ノードとの間にリセット信号RST
により制御されるＮＭＯＳトランジスタＱn1が接続され
ている。

【０００９】Ｑ4 はビット線ＢＬｉと上記フリップフロ
ップ回路ＦＦｉの第１の記憶ノードとの間に挿入された
ＮＭＯＳトランジスタ、Ｑ7 およびＱ8 は上記フリップ
フロップ回路ＦＦの第２の記憶ノードと接地ノードとの
間で直列に挿入された２個のＮＭＯＳトランジスタであ
り、このうちの一方のＮＭＯＳトランジスタＱ7 はセン
スイネーブル信号SEN により制御され、他方のＮＭＯＳ
トランジスタＱ8 はビット線ＢＬに接続されている。

【００１０】図１８の回路においては、センスイネーブ
ル信号SEN によりＮＭＯＳトランジスタＱ7 がオン状態
になると、ビット線ＢＬの電位が“Ｈ”レベルである
と、上記ビット線ＢＬに接続されているビット線電位入
力用のＮＭＯＳトランジスタＱ8 がオンになり、フリッ
プフロップ回路ＦＦｉの記憶データを反転させてラッチ
するように動作する。

【００１１】しかし、上記ビット線ＢＬｉと隣接する他
のビット線（図示せず）との容量結合により上記ビット
線ＢＬｉの電位が下がり、上記ビット線電位入力用のＮ
ＭＯＳトランジスタＱ8 をオン状態に制御するために必
要な“Ｈ”レベルの電位が得られなくなると、フリップ
フロップ回路ＦＦｉの状態を強制的に反転させることが
できなくなる。この結果、ビット線ＢＬｉのデータを誤
ったデータとして読むことになる。

【００１２】一方、ＮＡＮＤセル型ＥＥＰＲＯＭにおい
てビット毎ベリファイを行う場合に、ビット線間の容量
結合に起因してビット毎ベリファイを正確に行うことが
不可能になる場合がある。

【００１３】ここで、ビット毎ベリファイについて説明
しておく。ＮＡＮＤセル型ＥＥＰＲＯＭにおいては、各
メモリセルの書き込み速度のばらつきに起因する書き込
み状態における閾値のばらつきの分布をある一定範囲内
に収束させることが望ましい。そこで、メモリセル毎に
書き込み時間を設定するものとし、このためにビット毎
ベリファイを行う。このビット毎ベリファイでは、書き
込み時間を短い時間に区分けし、書き込み→ベリファイ
→再書き込みデータ設定→書き込み→ベリファイ→再書
き込みデータ設定……と自動的に繰り返す（オートベリ
ファイ動作）。この際、書き込みにより閾値の上昇が十
分に得られたセルに対しては、次回のサイクルからは書
き込み動作を行わないように再書き込みデータを設定す
る。

【００１４】このようなベリファイ及び再書き込みデー
タの設定は、チップ内で行うことが望ましく、ビット毎
ベリファイをチップ内部で自動的に実現するための回路
として、例えば図１９中に示すような回路が提案されて
いる。

【００１５】即ち、この回路において、ＢＬｉ（ｉ＝1
〜3 ）はビット線、2-ｉ（ｉ＝1 〜3 ）はビット線ＢＬ
ｉに接続されたＮＡＮＤセルである。Ｑ3 はプリチャー
ジ制御信号φ1 に基づいてビット線ＢＬｉを所定期間に
充電するためのプリチャージ用のＰチャネルトランジス
タ、1-ｉ（ｉ＝1 〜3 ）はセンス回路および書き込みデ
ータを一時的に保持するデータラッチ回路の役割を有す
るフリップフロップ回路である。

【００１６】Ｑ4 はビット線ＢＬｉとこれに対応するフ
リップフロップ回路1-ｉの第１の記憶ノードとを接続す
るトランスファゲート用のトランジスタであり、そのゲ
ートにはベリファイ制御信号φ3 が印加される。

【００１７】Ｑ5 、Ｑ6 は電源ノードとビット線ＢＬｉ
との間に直列に接続されたトランジスタであり、上記ト
ランジスタＱ5 のゲートはフリップフロップ回路1-ｉの
第１の記憶ノード（ビット線接続ノード）に接続され、
上記トランジスタＱ6 のゲートには帰還制御信号φ2 が
印加される。

【００１８】前記トランジスタＱ3 のソース及びフリッ
プフロップ回路1-ｉの動作電源ノードは、書き込み動作
時に例えば９Ｖ、それ以外の時は電源電位、例えば５Ｖ
が供給される。

【００１９】次に、図１９の回路を用いてオート・ベリ
ファイを行う際の動作について、図２０に示す波形を参
照しながら説明する。この場合、メモリセル2-1 、2-2
、2-3 に対応して“０”、“０”、“１”データを書
き込む場合を想定し、メモリセル2-1 よりもメモリセル
2-2 のほうが書き込みにくいものと仮定する。

【００２０】始めに、入／出力データ線およびカラムゲ
ート（共に図示せず）を介してフリップフロップ回路1-
ｉの一対の記憶ノードに書き込みデータが供給される。
これにより、フリップフロップ回路1-1 の第１の記憶ノ
ードＮ1 は接地電位（０Ｖ）に、フリップフロップ回路
1-2 の第１の記憶ノードＮ2 は０Ｖに、フリップフロッ
プ回路1-3 の第１の記憶ノードＮ3 は電源電位、例えば
５Ｖに設定される。この状態で、第１回目の書き込み動
作（WRITE-1 ）が開始する。

【００２１】時刻ｔ10において、信号φ1 が０Ｖになる
と、トランジスタＱ3 が導通し、ビット線ＢＬｉが９Ｖ
に充電される。また、フリップフロップ回路1-ｉの動作
電源が９Ｖに昇圧するので、ノードＮ3 の電位は９Ｖに
なる。

【００２２】時刻ｔ11では、信号φ1 がトランジスタＱ
3 をオフさせる電位、例えば１０Ｖに立ち上がり、ビッ
ト線ＢＬｉの充電が終了すると同時に、信号φ2 がトラ
ンジスタＱ6 をオンさせる電位、例えば１０Ｖに立ち上
がり、ノードＮｉ（ｉは1 〜3 ）の電位に応じてビット
線電位が放電される。即ち、ノードＮ1 及びノードＮ2
が０Ｖであるのでビット線ＢＬ1 及びＢＬ2 は０Ｖに放
電し、ノードＮ3 は９Ｖであるのでビット線ＢＬ3 は９
Ｖである（これはメモリセル2-3 の書き込み禁止電圧と
して作用する）。この条件でメモリセル2-ｉに書き込み
電圧が印加される。

【００２３】時刻ｔ12で第１回目の書き込み動作が終了
し、ベリファイ動作及び再書き込みデータ設定動作（VE
RIFY）に入る。即ち、信号φ1 が０Ｖに立ち下がり、ビ
ット線ＢＬｉがトランジスタＱ3 を介してビット線プリ
チャージ電圧、例えば電源電圧５Ｖに充電される。同時
に、信号φ2 が０Ｖに立ち下がり、フリップフロップ回
路1-ｉからビット線ＢＬｉへのフィードバックループは
遮断される。

【００２４】時刻ｔ13でビット線の充電が終了し、浮遊
状態のビット線ＢＬｉをメモリセル2-ｉが放電してい
く。ここで、メモリセル2-ｉの閾値によって放電速度が
異なり、書き込みが十分でないメモリセルは閾値が上昇
しておらず、このメモリセルに接続されているビット線
の電荷は放電する。第１回目の書き込み動作では、メモ
リセル2-1 及び2-2 共に書き込みが十分に行われていな
い場合を示している。また、メモリセル2-3 は書き込み
が行われていないので、このメモリセル2-3 が“１”デ
ータ保持状態（つまり、消去状態）であれば、これに接
続されているビット線ＢＬ3 の電荷は必然的に放電す
る。

【００２５】時刻ｔ14で信号φ2 が５Ｖに立ち上がり、
トランジスタＱ6 が導通する。しかし、ノードＮ1 及び
ノードＮ2 は０Ｖであるので、このノードＮ1 、Ｎ2 に
ゲートが接続されているトランジスタＱ5 は非導通とな
り、ビット線ＢＬ1 及びＢＬ2 はなんの影響も受けな
い。これに対して、ノードＮ3 は５Ｖであるので、この
ノードＮ3 にゲートが接続されているビット線ＢＬ3 は
トランジスタＱ5 及びＱ6 を介して５Ｖの電源電位と接
続され、５ＶからトランジスタＱ5 、Ｑ6 の閾値を差し
引いた電圧であって上記ノードＮ3 を十分に５Ｖにラッ
チできる電位に再充電される。

【００２６】時刻ｔ15で信号φ3 が５Ｖに立ち上がり、
ビット線とフリップフロップ回路とが接続され、ビット
線の電位がフリップフロップ回路にラッチされる。ここ
で、フリップフロップ回路1-1 の記憶ノードＮ1 、フリ
ップフロップ回路1-2 の記憶ノードＮ2 、フリップフロ
ップ回路1-3 の記憶ノードＮ3 にラッチされている電位
は対応して０Ｖ、０Ｖ、５Ｖである。この状態は書き込
みを行う前と同じである。

【００２７】時刻ｔ20で第２回目の書き込み動作（WRIT
E-2 ）が開始する。即ち、時刻ｔ20から時刻ｔ21までは
ビット線の９Ｖの充電、時刻ｔ21から時刻ｔ22まではメ
モリセルへの書き込みが行われる。

【００２８】時刻ｔ22から時刻ｔ23まではビット線ＢＬ
ｉの５Ｖの充電、時刻ｔ23から時刻ｔ24まではメモリセ
ル2-ｉによるビット線ビット線ＢＬｉの放電、時刻ｔ24
からは“０”書き込みセルのビット線の再充電が開始さ
れる。ここで、メモリセル2-1 の書き込みが終了してい
る場合には、ビット線ＢＬ1 の電位が５Ｖからほとんど
低下せず、書き込みが終了したことを表わす。

【００２９】時刻ｔ25でビット線とフリップフロップ回
路との接続が行われ、ビット線の電位がフリップフロッ
プ回路1 にラッチされる。今回は、第１回目と異なり、
ビット線ＢＬ1 の電位は高レベルになっているので、フ
リップフロップ回路1-1 の記憶ノードＮ1 、フリップフ
ロップ回路1-2 の記憶ノードＮ2 、フリップフロップ回
路1-3 の第１の記憶ノードＮ3 にラッチされている電位
は対応して５Ｖ、０Ｖ、５Ｖとなる。

【００３０】このように、書き込みが完了したメモリセ
ルに対応するビット線ＢＬｉに接続されているフリップ
フロップ回路1-ｉの保持データは、初期の０Ｖから５Ｖ
に再設定され、この５Ｖは昇圧され９Ｖの書き込み禁止
電圧として働くので、当該メモリセルにはこれ以降の書
き込みは行われない。

【００３１】時刻ｔ30で第３回目の書き込み動作（WRIT
E-3 ）が開始する。即ち、時刻ｔ30から時刻ｔ31までは
ビット線の９Ｖの充電、時刻ｔ31から時刻ｔ32まではメ
モリセルへの書き込みが行われる。ここで注意すべきこ
とは、ビット線ＢＬ1 が、ビット線ＢＬ3 と同様に書き
込み禁止電圧９Ｖになっていることである。

【００３２】時刻ｔ32で第３回目のベリファイ動作及び
再書き込みデータ設定が行われる。即ち、時刻ｔ32から
時刻ｔ33まではビット線の５Ｖの充電、時刻ｔ33から時
刻ｔ34まではメモリセル2 によるビット線の放電、時刻
ｔ34からは“０”書き込みセルのビット線の再充電が開
始される。ここで、メモリセル2-2 の書き込みが終了し
ている場合には、ビット線ＢＬ2 の電位が５Ｖからほと
んど低下せず、書き込みが終了したことを表わす。

【００３３】時刻ｔ35でビット線ＢＬｉとフリップフロ
ップ回路1-ｉとの接続が行われ、ビット線の電位がフリ
ップフロップ回路1-ｉにラッチされる。今回は、第２回
目と異なり、ビット線ＢＬ2 の電位は高レベルになって
いるので、フリップフロップ回路1-1 の記憶ノードＮ1
、フリップフロップ回路1-2 の記憶ノードＮ2 、フリ
ップフロップ回路1-3 の記憶ノードＮ3 にラッチされて
いる電位は、それぞれ５Ｖとなり、３ビットの書き込み
が終了したことになる。

【００３４】図２１は、図１９の回路中のビット線の１
本分に対応する回路を取り出して詳細に示している。こ
の回路は、図１６に示した回路に対して、ビット線ＢＬ
ｉとフリップフロップ回路1-ｉの第１の記憶ノードＮｉ
との間に挿入されたＮＭＯＳトランジスタＱ4 をベリフ
ァイ制御信号VFY により制御し、電源ノードとビット線
ＢＬｉとの間に２個のＮＭＯＳトランジスタＱ5 、Ｑ6
を直列に接続し、このうちの１方の帰還用のＮＭＯＳト
ランジスタＱ5 のゲートをフリップフロップ回路1-ｉの
第１の記憶ノードＮｉに接続し、残りの１個のＮＭＯＳ
トランジスタＱ6 を制御信号CON により制御するように
変更したものである。

【００３５】図２１の回路における動作について簡単に
説明する。まず、メモリセルにデータ“０”を書き込む
場合、フリップフロップ回路1-ｉの第１のクロックドイ
ンバータ回路IV1 の出力ノード、第２のクロックドイン
バータ回路IV2 の出力ノードに対応して入／出力データ
線ＩＯ、／ＩＯからカラムゲートＱ9 、Ｑ9 を介して
“Ｌ”、“Ｈ”レベルを転送する。この後、ベリファイ
制御信号VFY を“Ｈ”レベルにしてＮＭＯＳトランジス
タＱ4 をオン状態にし、第２のクロックドインバータ回
路IV2 の出力ノードの“Ｌ”レベルをそのままビット線
ＢＬｉに転送する。この後、ワード線（図示せず）を一
定期間書き込み電圧にし、ＮＡＮＤセルのメモリセルに
ビット線ＢＬｉの“Ｌ”レベル（０Ｖ）のデータを書き
込み、その浮遊ゲートに電子を注入する。この後、ベリ
ファイのための読み出しを行うために、ベリファイ制御
信号VFY を“Ｌ”レベルにしてＮＭＯＳトランジスタＱ
4 をオフ状態にし、ビット線ＢＬｉを一定期間だけ
“Ｈ”レベルにプリチャージした後、ワード線を一定期
間駆動してメモリセルからデータを読み出す。この場
合、ワード線には、通常読み出し電圧よりもメモリセル
が電流を流し易い電位を与える。メモリセルに電子が十
分に注入されていれば、このメモリセルを含むＮＡＮＤ
セルに接続されているビット線ＢＬｉの電荷は放電され
ないので、上記ビット線ＢＬｉは“Ｈ”レベルを保持す
る。これに対して、メモリセルに電子が十分に注入され
ていなければ、このメモリセルを含むＮＡＮＤセルに接
続されているビット線ＢＬｉの電荷は放電されるので、
上記ビット線ＢＬｉは“Ｌ”レベルになる。この後、制
御信号CON を“Ｈ”レベルにしてＮＭＯＳトランジスタ
Ｑ4 をオン状態にする。この場合、第２のクロックドイ
ンバータ回路IV2 の出力ノードのレベルが“Ｈ”である
か“Ｌ”であるかに応じて帰還用のＮＭＯＳトランジス
タがオンまたはオフになるが、この時には、第２のクロ
ックドインバータ回路IV2の出力ノードのレベルが
“Ｌ”（データ“０”）になっていて上記帰還用のＮＭ
ＯＳトランジスタＱ5 がオフ状態になっているので、ビ
ット線の電位は読み出し後のレベルのままである。

【００３６】この後、ベリファイ制御信号VFY を“Ｈ”
レベルにしてＮＭＯＳトランジスタＱ4 をオン状態に
し、ビット線ＢＬｉの電位をセンス回路に入力してラッ
チする。この場合、書き込み終了後のメモリセルに電子
が十分に注入されていなければ、ビット線ＢＬｉの電位
は“Ｌ”レベルとセンスされ。従って、次のサイクルで
再び書き込み（追加書き込み）が行われることになる。

【００３７】これに対して、書き込み終了後のメモリセ
ルに電子が十分に注入されていれば第２のクロックドイ
ンバータ回路IV2 の出力ノードのレベルが“Ｌ”から
“Ｈ”に反転し、次に再び書き込もうとしても書き込み
が行われないので、過剰な書き込み（オーバーライト）
を禁止することになる。

【００３８】上記とは逆に、メモリセルにデータ“１”
を書き込む場合、第１のクロックドインバータ回路IV1
の出力ノード、第２のクロックドインバータ回路IV2 の
出力ノードに対応して入／出力データ線ＩＯ、／ＩＯか
らカラムゲートＱ9 、Ｑ9 を介して“Ｈ”、“Ｌ”レベ
ルを転送する。この後、ベリファイ制御信号VFY を
“Ｈ”レベルにしてＮＭＯＳトランジスタＱ4 をオン状
態にし、第２のクロックドインバータ回路IV2 の出力ノ
ードの“Ｈ”レベルをそのままビット線ＢＬｉに転送す
る。この後、ワード線を一定期間書き込み電圧にする
が、ビット線ＢＬｉの電位が“Ｈ”レベルであるので、
メモリセルの浮遊ゲートに電子が注入されない。この
後、ベリファイのための読み出しを行うために、ベリフ
ァイ制御信号VFY を“Ｌ”レベルにしてＮＭＯＳトラン
ジスタＱ4 をオフ状態にし、ビット線ＢＬｉを一定期間
だけ“Ｈ”レベルにプリチャージして後、ワード線を一
定期間駆動し、メモリセルからデータを読み出す。この
場合、メモリセルが“０”データ保持状態であれば、ビ
ット線ＢＬｉの電荷は放電されないので、ビット線ＢＬ
ｉは“Ｈ”レベルを保持する。これに対して、メモリセ
ルが“１”データ保持状態であれば、ビット線ＢＬｉの
電荷は放電されるので、ビット線ＢＬｉは“Ｌ”レベル
になる。この後、書き込みデータ“１”をビット線ＢＬ
ｉに帰還させるために、制御信号CON を“Ｈ”レベルに
してＮＭＯＳトランジスタＱ6 をオン状態にする。この
時、第２のクロックドインバータ回路IV2 の出力ノード
のレベルが“Ｈ”（データ“１”）になっていて上記帰
還用のＮＭＯＳトランジスタＱ5 がオン状態になってい
るので、ビット線ＢＬｉの電位は“Ｈ”レベルに充電さ
れる。この後、ベリファイ制御信号VFY を“Ｈ”レベル
にしてＮＭＯＳトランジスタＱ4 をオン状態にし、ビッ
ト線の電位ＢＬｉをセンス回路に入力してラッチする。
この場合、第２のクロックドインバータ回路IV2 の出力
ノードのレベルは“Ｈ”のまま保持されるので、次に再
び書き込もうとしても書き込みが行われない。

【００３９】しかし、上記したようなベリファイ動作に
際して、書き込みが未だ完了していないセルに接続され
ているビット線ＢＬｉの電位は“Ｌ”レベルを保持しな
ければならないが、上記ビット線ＢＬｉと他のビット線
（通常、上記ビット線と隣り合うビット線）との容量結
合により、上記ビット線ＢＬｉの電位が浮き上がる。こ
の状態の時に、ベリファイ制御用のトランジスタＱ4 を
オンにすることによって上記ビット線ＢＬｉの電位をセ
ンスすると、このビット線ＢＬｉに接続されているメモ
リセルの書き込みが完了された場合と区別がつかなくな
り、書き込みが完了していないのにもかかわらず、対応
するフリップフロップ回路が誤ってセンスしてしまい、
以後の追加書き込みが行われなくなり、ビット毎ベリフ
ァイを正確に行うことが不可能になる。

【００４０】

【発明が解決しようとする課題】上記したように、複数
のメモリセルからそれぞれの記憶データを同時に複数の
ビット線に読み出してセンス増幅してラッチする読み出
し方式を有する従来の半導体記憶装置においては、デー
タの読み出し時にビット線間の容量結合に起因する読み
出しの誤動作が生じるという問題があった。

【００４１】また、複数のメモリセルからそれぞれの記
憶データを同時に複数のビット線に読み出してセンス増
幅してラッチする読み出し方式を有する従来の不揮発性
半導体記憶装置においては、チップ内部でビット毎ベリ
ファイを行う回路を実現しようとすると、ビット線間の
干渉によって誤動作するという問題があった。

【００４２】本発明はこのような問題を解決すべくなさ
れたもので、ビット線間の容量結合に起因する読み出し
の誤動作を防止し得る半導体記憶装置を提供することを
目的とする。

【００４３】

【課題を解決するための手段】本発明は、それぞれ閾値
が第１の範囲または第２の範囲をとることにより情報を
記憶するＭＯＳトランジスタからなる複数個の不揮発性
メモリセルからそれぞれの記憶データを同時に複数のビ
ット線に読み出してセンス増幅してラッチする読み出し
方式を有する半導体記憶装置において、各ビット線を所
定のタイミングで充電するための充電回路と、各ビット
線にそれぞれ対応して設けられ、対応する前記ビット線
の電位をセンスしてラッチする複数のセンス・ラッチ回
路と、上記各センス・ラッチ回路の動作を同時に制御す
るためのセンス・ラッチ制御信号を供給する制御信号供
給回路と、前記複数のビット線と対応する上記センス・
ラッチ回路の入力部との間にそれぞれ対応して接続され
た複数のトランスファゲート用ＭＯＳトランジスタと、
上記各トランスファゲート用ＭＯＳトランジスタのゲー
トノードの電位を制御するために設けられ、制御の対象
となる前記トランスファゲート用ＭＯＳトランジスタの
一端側に接続されている前記ビット線に前記メモリセル
から読み出された“Ｈ”レベルの電位が隣接ビット線と
の容量結合により低下した場合に上記トランスファゲー
ト用ＭＯＳトランジスタの他端側のセンス入力部での電
位低下量を抑制するように上記トランスファゲートのゲ
ートノードの電位を制御するトランスファゲート制御回
路とを具備することを特徴とする。

【００４４】

【作用】ビット線の電荷がメモリセルにより放電されて
その電位が低下しようとする場合、トランスファゲート
のゲートノードの電位は、ビット線との間の容量による
容量結合により一瞬引き下げられる。しかし、トランス
ファゲートのゲートノードの電位は、トランスファゲー
ト制御回路により、所定電位まで引き戻されるように制
御される。これにより、センス・ラッチ回路の入力部の
電位は、上記ゲートノードの電位からトランスファゲー
ト用ＭＯＳトランジスタの閾値だけ低い値まで下がらな
いと放電されないので、ビット線間の容量結合に起因す
る読み出しの誤動作が防止される。

【００４５】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１の実施例として、一
括消去可能なＮＡＮＤセル型ＥＥＰＲＯＭ（ＮＡＮＤ型
フラッシュメモリ）の全体構成を示すブロック図であ
る。

【００４６】このＥＥＰＲＯＭ10は、複数のＮＡＮＤ型
メモリセルがマトリクス状に配設され、縦方向にビット
線ＢＬが数千本、横方向にワード線ＷＬが数千本配列さ
れているメモリセルアレイ11と、外部から入力されたア
ドレスに基いて上記メモリセルアレイ11のワード線を選
択するロウデコーダ12と、上記メモリセルアレイ11のビ
ット線に接続されているセンス・ラッチ回路13と、この
センス・ラッチ回路13に接続されているカラムゲート15
と、外部から入力されたアドレスに基き上記カラムゲー
ト15を制御し、対応するビット線およびセンス回路を選
択するカラムデコーダ14と、前記カラムゲート15に接続
されているＩ／Ｏバッファ18と、書き込み動作や消去動
作に必要な高電圧を供給するための昇圧回路16と、チッ
プ外部とのインターフェースをとるための制御回路17と
を具備している。

【００４７】本発明では、従来のＥＥＰＲＯＭと比べ
て、メモリセルアレイ11とセンス・ラッチ回路13とを接
続する回路およびそれを制御する回路が改良されてい
る。まず、図１中のメモリセルアレイ11の構成およびメ
モリセルに対するデータの読み出し、消去及び書き込み
動作について、説明しておく。

【００４８】図２は、図１中のメモリセルアレイ11の回
路構成の一部を示しており、これは従来と同様に構成さ
れている。即ち、浮遊ゲートを有するＭＯＳトランジス
タからなる不揮発性のメモリセルＭ1 〜Ｍ16が直列に接
続され、一端が選択トランジスタＱ1 を介してビット線
ＢＬに、多端が選択トランジスタＱ2 を介して共通ソー
ス線Ｓに接続されている。上記各トランジスタは同一の
ウェル基板Ｗ上に形成されており、メモリセルＭ1〜Ｍ1
6の制御電極はワード線ＷＬ1 〜ＷＬ16に接続されてお
り、選択トランジスタＱ1 の制御電極は選択線ＳＬ1
に、選択トランジスタＱ2 の制御電極は選択線ＳＬ2 に
接続されている。

【００４９】メモリセルＭ1 〜Ｍ16は、それぞれ保持す
るデータに応じた閾値を持っており、この閾値は“０”
データを保持している時には０Ｖ以上、読み出し時のワ
ード線電位よりセルデータを紫外線で消去した時の閾値
を差し引いた値より低い値に、また、“１”データを保
持している時には０Ｖ以下に設定されている（より適切
には、ある程度のマージンをもたすためこれよりも小さ
な範囲に設定されている）。

【００５０】ＮＡＮＤ型フラッシュメモリの場合は、通
常、“１”データが保持されている状態を「消去状態」
と呼び、“０”データが保持されている状態を「書き込
み状態」と呼ぶ。また、“１”データが保持されている
メモリセルの閾値を正方向にシフトさせ、“０”データ
を保持するようにすることを「書き込み動作」と呼び、
“０”データが保持されているメモリセルの閾値（Ｖt
h）を負方向にシフトさせ“１”データを保持するよう
にすることを消去動作と呼ぶ。

【００５１】図３は、上記メモリセルＭ1 〜Ｍ16に対す
るデータの読み出し、消去及び書き込み動作時における
印加する電圧を一覧表にして示している。読み出し動作
時には、ビット線ＢＬを始めにある電圧、例えば５Ｖに
プリチャージした後に浮遊状態にしておき、選択線ＳＬ
1 に５Ｖ、選択メモリセルのワード線ＷＬに０Ｖ、非選
択メモリセルのワード線ＷＬに“０”データセルの閾値
よりも高い電圧（例えば５Ｖ）、選択線ＳＬ2 に電源電
圧（例えば５Ｖ）、ウェルＷに０Ｖ、共通ソース線Ｓに
０Ｖを印加する。すると、選択メモリセル以外のすべて
のトランジスタ（非選択メモリセルを含む）がオンす
る。選択メモリセルに“０”が保持されている時にはこ
のメモリセルは非導通状態となりビット線の電位は５Ｖ
のままで変化がないが、“１”が保持されている時には
導通状態となるためビット線は放電され電位が低下す
る。データのセンスは読み出し時のビット線電位を検出
することにより行う。

【００５２】消去動作時には、ビット線ＢＬは開放（オ
ープン）状態にし、選択線ＳＬ1 に選択トランジスタＱ
1 のゲートが破壊しないような電圧、例えばウェルＷと
同電位の１８Ｖ、メモリセルのワード線ＷＬに０Ｖ、選
択線ＳＬ2 に選択トランジスタＱ2 のゲートが破壊しな
いような電圧、例えばウェルＷと同電位の１８Ｖ、ウェ
ルＷにセルデータを消去させるために必要な電圧、例え
ば１８Ｖ、共通ソース線ＳはウェルＷと同電位（または
開放状態）を印加する。すると、浮遊ゲートとウェル間
にゲート絶縁膜を介してトンネル電流が流れ、閾値は０
Ｖ以下になる。

【００５３】書き込み動作時には、書き込みデータによ
って異なった電圧を印加する。即ち、“０”書き込み
（閾値をシフトさせる場合）ではビット線ＢＬにセルの
閾値をシフトさせるために必要な電界を得るためにある
電圧、例えば０Ｖを印加し、“１”書き込み（閾値をシ
フトさせない場合）ではビット線ＢＬにセルの閾値をシ
フトさせないためのある電圧、例えば９Ｖを印加する。
選択線ＳＬ1 にはビット線ＢＬの９Ｖをメモリセルに転
送するために必要な電圧、例えば１１Ｖ、選択メモリセ
ルのワード線ＷＬにはセルの閾値をシフトさせるために
必要な電界を得ることが可能なある電圧、例えば１８
Ｖ、非選択メモリセルのワード線ＷＬにはセルの閾値を
シフトさせずにビット線ＢＬの９Ｖを選択メモリセルに
転送するために必要なある電圧、例えば９Ｖ、選択線Ｓ
Ｌ2 には０Ｖ、ウェルＷには０Ｖ、共通ソース線Ｓには
０Ｖを印加する。この結果、選択トランジスタＱ1 から
メモリセルＭ16までのすべてのトランジスタは導通し、
ビット線と同電位となる（この場合、メモリセルのトラ
ンジスタの閾値落ちは考慮しなくてよい。なぜなら、メ
モリセルの書き込み前に通常は消去が行われ、セルトラ
ンジスタの閾値落ちはない）。

【００５４】従って、ビット線ＢＬに０Ｖが印加された
メモリセルは、チャネルと制御電極との間に１８Ｖの高
電圧がかかり、トンネル電流が流れ、閾値は正方向にシ
フトする。また、ビット線ＢＬに９Ｖが印加されたメモ
リセルは、チャネルと制御電極との間に９Ｖしかかから
ないので、閾値の正方向のシフトは抑圧される。このよ
うにビット線ＢＬにセルの閾値をシフトさせないために
印加されるある値の電圧（本例では９Ｖ）を書き込み禁
止電圧と呼ぶ。

【００５５】図４は、図１中のメモリセルアレイ11にお
けるビット線１本分に対応する回路を取り出して示して
いる。この回路は、図１６に示した回路に、トランスフ
ァゲートＴＧおよびそれに関連する制御回路40が付加さ
れることにより、ビット線間の容量結合に起因する読み
出しの誤動作を防止し得るように構成されている。

【００５６】この回路において、ＢＬｉはビット線、2-
ｉはビット線ＢＬｉに接続されたＮＡＮＤ型メモリセ
ル、Ｑ3 はプリチャージ信号φ1 に基づいてビット線Ｂ
Ｌｉを所定期間に充電するためのＰチャネルトランジス
タ、1-ｉはセンス・ラッチ回路、Ｑ9 、Ｑ9 は上記セン
ス・ラッチ回路1-ｉの各一対の記憶ノードと一対の入／
出力データ線ＩＯ、／ＩＯとの間にそれぞれ接続された
カラムゲートである。

【００５７】上記センス回路1-ｉは、第１のクロックド
・インバータ回路IV１及び第２のクロックド・インバー
タ回路IV2 の互いの入力ノードと出力ノードが交差接続
されてなる。この場合、第１のクロックド・インバータ
回路IV１は、センス動作制御用の相補的な制御信号SEN
、/SENにより動作が制御され、第２のクロックド・イ
ンバータ回路IV2 はラッチ動作制御用の相補的な制御信
号RLCH、/RLCH により動作が制御されるものであり、第
１のクロックド・インバータ回路IV１の入力ノードがセ
ンス入力ノードNi、第２のクロックド・インバータ回路
IV2 の出力がラッチ出力ノードに相当する。なお、Ｃ2
は第１のクロックド・インバータ回路IV１の入力ノード
と接地ノードとの間に接続された容量（あるいは、寄生
容量でもよい）である。

【００５８】さらに、前記ビット線ＢＬｉとこれに対応
するセンス回路1-ｉのセンス入力ノードとの間には、Ｎ
ＭＯＳトランジスタＱ11及びＰＭＯＳトランジスタＱ12
が並列に接続されてなるＣＭＯＳトランスファゲートＴ
Ｇが接続されている。上記ＰＭＯＳトランジスタＱ12の
ゲートには前記制御信号/RLCH が印加され、電源ノード
と上記ＣＭＯＳトランスファゲートのＮＭＯＳトランジ
スタＱ11のゲートとの間には、トランスファゲート制御
回路40が接続されている。

【００５９】このトランスファゲート制御回路40は、例
えば、ドレイン・ゲート相互が接続されたＮＭＯＳトラ
ンジスタＱ13及びゲートに制御信号READが印加されるＰ
ＭＯＳトランジスタＱ14が並列に接続され、さらに、前
記ＣＭＯＳトランスファゲートＴＧのＮＭＯＳトランジ
スタＱ11のゲートとビット線側の一端ノード（ドレイン
あるいはソース）との間に容量Ｃ1 が接続されている。
なお、上記容量Ｃ1 は、上記ＮＭＯＳトランジスタＱ13
のゲートとビット線側の一端ノードとの間の寄生容量を
用いてもよい。

【００６０】41は前記各信号SEN 、/SEN、RLCH、/RLCH
、READ、φ1 をそれぞれ所定のタイミングで供給する
信号供給回路である。なお、図４の回路におけるビット
線ＢＬｉのプリチャージ電位は、電源電位Ｖccが使用さ
れる場合を示しているが、これはＶccに限らず、一般的
には図４中のトランジスタＱ3 、Ｑ13、Ｑ14に接続され
ている電源ノードの電位をある電圧Ｖblで表わすことが
可能であり、以下の説明でもビット線ＢＬｉのプリチャ
ージ電位ＶccをＶblに置き換えればよい。

【００６１】図５は、図４の回路におけるメモリセルか
らのデータの読み出し時の動作波形の一例を示してい
る。上記構成の図４の回路において、まず、信号SEN 、
/SEN、RLCH、/RLCH がそれぞれ非活性状態の期間（トラ
ンスファゲートがオフの期間）に信号READが一定期間
“Ｌ”レベルになり、トランスファゲート制御用のＰＭ
ＯＳトランジスタＱ12がオンし、トランスファゲート用
のＮＭＯＳトランジスタＱ11のゲートノードNGが電源電
位Ｖccに充電される。信号READが“Ｈ”レベルになつた
後、上記トランスファゲートの一端側に接続されている
ビット線ＢＬｉにメモリセルからデータが読み出され、
さらに、信号SEN 、/SEN、RLCH、/RLCH がそれぞれ活性
状態にされ、センス回路1-ｉがセンス・ラッチ動作を行
う。

【００６２】いま、ビット線ＢＬｉにメモリセルから
“０”データが読み出された時には、ビット線ＢＬｉの
電位が低下し、容量Ｃ1 による結合により前記ゲートノ
ードNGの電位も低下するが、トランスファゲート用のＮ
ＭＯＳトランジスタＱ11がオン状態になってトランスフ
ァゲートの他端側（センス回路1-ｉのセンス入力ノード
Ni）の電位も低下する。

【００６３】これに対して、ビット線ＢＬｉにメモリセ
ルから“１”データが読み出された時、ビット線間の容
量結合によりビット線ＢＬｉが放電されてその電位が低
下しようとした場合を考える。この場合、前記ゲートノ
ードNGの電位は、ビット線ＢＬｉとの間の容量Ｃ1 によ
る結合により一瞬引き下げられる。しかし、トランスフ
ァゲート制御用のＮＭＯＳトランジスタＱ13により、ゲ
ートノードNGの電位は、電源電位Ｖccから上記ＮＭＯＳ
トランジスタＱ13の閾値Ｖth13だけ低い値（Ｖcc−Ｖth
13）まで引き戻される。

【００６４】これにより、上記トランスファゲートの他
端側（センス回路1-ｉのセンス入力ノードNi）の電位
は、上記ゲートノードNGの電位から前記トランスファゲ
ート用のＮＭＯＳトランジスタＱ11の閾値Ｖth11だけ低
い値（Ｖcc−Ｖth13−Ｖth11）まで下がらないと放電さ
れない。

【００６５】ここで、Ｖcc＝３．３Ｖ、Ｖth13＝Ｖth11
＝０．９Ｖとすると、センス入力ノードの電位は、Ｖcc
−Ｖth13−Ｖth11＝１．５Ｖ となり、ビット線ＢＬｉ
の電位が上記１．５より下がらない限り、センス入力ノ
ードNiの電荷が放電されることはない。

【００６６】なお、ビット線の容量に対する隣接ビット
線間の容量結合の割合が５０％である場合を仮定し、ビ
ット線ＢＬｉの電位がＶcc×（１−０．５）＝Ｖcc×
０．５、つまり、１．６５Ｖに低下したとしても、前記
センス入力ノードNiの電荷が放電されることはなく、こ
のセンス入力ノードNiに接続されている第１のクロック
ド・インバータ回路IV１のＰＭＯＳトランジスタおよび
ＮＭＰＳトランジスタが共にオンすることもない。ま
た、ビット線ＢＬｉの電荷が放電される場合は、０Ｖに
まで下がるので問題は生じない。

【００６７】また、Ｖcc＝５Ｖ、Ｖth13＝Ｖth11＝０．
９Ｖとすると、センス入力ノードNiの電位は、Ｖcc−Ｖ
th13−Ｖth11＝３．２Ｖ となるので、隣接ビット線間
の容量結合の割合が３６％である場合を仮定し、ビット
線ＢＬｉの電位がＶcc×（１−０．３６）＝Ｖcc×０．
６４、つまり、３．２Ｖに低下したとしても、前記セン
ス入力ノードNiの電荷が放電されることはない。

【００６８】即ち、前記トランスファゲート制御回路40
が接続されている電源ノードの電位をＶcc、ビット線Ｂ
Ｌｉの容量Ｃb に対する隣接ビット線間の容量結合Ｃc
の割合を、前記トランスファゲート用ＭＯＳトランジス
タＱ11のゲート閾値電圧をＶth、上記トランスファゲー
ト用ＭＯＳトランジスタＱ11のゲートノードNGの電位を
Ｖg で表わした場合、ビット線ＢＬｉのプリチャージ電
位をＶccとした時、 Ｖcc−Ｖcc×Ｃc ／（Ｃb ＋Ｃc ）＋Ｖth ＞ Ｖg
＞ Ｖth の関係を満たすようにトランスファゲート用ＭＯＳトラ
ンジスタＱ11のゲートノードNGの電位Ｖg を制御するこ
とにより、所望の目的を達成できる。

【００６９】さらに、隣接ビット線間の容量結合の割合
Ｃc ／（Ｃb ＋Ｃc ）の許容上限値を大きくするために
は、図６に示すトランスファゲート制御回路60のよう
に、それぞれドレイン・ゲート相互が接続された例えば
２個のＮＭＯＳトランジスタＱ13、Ｑ15を直列に接続す
ればよい（図４に示したトランスファゲート制御回路40
に、ドレイン・ゲート相互が接続されたＮＭＯＳトラン
ジスタＱ15をさらに追加したものに相当する）。

【００７０】この場合、Ｖcc＝５Ｖ、Ｖth13＝Ｖth11＝
０．９Ｖとすると、センス入力ノードNiの電位は、Ｖcc
−Ｖth13−Ｖth13−Ｖth11＝２．３Ｖ となるので、隣
接ビット線間の容量結合の割合が５４％である場合を仮
定し、ビット線ＢＬｉの電位がＶcc×（１−０．５４）
＝Ｖcc×０．４６、つまり、２．３Ｖに低下したとして
も、前記センス入力ノードNiの電荷が放電されることは
ない。

【００７１】また、図４中のトランスファゲート制御用
のＮＭＯＳトランジスタＱ13の駆動能力を下げておけ
ば、前記ゲートノードNGの電位Ｖg は、ビット線ＢＬｉ
との間の容量Ｃ1 による結合によりＶcc／２程度に引き
下げられることが可能になるので、特に図６に示すよう
にトランスファゲート制御回路60を構成する必要はな
い。

【００７２】なお、図７に示すように、複数本（あるい
は全て）のビット線ＢＬi-1 、ＢＬｉ、ＢＬi+1 にそれ
ぞれ対応して接続されているトランスファゲート用ＭＯ
ＳトランジスタＱ11を、１個のトランスファゲート制御
回路40により共通に制御するようにしてもよい。

【００７３】図８は、第２実施例におけるビット線１本
分に対応するセンス・ラッチ回路、トランスファゲート
Ｑ11およびトランスファゲート制御回路40を取り出して
示している。この回路は、図１８に示した回路にトラン
スファゲートＱ11およびトランスファゲート制御回路40
が付加されることにより、ビット線間の容量結合に起因
する読み出しの誤動作を防止し得るように構成されてい
る。

【００７４】即ち、図８の回路において、センス・ラッ
チ回路用のフリップフロップ回路1-ｉは、読み出し時、
書き込み時およびベリファイ読み出し時にオン状態であ
るノーマリーオン型のＰＭＯＳトランジスタＱp1がＣＭ
ＯＳ型のインバータ回路の電源側に挿入接続された第１
のインバータ回路81と、リセット信号RST により制御さ
れるＰＭＯＳトランジスタＱp2がＣＭＯＳ型のインバー
タ回路の電源側に挿入接続された第２のインバータ回路
82とが交差接続され、さらに、上記第１の回路81の入力
ノードと接地ノードとの間にリセット信号RST により制
御されるＮＭＯＳトランジスタＱn1が接続されている。

【００７５】Ｑ4 はビット線ＢＬｉと上記フリップフロ
ップ回路1-ｉの第１の記憶ノードとの間に挿入されたＮ
ＭＯＳトランジスタであり、そのゲートは制御信号ＴＲ
（読み出し時およびベリファイ読み出し時は接地電位で
ある）により駆動される。Ｑ7 およびＱ8 は上記フリッ
プフロップ回路1-ｉの第２の記憶ノードと接地ノードと
の間で直列に挿入された２個のＮＭＯＳトランジスタで
あり、このうちの一方のＮＭＯＳトランジスタＱ7 はゲ
ートに印加されるセンスイネーブル信号SEN により制御
され、他方のＮＭＯＳトランジスタＱ8 はビット線ＢＬ
ｉに接続されている。なお、Ｃ2 は上記ＮＭＯＳトラン
ジスタＱ8 のゲートと接地ノードとの間に接続された容
量（あるいは、寄生容量でもよい）である。

【００７６】さらに、前記ビット線ＢＬｉとこれに対応
するフリップフロップ回路1-ｉの強制反転制御用のトラ
ンジスタＱ8 のゲートとの間には、ＮＭＯＳトランジス
タＱ11からなるトランスファゲートが接続されている。
そして、電源ノードと上記トランスファゲート用のトラ
ンジスタＱ11のゲートとの間には、トランスファゲート
制御回路40が接続されている。

【００７７】このトランスファゲート制御回路40は、例
えば、ドレイン・ゲート相互が接続されたＮＭＯＳトラ
ンジスタＱ13及びゲートに制御信号READが印加されるＰ
ＭＯＳトランジスタＱ14が並列に接続され、さらに、前
記トランスファゲート用のＮＭＯＳトランジスタＱ11の
ゲートとビット線側の一端ノード（ドレインあるいはソ
ース）との間に容量Ｃ1 が接続されている。なお、上記
容量Ｃ1 は、上記ＮＭＯＳトランジスタＱ11のゲートと
ビット線側の一端ノードとの間の寄生容量を用いてもよ
い。

【００７８】図９は、図８の回路におけるメモリセルか
らのデータの読み出し時の動作波形の一例を示してい
る。上記構成の図８の回路において、まず、信号SEN が
“Ｌ”レベル（非活性状態）の期間に、信号READが一定
期間“Ｌ”レベルになり、トランスファゲート制御用の
ＰＭＯＳトランジスタＱ14がオンし、トランスファゲー
ト用のＮＭＯＳトランジスタ11のゲートノードNGが電源
電位Ｖccに充電される。この期間内に信号RST が一定期
間“Ｈ”レベル（活性状態）にされ、フリップフロップ
回路1-ｉの第１の記憶ノードが接地電位に設定される。
上記信号RST が“Ｌ”レベルになり、さらに、信号READ
が“Ｈ”レベル（非活性状態）になつた後、上記トラン
スファゲートの一端側に接続されているビット線ＢＬｉ
にメモリセルからデータが読み出され、さらに、信号SE
N が“Ｈ”レベル（活性状態）にされる。

【００７９】上記図８の回路においても、図５を参照し
て前述した図４の回路の回路の動作と同様の動作が行わ
れる。即ち、ビット線ＢＬｉにメモリセルから“０”デ
ータが読み出された時には、ビット線ＢＬｉの電位が低
下し、容量Ｃ1 による結合により前記ゲートノードNGの
電位も低下するが、ビット線間の結合容量比とトランジ
スタＱ13の作用とによりトランスファゲート用のＮＭＯ
ＳトランジスタＱ11はオフ状態にはなり得ずオン状態に
なり、トランスファゲートＱ11の他端側（強制反転制御
用のトランジスタＱ8 のゲート）の電位も０Ｖにまで低
下する。これに対して、ビット線ＢＬｉにメモリセルか
ら“１”データが読み出された時、ビット線間の容量結
合によりビット線ＢＬｉが放電されてその電位が低下し
ようとした場合、前記ゲートノードNGの電位はトランス
ファゲート制御回路40により制御され、トランスファゲ
ートＱ11の他端側（強制反転制御用のトランジスタＱ8
のゲート）の電位の低下が抑制され、強制反転制御用の
トランジスタＱ8 がオンになり、フリップフロップ回路
1-ｉが反転する。

【００８０】上記図８の回路において、さらに、隣接ビ
ット線間の容量結合の割合の許容上限値を大きくするた
めには、図６に示したトランスファゲート制御回路60の
ように、ドレイン・ゲート相互が接続されたＮＭＯＳト
ランジスタを例えば２個直列に接続すればよい（つま
り、図８に示したトランスファゲート制御回路40に、ド
レイン・ゲート相互が接続されたＮＭＯＳトランジスタ
をさらに１個追加すればよい）。

【００８１】なお、図１０に示すように、複数本（ある
いは全て）のビット線ＢＬi-1 、ＢＬｉ、ＢＬi+1 にそ
れぞれ対応して接続されているトランスファゲートＱ11
の複数個を、１個のトランスファゲート制御回路40によ
り共通に制御するようにしてもよい。

【００８２】図１１は、図１のＥＥＰＲＯＭ10がビット
毎ベリファイ機能を内蔵するように構成した場合におけ
るメモリセルアレイ11におけるビット線１本分に対応す
る回路を取り出して示しており、ビット線間の容量結合
に起因する読み出しの誤動作を防止し、ビット毎ベリフ
ァイを正確に行い得るように、トランスファゲート用の
ＮＭＯＳトランジスタＱ11、Ｑ12を対応して制御するト
ランスファゲート制御回路111 、112 が付加されてい
る。

【００８３】図１１の回路において、ＢＬｉはビット
線、2-ｉはビット線ＢＬｉに接続されたＮＡＮＤ型メモ
リセル、Ｑ3 はプリチャージ信号φ1 に基づいてビット
線ＢＬｉを所定期間に充電するためのＰチャネルトラン
ジスタ、1-ｉはセンス回路・書き込みデータラッチ回路
の役割を有するフリップフロップ回路、Ｑ9 、Ｑ9 は上
記フリップフロップ回路1-ｉの各一対の記憶ノードと一
対の入／出力データ線ＩＯ、／ＩＯとの間にそれぞれ接
続されたカラムゲート、Ｑ5 およびＱ6 は電源ノードと
ビット線ＢＬｉとの間に直列に接続された帰還用のＮＭ
ＯＳトランジスタである。

【００８４】上記フリップフロップ回路は、図４中に示
したフリップフロップ回路1-ｉと同様に構成されてお
り、第１のクロックド・インバータ回路IV1 及び第２の
クロックド・インバータ回路IV2 の互いの入力ノードと
出力ノードが交差接続されてなる。この場合、上記第１
のクロックド・インバータ回路IV1 は、センス動作制御
用の相補的な制御信号SEN 、/SENにより動作が制御さ
れ、上記第２のクロックド・インバータ回路IV2 はラッ
チ動作制御用の相補的な制御信号RLCH、/RLCH により動
作が制御されるものであり、第１のクロックド・インバ
ータ回路IV1 の入力ノード（センス入力ノード）が第１
の記憶ノードNiに相当し、第２のクロックド・インバー
タ回路IV2 の入力ノードが第２の記憶ノードに相当す
る。なお、Ｃ2は第１のクロックド・インバータ回路IV1
の入力ノードと接地ノードとの間に接続された容量
（あるいは、寄生容量でもよい）である。

【００８５】さらに、前記ビット線ＢＬｉとこれに対応
するセンス回路1-ｉの第１の記憶ノードNiとの間には、
ＮＭＯＳトランジスタＱ11及びＰＭＯＳトランジスタＱ
12が並列に接続されてなるＣＭＯＳトランスファゲート
ＴＧが接続されている。

【００８６】このＣＭＯＳトランスファゲートのＮＭＯ
ＳトランジスタＱ11のゲートには、第１のトランスファ
ゲート制御回路111 が接続され、上記ＣＭＯＳトランス
ファゲートのＰＭＯＳトランジスタＱ12のゲートには、
第２のトランスファゲート制御回路112 が接続されてい
る。

【００８７】上記第１のトランスファゲート制御回路11
1 においては、電源ノードと上記トランスファゲート用
のＮＭＯＳトランジスタＱ11のゲートとの間に、ドレイ
ン・ゲート相互が接続されたＮＭＯＳトランジスタＱ1
3、ゲートに制御信号／READが印加されるＰＭＯＳトラ
ンジスタＱ16、ゲートに制御信号VFY が印加されるＰＭ
ＯＳトランジスタＱ17及びゲートに制御信号FBK が印加
されるＰＭＯＳトランジスタＱ18が直列に接続されてい
る。さらに、上記電源ノードと上記ＰＭＯＳトランジス
タＱ16のドレイン（ＰＭＯＳトランジスタＱ17のソース
との接続ノード）との間に、ゲートに制御信号READが印
加されるＰＭＯＳトランジスタＱ14が接続されている。
さらに、前記トランスファゲート用のＮＭＯＳトランジ
スタＱ11のゲートと接地ノードとの間に、ゲートに制御
信号VFY が印加されるＮＭＯＳトランジスタＱ19及びゲ
ートに制御信号FBK が印加されるＮＭＯＳトランジスタ
Ｑ20が並列に接続されている。さらに、上記トランスフ
ァゲート用のＮＭＯＳトランジスタＱ11のゲートとビッ
ト線側の一端ノード（ドレインあるいはソース）との間
に容量Ｃ11が接続されている。なお、上記容量Ｃ11は、
上記トランスファゲート用のＮＭＯＳトランジスタＱ11
のゲートとビット線側の一端ノードとの間の寄生容量を
用いてもよい。

【００８８】上記第２のトランスファゲート制御回路11
2 においては、電源ノードと前記トランスファゲート用
のＰＭＯＳトランジスタＱ12のゲートとの間に、ゲート
に制御信号/READ が印加されるＰＭＯＳトランジスタＱ
21及びゲートに制御信号/VFYが印加されるＰＭＯＳトラ
ンジスタＱ22が並列に接続されている。さらに、上記ト
ランスファゲート用のＰＭＯＳトランジスタＱ12のゲー
トと接地ノードとの間に、ゲートに制御信号/VFYが印加
されるＮＭＯＳトランジスタＱ23、ゲートに制御信号/R
EAD が印加されるＮＭＯＳトランジスタＱ24及びゲート
に制御信号／ＦＢＫが印加されるＮＭＯＳトランジスタ
Ｑ２５が直列に接続されている。さらに、上記ＮＭＯＳ
トランジスタＱ25ドレイン（ＮＭＯＳトランジスタＱ24
のソースとの接続ノード）と接地ノードとの間に、ゲー
トに制御信号FBK が印加されるＮＭＯＳトランジスタＱ
26及びゲート・ドレイン相互が接続されたＰＭＯＳトラ
ンジスタＱ27が直列に接続されている。さらに、上記ト
ランスファゲート用のＰＭＯＳトランジスタＱ12のゲー
トとビット線側の一端ノード（ドレインあるいはソー
ス）との間に容量Ｃ12が接続されている。なお、上記容
量Ｃ12は、上記トランスファゲート用のＰＭＯＳトラン
ジスタＱ12のゲートとビット線側の一端ノードとの間の
寄生容量を用いてもよい。

【００８９】図１１に示した回路におけるオートベリフ
ァイ動作は、基本的には、図２１を参照して前述したオ
ートベリファイ動作とほぼ同様に行われるが、第１のト
ランスファゲート制御回路111 、第２のトランスファゲ
ート制御回路112 の動作に特徴があり、この動作につい
て図１２に示すタイミング波形図を参照しながら詳細に
説明する。

【００９０】信号VFY 、FBK 、READがそれぞれ“Ｌ”レ
ベルの期間に、カラム選択信号CSLが一定期間活性状態
になり、書き込みデータがフリップフロップ回路1-ｉに
設定され、この設定データがＣＭＯＳトランスファゲー
トＴＧによりビット線ＢＬｉに転送される。

【００９１】この時、第１のトランスファゲート制御回
路111 においては、ＰＭＯＳトランジスタＱ14、Ｑ17お
よびＱ18がそれぞれオン状態であり、ＰＭＯＳトランジ
スタＱ16およびＮＭＯＳトランジスタＱ19、Ｑ20はそれ
ぞれオフ状態であなり、トランスファゲート用のＮＭＯ
ＳトランジスタＱ11はゲートノードがプリチャージ電位
ＶGT、例えば９Ｖに充電され、オン状態である。また、
第２のトランスファゲート制御回路112 においては、Ｐ
ＭＯＳトランジスタＱ21、Ｑ22およびＮＭＯＳトランジ
スタＱ26がそれぞれオフ状態であなり、ＮＭＯＳトラン
ジスタＱ23、Ｑ24およびＱ25がそれぞれオン状態であな
り、トランスファゲート用のＰＭＯＳトランジスタＱ12
はゲートノードが接地電位になり、オン状態である。

【００９２】この後、ワード線が一定期間書き込み電圧
にされ、ビット線ＢＬｉの書き込みデータに応じてメモ
リセル2-ｉに書き込みが行われる。この状態で、プリチ
ャージ用トランジスタＱ3 が一定期間オン状態に制御さ
れ、ビット線ＢＬｉが一定期間プリチャージされ、書き
込み禁止のための電位または書き込むための接地電位か
ら読み出しのためのプリチャージ電位となる。

【００９３】次に、上記書き込み後のベリファイのため
の読み出し期間に入り、信号READは“Ｌ”レベルのまま
になり、信号VFY は“Ｈ”レベルになる。これにより、
第１のトランスファゲート制御回路111 においては、Ｐ
ＭＯＳトランジスタＱ16およびＮＭＯＳトランジスタＱ
19がそれぞれオン状態に反転し、ＰＭＯＳトランジスタ
Ｑ14およびＱ17がそれぞれオフ状態に反転し、トランス
ファゲート用のＮＭＯＳトランジスタＱ11は、ゲートノ
ードが接地電位になり、オフ状態になっている。また、
第２のトランスファゲート制御回路112 においては、Ｎ
ＭＯＳトランジスタＱ21およびＱ22がそれぞれオフ状態
に反転し、ＰＭＯＳトランジスタＱ23およびＱ24がそれ
ぞれオン状態に反転し、トランスファゲート用のＰＭＯ
ＳトランジスタＱ12は、ゲートノードの電位がビット線
のプリチャージ電位よりも高い電位、例えば９Ｖに充電
され、オフ状態になっている。

【００９４】上記プリチャージの終了後、ワード線が一
定期間駆動され、上記トランスファゲートＴＧの一端側
に接続されているビット線ＢＬｉにメモリセル2-ｉから
データが読み出される。

【００９５】次に、上記ベリファイのための読み出し後
のビット線ＢＬｉに対する書き込みデータの再設定期間
に入り、制御信号VFY が“Ｌ”レベル、制御信号FBK が
“Ｈ”レベルになる。これにより、第１のトランスファ
ゲート制御回路111 においては、ＰＭＯＳトランジスタ
Ｑ18およびＮＭＯＳトランジスタＱ19がオフ状態に反転
し、ＰＭＯＳトランジスタＱ17およびＮＭＯＳトランジ
スタＱ20がオン状態に反転するので、トランスファゲー
ト用のＮＭＯＳトランジスタＱ11は、ゲートノードが接
地電位のままであり、オフ状態のままである。また、第
２のトランスファゲート制御回路112 においては、ＰＭ
ＯＳトランジスタＱ22およびＮＭＯＳトランジスタＱ25
がオフ状態に反転し、ＮＭＯＳトランジスタＱ23および
Ｑ26がオン状態に反転するが、ＮＭＯＳトランジスタＱ
24がオン状態のままであるので、トランスファゲート用
のＮＭＯＳトランジスタＱ11は、ゲートノードはＰＭＯ
Ｓトランジスタの閾値の絶対値程度の電位となる。

【００９６】この後、信号CON が一定期間“Ｈ”レベル
（活性状態）になり、帰還用トランジスタＱ6 が一定期
間オン状態に制御される。この時、第２のクロックドイ
ンバータ回路IV2 の出力ノードのレベルが“Ｈ”である
か“Ｌ”であるかに応じて帰還用のＮＭＯＳトランジス
タＱ5 がオンまたはオフになる。この場合、第２のクロ
ックドインバータ回路IV2 の出力ノードのレベルが
“Ｌ”になっていると、上記帰還用のＮＭＯＳトランジ
スタＱ5 はオフになり、ビット線ＢＬｉの電位は読み出
し後のレベルのままである。これに対して、第２のクロ
ックドインバータ回路IV2 の出力ノードのレベルが
“Ｈ”になっていると、上記帰還用のＮＭＯＳトランジ
スタＱ5 はオンになり、ビット線ＢＬｉは帰還用トラン
ジスタＱ5 およびＱ6 を経て供給される書き込みデータ
により“Ｈ”レベルに充電される（再設定される）。

【００９７】この後、信号SEN 、SEP がそれぞれ活性状
態になった後、一定期間後に信号SEN が非活性状態にな
った後に信号SEP が非活性状態になることにより、フリ
ップフロップ回路1-ｉがビット線ＢＬｉの電位をセンス
してラッチする。

【００９８】この場合、メモリセルに電子が十分に注入
されていれば、ビット線ＢＬｉの電荷は放電されないの
で、ＰＭＯＳトランジスタＱ12を介して“Ｈ”レベルが
ノードNiに転送され、“Ｈ”レベルがセンスされる。メ
モリセルに電子が十分に注入されていなければ、ビット
線ＢＬｉの電荷は放電されるので“Ｌ”レベルがセンス
される。従って、書き込み終了後のメモリセルに電子が
十分に注入されていれば、第２のクロックドインバータ
回路IV2 の出力ノードのレベルが“Ｈ”になり、次に再
び書き込もうとしても書き込みが行われないので、過剰
な書き込み（オーバーライト）を禁止することになる。

【００９９】上記したようなベリファイ動作における書
き込みデータを再設定する期間において、書き込みが未
だ完了していないセルに接続されているビット線ＢＬｉ
の電位は“Ｌ”レベルを保持しなければならないが、い
ま、上記ビット線ＢＬｉと他のビット線との容量結合に
より、上記ビット線ＢＬｉの電位が浮き上がった場合を
考える。

【０１００】この場合、ＣＭＯＳトランスファゲート用
のＮＭＯＳトランジスタＱ11のゲートノードの電位は、
ビット線ＢＬｉとの間の容量Ｃ11による結合により一瞬
浮き上がる。しかし、書き込みデータ再設定期間におい
て信号CON が一定期間“Ｈ”レベルになる期間は、前記
したように、トランスファゲート用のＮＭＯＳトランジ
スタＱ11のゲートノードの電位は第１のトランスファゲ
ート制御回路111 により接地電位にされている。このた
めに、上記ＮＭＯＳトランジスタＱ11はオフ状態を保
ち、トランスファゲート用のＰＭＯＳトランジスタＱ12
のゲートノードの電位のビット線ＢＬｉの電位による浮
き上がり程度では、上記ＰＭＯＳトランジスタＱ12はオ
ン状態とはならない。従って、フリップフロップ回路1-
ｉがビット線ＢＬｉの電位を誤ってセンスすることはな
く、ビット毎ベファイを正確に行うことが可能になる。

【０１０１】また、第１のトランスファゲート制御回路
111 および第２のトランスファゲート制御回路112 は、
図４の回路におけるトランスファゲート制御回路40と同
様に、ビット線間の容量結合による読み出しの誤動作を
防止するように動作する。

【０１０２】なお、上記実施例では、前記トランスファ
ゲート用のＮＭＯＳトランジスタＱ11およびＰＭＯＳト
ランジスタＱ12に対応して第１のトランスファゲート制
御回路111 、第２のトランスファゲート制御回路112 を
示したが、これらの２個のトランスファゲート制御回路
111 、112 を複数あるいは全てのビット線ＢＬｉに対応
するトランスファゲート用のＮＭＯＳトランジスタＱ1
1、ＰＭＯＳトランジスタＱ12に対して共通に設けるよ
うにしてもよい。

【０１０３】図１３は、図１１の回路の変形例を示して
おり、図１１の回路に対して、帰還用ＭＯＳトランジス
タとしてＰＭＯＳトランジスタＱ5a、Ｑ6aを用い、上記
ＰＭＯＳトランジスタＱ5aのゲートをフリップフロップ
回路1-ｉの第２の記憶ノードに接続し、前記ＰＭＯＳト
ランジスタＱ6aのゲートに反転信号/CONを与えるように
変更したものである。

【０１０４】図１４は、図１３に示した回路におけるオ
ートベリファイ動作を説明するために示すタイミング波
形図であり、この動作波形から分かるように、図１３の
回路も図１１の回路と同様の動作により同様の効果が得
られる。

【０１０５】なお、上記各実施例において、トランスフ
ァゲート制御回路40、60、111 、112 は実施例で述べた
構成に限られるものではなく、制御の対象となるトラン
スファゲートの一端側に接続されているビット線にメモ
リセルから読み出された電位が隣接ビット線との容量結
合により変動しても、上記トランスファゲートの他端側
のセンス入力ノードでの電位変動量を抑制するように上
記トランスファゲートのゲート電極の電位を制御し得る
ように構成すればよい。例えば上記実施例で述べたよう
なトランスファゲートのゲート電極の電位変化に対応す
る制御信号を発生する制御信号発生回路を用いてもよ
い。

【０１０６】

【発明の効果】以上説明したように本発明によれば、複
数のメモリセルからそれぞれの記憶データを同時に複数
のビット線に読み出してセンス増幅してラッチする読み
出し方式を有する半導体記憶装置において、データの読
み出し時にビット線間の容量結合に起因する読み出しの
誤動作を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る一括消去可能なＮ
ＡＮＤセル型のＥＥＰＲＯＭを示すブロック図。

【図２】図１中のメモリセルアレイの回路構成の一部を
示す回路図。

【図３】図２中のメモリセルＭ1 〜Ｍ16に対するデータ
の読み出し、消去及び書き込み動作時における印加する
電圧を一覧表形式で示す図。

【図４】図１中のメモリセルアレイのビット線１本分に
対応する回路を示す回路図。

【図５】図４の回路におけるメモリセルからのデータの
読み出し時の動作波形の一例を示す図。

【図６】図４中のトランスファゲート制御回路の変形例
を示す回路図。

【図７】図４中のトランスファゲート制御回路により複
数個のＣＭＯＳトランスファゲートを共通に制御するよ
うに実施した例を示す回路図。

【図８】本発明の第２実施例におけるビット線１本分に
対応する回路を示す回路図。

【図９】図８の回路におけるメモリセルからのデータの
読み出し時の動作波形の一例を示す図。

【図１０】図８中のトランスファゲート制御回路により
複数個のトランスファゲートを共通に制御するように実
施した例を示す回路図。

【図１１】図１のＥＥＰＲＯＭがビット毎ベリファイ機
能を内蔵するように構成した場合におけるメモリセルア
レイのビット線の１本分に対応する部分を取り出して示
す回路図。

【図１２】図１１の回路を用いてオート・ベリファイを
行う際の動作例を示す波形図。

【図１３】図１１の回路の変形例を示す回路図。

【図１４】図１３の回路を用いてオート・ベリファイを
行う際の動作例を示す波形図。

【図１５】ＮＡＮＤセル型ＥＥＰＲＯＭのセルアレイの
一部およびこれに接続されているセンスアンプを示す回
路図。

【図１６】図１５中のセンスアンプの一例を示す回路
図。

【図１７】図１５のＥＥＰＲＯＭで図１６のセンスアン
プを使用した場合におけるデータの読み出し動作の一例
を示す波形図。

【図１８】図１５中のセンスアンプの他の例を示す回路
図。

【図１９】図１５のＥＥＰＲＯＭのチップ内部でビット
毎ベリファイを自動的に実現するための一例を示す回路
図。

【図２０】図１９の回路を用いてオート・ベリファイを
行う際の動作の一例を示す波形図。

【図２１】図１９の回路中のビット線の１本分に対応す
る回路を取り出して示す回路図。

【符号の説明】

1-i …センス・ラッチ回路用のフリップフロップ回路、
2-i …ＮＡＮＤセル、40、111 、112 …トランスファゲ
ート制御回路、ＢＬｉ…ビット線、Ｑ11、Ｑ１２…トラ
ンスファゲート用ＭＯＳトランジスタ、Ｃ１ 、Ｃ11、
Ｃ12…容量。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のビット線と、 上記各ビット線を所定のタイミングで充電するための充
   電回路と、 前記複数のビット線にそれぞれ対応して設けられ、閾値
   が第１の範囲及び第２の範囲をとることにより情報を記
   憶するＭＯＳトランジスタからなり、対応する前記ビッ
   ト線の電荷を所定期間に上記閾値に応じて放電するある
   いは放電しないように制御される複数の不揮発性メモリ
   セルと、 前記複数のビット線にそれぞれ対応して設けられ、対応
   する前記ビット線の電位をセンスしてラッチする複数の
   センス・ラッチ回路と、 上記各センス・ラッチ回路の動作を同時に制御するため
   のセンス・ラッチ制御信号を供給する制御信号供給回路
   と、 前記複数のビット線と対応する上記センス・ラッチ回路
   の入力部との間にそれぞれ対応して接続された複数のト
   ランスファゲート用ＭＯＳトランジスタと、 上記各トランスファゲート用ＭＯＳトランジスタのゲー
   トノードの電位を制御するために設けられ、制御の対象
   となる前記トランスファゲート用ＭＯＳトランジスタの
   一端側に接続されている前記ビット線に前記メモリセル
   から読み出された“Ｈ”レベルの電位が隣接ビット線と
   の容量結合により低下した場合に上記トランスファゲー
   ト用ＭＯＳトランジスタの他端側のセンス入力部での電
   位低下量を抑制するように上記トランスファゲートのゲ
   ートノードの電位を制御するトランスファゲート制御回
   路とを具備することを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   において、 前記トランスファゲートは、ＮＭＯＳトランジスタとＰ
   ＭＯＳトランジスタが並列に接続されてなるＣＭＯＳト
   ランスファゲートであり、 前記トランスファゲート制御回路は、 電源ノードと上記ＣＭＯＳトランスファゲートのＮＭＯ
   Ｓトランジスタのゲートとの間で互いに並列に接続さ
   れ、ドレイン・ゲート相互が接続されたＮＭＯＳトラン
   ジスタ及びゲートに制御信号が印加されるＰＭＯＳトラ
   ンジスタと、 前記ＣＭＯＳトランスファゲートのＮＭＯＳトランジス
   タのゲートとビット線側の一端ノードとの間に形成され
   た容量とを具備することを特徴とする不揮発性半導体記
   憶装置。
3. 【請求項３】 請求項１記載の不揮発性半導体記憶装置
   において、 前記トランスファゲート制御回路は、ビット線の容量Ｃ
   b に対する隣接ビット線間の容量結合Ｃc の割合をＣc
   ／（Ｃb ＋Ｃc ）、前記ビット線のプリチャージ電位を
   Ｖbl、前記トランスファゲート用ＭＯＳトランジスタの
   ゲート閾値電圧をＶth、前記トランスファゲート用ＭＯ
   Ｓトランジスタのゲートノードの電位をＶg で表わした
   場合、 Ｖbl−Ｖbl×Ｃc ／（Ｃb ＋Ｃc ）＋Ｖth ＞ Ｖg
   ＞ Ｖth の関係を満たすように前記トランスファゲート用ＭＯＳ
   トランジスタのゲートノードの電位Ｖg を制御すること
   を特徴とする不揮発性半導体記憶装置。
4. 【請求項４】 請求項１記載の不揮発性半導体記憶装置
   において、 前記トランスファゲート制御回路は、複数あるいは全て
   の前記トランスファゲートに対して共通に設けられてい
   ることを特徴とする不揮発性半導体記憶装置。
5. 【請求項５】 請求項１記載の不揮発性半導体記憶装置
   において、 前記不揮発性メモリセルは、電気的消去・再書き込み可
   能なメモリセルであり、この不揮発性メモリセルは複数
   個直列に接続されてＮＡＮＤセルを形成していることを
   特徴とする不揮発性半導体記憶装置。
6. 【請求項６】 請求項３記載の不揮発性半導体記憶装置
   において、 前記ビット線のプリチャージ電位は電源電位であること
   を特徴とする不揮発性半導体記憶装置。