JPH07287984A - Non-volatile semiconductor memory - Google Patents

Abstract

PURPOSE:To prevent malfunction of read-out caused by capacity coupling between bit lines by providing plural sense latch circuits, a MOS transistor for a transfer gate and a transfer gate control circuit, in a NAND cell type EEPROM. CONSTITUTION:Plural sense latch circuits 1-i are provided corresponding to plural bit lines BLi, and simultaneously controlled. MOS transistors Q11 for a transfer gate are correspondingly connected to an input sections of plural sense latch circuits 1-i. A transfer gate control circuit 40 controls a potential of a gate node of a transfer gate so that reduction quantity of a potential at a sense input section of one end side of the transfer gate is suppressed when a 'H' level potential read out from a memory cell to a bit line BLi connected to the other end side of the MOS transistor Q11 for a transfer gate to be controlled is reduced caused by capacity coupling between bit lines.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に係り、特に同一行線に接続されている複数のメモリセ
ルからそれぞれの記憶データを同時に複数の列線に読み
出してセンス増幅してラッチする読み出し方式を有する
記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device, and more particularly, it simultaneously reads respective stored data from a plurality of memory cells connected to the same row line to a plurality of column lines, sense-amplifies and latches them. The present invention relates to a memory device having a read method for reading.

【０００２】[0002]

【従来の技術】同一行線に接続されている複数のメモリ
セルからそれぞれの記憶データを同時に複数の列線に読
み出してセンス増幅してラッチする読み出し方式を有す
る不揮発性半導体記憶装置の一例として、電気的消去・
再書込み可能なＥＥＰＲＯＭがある。2. Description of the Related Art As an example of a nonvolatile semiconductor memory device having a read system in which stored data is simultaneously read from a plurality of memory cells connected to the same row line to a plurality of column lines, sense-amplified and latched, Electrical erasure
There are rewritable EEPROMs.

【０００３】このＥＥＰＲＯＭにおいては、データの読
み出し時に複数の列線のうちの隣り合う列線間の容量結
合に起因する読み出しの誤動作が問題となる。この問題
について、例えば複数個のメモリセルが直列に接続され
てなるＮＡＮＤセルのアレイを有するＮＡＮＤセル型Ｅ
ＥＰＲＯＭを例にとって説明する。In this EEPROM, a read malfunction due to capacitive coupling between adjacent column lines among a plurality of column lines becomes a problem when reading data. Regarding this problem, for example, a NAND cell type E having an array of NAND cells in which a plurality of memory cells are connected in series is provided.
An EPROM will be described as an example.

【０００４】図１５は、ＮＡＮＤセル型ＥＥＰＲＯＭの
セルアレイの一部（３列分）およびこれに接続されてい
るセンスアンプを示している。CELLは行列状に配列され
たＮＡＮＤセル、ＷＬｉ（ｉ＝1,2 ）は同一行のメモリ
セルに接続されている行線（ワード線）、ＢＬｉ（ｉ＝
1,2,3 ）は同一列のメモリセルに接続されている列線
（ビット線）、ＳＡｉ（ｉ＝1,2,3 ）はビット線ＢＬｉ
に接続されているセンスアンプである。上記ビット線Ｂ
Ｌｉはメモリセルアレイの端から端まで配線されてお
り、隣接するビット線間の結合容量Ｃc も無視できない
ほどに大きい。FIG. 15 shows a part (three columns) of a cell array of a NAND cell type EEPROM and a sense amplifier connected thereto. CELL is a NAND cell arranged in a matrix, WLi (i = 1, 2) is a row line (word line) connected to the memory cells in the same row, BLi (i =
1,2,3) are column lines (bit lines) connected to the memory cells in the same column, and SAi (i = 1,2,3) are bit lines BLi.
Is a sense amplifier connected to. Bit line B above
Li is wired from end to end of the memory cell array, and the coupling capacitance Cc between adjacent bit lines is so large that it cannot be ignored.

【０００５】ＮＡＮＤセルCELLからデータを読み出す際
には、まず、各ビット線ＢＬｉを電源電位にプリチャー
ジし、特定のワード線ＷＬｉを選択し、この特定のワー
ド線に接続されている複数のメモリセルの各データに応
じて各ビット線ＢＬｉが放電されるか否かを各センスア
ンプＳＡｉによりセンス増幅する。When reading data from the NAND cell CELL, first, each bit line BLi is precharged to the power supply potential, a specific word line WLi is selected, and a plurality of memories connected to this specific word line are selected. Whether or not each bit line BLi is discharged according to each data in the cell is sense-amplified by each sense amplifier SAi.

【０００６】上記センスアンプＳＡｉとして、例えば図
１６に示すように、２個のＣＭＯＳ型のクロックドイン
バータ回路IV1 、IV2 が逆並列接続されてなるラッチ回
路兼用のセンスアンプ（ラッチ型センスアンプ回路）が
使用されている場合、データの読み出し動作は図１７に
示すような波形で示される。As the sense amplifier SAi, for example, as shown in FIG. 16, a sense amplifier serving also as a latch circuit (latch type sense amplifier circuit) in which two CMOS type clocked inverter circuits IV1 and IV2 are connected in antiparallel When is used, the data read operation is represented by a waveform as shown in FIG.

【０００７】即ち、セルを選択して駆動した時、ビット
線ＢＬｉはそれに接続されている選択セルのデータに応
じて放電される、または、放電されずにプリチャージ状
態の電位を保つ。この時、例えば、あるビット線は放電
されない場合でも、その両側のビット線が放電される場
合には、上記放電されないビット線は上記放電されるビ
ット線との容量結合に起因してプリチャージ状態の電位
より下がってしまう。これにより、上記放電されないビ
ット線に接続されているセンスアンプの動作電源ノード
の電位と上記ビット線との間に電位差が生じると、上記
ビット線に接続されているセンスアンプにおいて、上記
ビット線に入力端が接続されているクロックドインバー
タ回路のＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタが共にオン状態になり、上記動作電源ノードと接地
ノードとの間に貫通電流が流れてしまう。この貫通電流
は、各センスアンプとＥＥＰＲＯＭの電源ピン、接地ピ
ンとの間の配線に流れ、この配線の抵抗により電圧降下
が生じ、電源電位が下がり、接地電位が浮き上がる。こ
れにより、センスアンプのクロックドインバータ回路の
閾値が等価的に変動してしまい、ビット線のデータを誤
ったデータとして読むおそれがある。That is, when a cell is selected and driven, the bit line BLi is discharged according to the data of the selected cell connected thereto, or is not discharged and maintains the potential of the precharged state. At this time, for example, even if a certain bit line is not discharged, if the bit lines on both sides are discharged, the non-discharged bit line is precharged due to capacitive coupling with the discharged bit line. Will fall below the potential of. As a result, when a potential difference occurs between the potential of the operating power supply node of the sense amplifier connected to the bit line which is not discharged and the bit line, in the sense amplifier connected to the bit line, Both the PMOS transistor and the NMOS transistor of the clocked inverter circuit to which the input terminal is connected are turned on, and a through current flows between the operating power supply node and the ground node. This penetrating current flows in the wiring between each sense amplifier and the power supply pin and the ground pin of the EEPROM, and the resistance of this wiring causes a voltage drop, which lowers the power supply potential and raises the ground potential. As a result, the threshold value of the clocked inverter circuit of the sense amplifier fluctuates equivalently, and the data on the bit line may be read as erroneous data.

【０００８】また、図１５中のセンス・ラッチ回路とし
て、例えば図１８に示すような回路を用いる場合にも、
ビット線のデータを誤ったデータとして読むおそれがあ
る。この回路において、フリップフロップ回路ＦＦｉ
は、ノーマリーオン型のＰＭＯＳトランジスタＱp1がＣ
ＭＯＳ型のインバータ回路の電源側に挿入接続された第
１のインバータ回路81と、リセット信号RST により制御
されるＰＭＯＳトランジスタＱp2がＣＭＯＳ型のインバ
ータ回路の電源側に挿入された第２のインバータ回路82
とが交差接続され、さらに、上記第１のインバータ回路
81の入力ノードと接地ノードとの間にリセット信号RST
により制御されるＮＭＯＳトランジスタＱn1が接続され
ている。When the circuit shown in FIG. 18 is used as the sense / latch circuit shown in FIG.
Bit line data may be read as incorrect data. In this circuit, the flip-flop circuit FFi
Is a normally-on type PMOS transistor Qp1
A first inverter circuit 81 inserted and connected to the power supply side of the MOS type inverter circuit and a second inverter circuit 82 in which a PMOS transistor Qp2 controlled by the reset signal RST is inserted on the power supply side of the CMOS type inverter circuit.
Are cross-connected to each other, and further, the first inverter circuit
Reset signal RST between the 81 input node and the ground node
The NMOS transistor Qn1 controlled by is connected.

【０００９】Ｑ4 はビット線ＢＬｉと上記フリップフロ
ップ回路ＦＦｉの第１の記憶ノードとの間に挿入された
ＮＭＯＳトランジスタ、Ｑ7 およびＱ8 は上記フリップ
フロップ回路ＦＦの第２の記憶ノードと接地ノードとの
間で直列に挿入された２個のＮＭＯＳトランジスタであ
り、このうちの一方のＮＭＯＳトランジスタＱ7 はセン
スイネーブル信号SEN により制御され、他方のＮＭＯＳ
トランジスタＱ8 はビット線ＢＬに接続されている。Q4 is an NMOS transistor inserted between the bit line BLi and the first storage node of the flip-flop circuit FFi, and Q7 and Q8 are the second storage node of the flip-flop circuit FF and the ground node. Two NMOS transistors are inserted in series between the two, and one of these NMOS transistors Q7 is controlled by the sense enable signal SEN and the other NMOS transistor Q7 is connected.
The transistor Q8 is connected to the bit line BL.

【００１０】図１８の回路においては、センスイネーブ
ル信号SEN によりＮＭＯＳトランジスタＱ7 がオン状態
になると、ビット線ＢＬの電位が“Ｈ”レベルである
と、上記ビット線ＢＬに接続されているビット線電位入
力用のＮＭＯＳトランジスタＱ8 がオンになり、フリッ
プフロップ回路ＦＦｉの記憶データを反転させてラッチ
するように動作する。In the circuit of FIG. 18, when the NMOS transistor Q7 is turned on by the sense enable signal SEN and the potential of the bit line BL is at "H" level, the potential of the bit line BL connected to the bit line BL. The input NMOS transistor Q8 is turned on, and the stored data of the flip-flop circuit FFi is inverted and latched.

【００１１】しかし、上記ビット線ＢＬｉと隣接する他
のビット線（図示せず）との容量結合により上記ビット
線ＢＬｉの電位が下がり、上記ビット線電位入力用のＮ
ＭＯＳトランジスタＱ8 をオン状態に制御するために必
要な“Ｈ”レベルの電位が得られなくなると、フリップ
フロップ回路ＦＦｉの状態を強制的に反転させることが
できなくなる。この結果、ビット線ＢＬｉのデータを誤
ったデータとして読むことになる。However, the potential of the bit line BLi drops due to capacitive coupling between the bit line BLi and another bit line (not shown) adjacent thereto, and N for inputting the bit line potential.
When the "H" level potential required to control the MOS transistor Q8 to the ON state cannot be obtained, the state of the flip-flop circuit FFi cannot be forcibly inverted. As a result, the data on the bit line BLi is read as incorrect data.

【００１２】一方、ＮＡＮＤセル型ＥＥＰＲＯＭにおい
てビット毎ベリファイを行う場合に、ビット線間の容量
結合に起因してビット毎ベリファイを正確に行うことが
不可能になる場合がある。On the other hand, when performing the bit-by-bit verification in the NAND cell type EEPROM, it may be impossible to perform the bit-by-bit verification accurately due to capacitive coupling between bit lines.

【００１３】ここで、ビット毎ベリファイについて説明
しておく。ＮＡＮＤセル型ＥＥＰＲＯＭにおいては、各
メモリセルの書き込み速度のばらつきに起因する書き込
み状態における閾値のばらつきの分布をある一定範囲内
に収束させることが望ましい。そこで、メモリセル毎に
書き込み時間を設定するものとし、このためにビット毎
ベリファイを行う。このビット毎ベリファイでは、書き
込み時間を短い時間に区分けし、書き込み→ベリファイ
→再書き込みデータ設定→書き込み→ベリファイ→再書
き込みデータ設定……と自動的に繰り返す（オートベリ
ファイ動作）。この際、書き込みにより閾値の上昇が十
分に得られたセルに対しては、次回のサイクルからは書
き込み動作を行わないように再書き込みデータを設定す
る。Here, the verification for each bit will be described. In the NAND cell type EEPROM, it is desirable that the distribution of the variation of the threshold value in the written state due to the variation of the writing speed of each memory cell is converged within a certain fixed range. Therefore, it is assumed that the write time is set for each memory cell, and for this purpose, the verify for each bit is performed. In this bit-by-bit verify, the write time is divided into short times, and the sequence of write → verify → rewrite data setting → write → verify → rewrite data setting is automatically repeated (auto verify operation). At this time, rewriting data is set so that the writing operation is not performed from the next cycle on the cell in which the threshold value is sufficiently increased by the writing.

【００１４】このようなベリファイ及び再書き込みデー
タの設定は、チップ内で行うことが望ましく、ビット毎
ベリファイをチップ内部で自動的に実現するための回路
として、例えば図１９中に示すような回路が提案されて
いる。It is desirable to perform such verification and rewrite data setting within the chip. As a circuit for automatically realizing the bit-by-bit verification inside the chip, for example, a circuit shown in FIG. 19 is used. Proposed.

【００１５】即ち、この回路において、ＢＬｉ（ｉ＝1
〜3 ）はビット線、2-ｉ（ｉ＝1 〜3 ）はビット線ＢＬ
ｉに接続されたＮＡＮＤセルである。Ｑ3 はプリチャー
ジ制御信号φ1 に基づいてビット線ＢＬｉを所定期間に
充電するためのプリチャージ用のＰチャネルトランジス
タ、1-ｉ（ｉ＝1 〜3 ）はセンス回路および書き込みデ
ータを一時的に保持するデータラッチ回路の役割を有す
るフリップフロップ回路である。That is, in this circuit, BLi (i = 1
~ 3) is a bit line, and 2-i (i = 1 to 3) is a bit line BL.
It is a NAND cell connected to i. Q3 is a P-channel transistor for precharging for charging the bit line BLi in a predetermined period based on the precharge control signal φ1, 1-i (i = 1 to 3) temporarily holds a sense circuit and write data And a flip-flop circuit having a role of a data latch circuit that operates.

【００１６】Ｑ4 はビット線ＢＬｉとこれに対応するフ
リップフロップ回路1-ｉの第１の記憶ノードとを接続す
るトランスファゲート用のトランジスタであり、そのゲ
ートにはベリファイ制御信号φ3 が印加される。Q4 is a transistor for a transfer gate which connects the bit line BLi and the corresponding first storage node of the flip-flop circuit 1-i, and the verify control signal φ3 is applied to the gate thereof.

【００１７】Ｑ5 、Ｑ6 は電源ノードとビット線ＢＬｉ
との間に直列に接続されたトランジスタであり、上記ト
ランジスタＱ5 のゲートはフリップフロップ回路1-ｉの
第１の記憶ノード（ビット線接続ノード）に接続され、
上記トランジスタＱ6 のゲートには帰還制御信号φ2 が
印加される。Q5 and Q6 are the power supply node and the bit line BLi.
And the gate of the transistor Q5 is connected to the first storage node (bit line connection node) of the flip-flop circuit 1-i,
A feedback control signal φ2 is applied to the gate of the transistor Q6.

【００１８】前記トランジスタＱ3 のソース及びフリッ
プフロップ回路1-ｉの動作電源ノードは、書き込み動作
時に例えば９Ｖ、それ以外の時は電源電位、例えば５Ｖ
が供給される。The source of the transistor Q3 and the operating power supply node of the flip-flop circuit 1-i are, for example, 9V during the write operation, and the power supply potential, for example, 5V, at other times.
Is supplied.

【００１９】次に、図１９の回路を用いてオート・ベリ
ファイを行う際の動作について、図２０に示す波形を参
照しながら説明する。この場合、メモリセル2-1 、2-2
、2-3 に対応して“０”、“０”、“１”データを書
き込む場合を想定し、メモリセル2-1 よりもメモリセル
2-2 のほうが書き込みにくいものと仮定する。Next, the operation when performing the auto verify using the circuit of FIG. 19 will be described with reference to the waveforms shown in FIG. In this case, memory cells 2-1, 2-2
, 2-3, it is assumed that "0", "0", "1" data is written, and memory cell
Assume that 2-2 is harder to write.

【００２０】始めに、入／出力データ線およびカラムゲ
ート（共に図示せず）を介してフリップフロップ回路1-
ｉの一対の記憶ノードに書き込みデータが供給される。
これにより、フリップフロップ回路1-1 の第１の記憶ノ
ードＮ1 は接地電位（０Ｖ）に、フリップフロップ回路
1-2 の第１の記憶ノードＮ2 は０Ｖに、フリップフロッ
プ回路1-3 の第１の記憶ノードＮ3 は電源電位、例えば
５Ｖに設定される。この状態で、第１回目の書き込み動
作（WRITE-1 ）が開始する。First, a flip-flop circuit 1-via an input / output data line and a column gate (both not shown).
Write data is supplied to the pair of storage nodes of i.
As a result, the first storage node N1 of the flip-flop circuit 1-1 is set to the ground potential (0V),
The first storage node N2 of 1-2 is set to 0V, and the first storage node N3 of the flip-flop circuit 1-3 is set to the power supply potential, for example, 5V. In this state, the first write operation (WRITE-1) starts.

【００２１】時刻ｔ10において、信号φ1 が０Ｖになる
と、トランジスタＱ3 が導通し、ビット線ＢＬｉが９Ｖ
に充電される。また、フリップフロップ回路1-ｉの動作
電源が９Ｖに昇圧するので、ノードＮ3 の電位は９Ｖに
なる。At time t10, when the signal φ1 becomes 0V, the transistor Q3 becomes conductive and the bit line BLi becomes 9V.
Will be charged. Further, since the operating power supply of the flip-flop circuit 1-i is boosted to 9V, the potential of the node N3 becomes 9V.

【００２２】時刻ｔ11では、信号φ1 がトランジスタＱ
3 をオフさせる電位、例えば１０Ｖに立ち上がり、ビッ
ト線ＢＬｉの充電が終了すると同時に、信号φ2 がトラ
ンジスタＱ6 をオンさせる電位、例えば１０Ｖに立ち上
がり、ノードＮｉ（ｉは1 〜3 ）の電位に応じてビット
線電位が放電される。即ち、ノードＮ1 及びノードＮ2
が０Ｖであるのでビット線ＢＬ1 及びＢＬ2 は０Ｖに放
電し、ノードＮ3 は９Ｖであるのでビット線ＢＬ3 は９
Ｖである（これはメモリセル2-3 の書き込み禁止電圧と
して作用する）。この条件でメモリセル2-ｉに書き込み
電圧が印加される。At time t11, the signal φ1 changes to the transistor Q.
3 rises to a potential, for example, 10 V, and the charging of the bit line BLi ends, and at the same time, the signal φ2 rises to a potential for turning on the transistor Q6, for example, 10 V, depending on the potential of the node Ni (i is 1 to 3). The bit line potential is discharged. That is, the node N1 and the node N2
Is 0V, the bit lines BL1 and BL2 are discharged to 0V, and the node N3 is 9V, so the bit line BL3 is 9V.
V (this acts as a write inhibit voltage for memory cells 2-3). Under this condition, the write voltage is applied to the memory cell 2-i.

【００２３】時刻ｔ12で第１回目の書き込み動作が終了
し、ベリファイ動作及び再書き込みデータ設定動作（VE
RIFY）に入る。即ち、信号φ1 が０Ｖに立ち下がり、ビ
ット線ＢＬｉがトランジスタＱ3 を介してビット線プリ
チャージ電圧、例えば電源電圧５Ｖに充電される。同時
に、信号φ2 が０Ｖに立ち下がり、フリップフロップ回
路1-ｉからビット線ＢＬｉへのフィードバックループは
遮断される。At time t12, the first write operation ends, and the verify operation and rewrite data setting operation (VE
RIFY). That is, the signal .phi.1 falls to 0V, and the bit line BLi is charged to the bit line precharge voltage, for example, the power supply voltage 5V, through the transistor Q3. At the same time, the signal φ2 falls to 0V, and the feedback loop from the flip-flop circuit 1-i to the bit line BLi is cut off.

【００２４】時刻ｔ13でビット線の充電が終了し、浮遊
状態のビット線ＢＬｉをメモリセル2-ｉが放電してい
く。ここで、メモリセル2-ｉの閾値によって放電速度が
異なり、書き込みが十分でないメモリセルは閾値が上昇
しておらず、このメモリセルに接続されているビット線
の電荷は放電する。第１回目の書き込み動作では、メモ
リセル2-1 及び2-2 共に書き込みが十分に行われていな
い場合を示している。また、メモリセル2-3 は書き込み
が行われていないので、このメモリセル2-3 が“１”デ
ータ保持状態（つまり、消去状態）であれば、これに接
続されているビット線ＢＬ3 の電荷は必然的に放電す
る。At time t13, the charging of the bit line is completed, and the floating bit line BLi is discharged by the memory cell 2-i. Here, the discharge speed varies depending on the threshold value of the memory cell 2-i, the threshold value of the memory cell which is not sufficiently written does not increase, and the charge of the bit line connected to this memory cell is discharged. The first write operation shows a case where writing is not sufficiently performed in both the memory cells 2-1 and 2-2. Further, since the memory cell 2-3 has not been written, if the memory cell 2-3 is in the "1" data holding state (that is, the erased state), the charge of the bit line BL3 connected thereto is Will inevitably discharge.

【００２５】時刻ｔ14で信号φ2 が５Ｖに立ち上がり、
トランジスタＱ6 が導通する。しかし、ノードＮ1 及び
ノードＮ2 は０Ｖであるので、このノードＮ1 、Ｎ2 に
ゲートが接続されているトランジスタＱ5 は非導通とな
り、ビット線ＢＬ1 及びＢＬ2 はなんの影響も受けな
い。これに対して、ノードＮ3 は５Ｖであるので、この
ノードＮ3 にゲートが接続されているビット線ＢＬ3 は
トランジスタＱ5 及びＱ6 を介して５Ｖの電源電位と接
続され、５ＶからトランジスタＱ5 、Ｑ6 の閾値を差し
引いた電圧であって上記ノードＮ3 を十分に５Ｖにラッ
チできる電位に再充電される。At time t14, the signal φ2 rises to 5V,
Transistor Q6 conducts. However, since the node N1 and the node N2 are at 0V, the transistor Q5 whose gate is connected to the nodes N1 and N2 becomes non-conductive, and the bit lines BL1 and BL2 are not affected. On the other hand, since the node N3 is 5V, the bit line BL3 whose gate is connected to this node N3 is connected to the power supply potential of 5V through the transistors Q5 and Q6, and the threshold of 5V to the threshold value of the transistors Q5 and Q6. Is recharged to a potential that is sufficient to latch the node N3 at 5V.

【００２６】時刻ｔ15で信号φ3 が５Ｖに立ち上がり、
ビット線とフリップフロップ回路とが接続され、ビット
線の電位がフリップフロップ回路にラッチされる。ここ
で、フリップフロップ回路1-1 の記憶ノードＮ1 、フリ
ップフロップ回路1-2 の記憶ノードＮ2 、フリップフロ
ップ回路1-3 の記憶ノードＮ3 にラッチされている電位
は対応して０Ｖ、０Ｖ、５Ｖである。この状態は書き込
みを行う前と同じである。At time t15, the signal φ3 rises to 5V,
The bit line and the flip-flop circuit are connected, and the potential of the bit line is latched by the flip-flop circuit. Here, the potentials latched in the storage node N1 of the flip-flop circuit 1-1, the storage node N2 of the flip-flop circuit 1-2, and the storage node N3 of the flip-flop circuit 1-3 correspond to 0V, 0V, 5V, respectively. Is. This state is the same as before writing.

【００２７】時刻ｔ20で第２回目の書き込み動作（WRIT
E-2 ）が開始する。即ち、時刻ｔ20から時刻ｔ21までは
ビット線の９Ｖの充電、時刻ｔ21から時刻ｔ22まではメ
モリセルへの書き込みが行われる。At time t20, the second write operation (WRIT
E-2) starts. That is, from time t20 to time t21, 9V of the bit line is charged, and from time t21 to time t22, writing to the memory cell is performed.

【００２８】時刻ｔ22から時刻ｔ23まではビット線ＢＬ
ｉの５Ｖの充電、時刻ｔ23から時刻ｔ24まではメモリセ
ル2-ｉによるビット線ビット線ＢＬｉの放電、時刻ｔ24
からは“０”書き込みセルのビット線の再充電が開始さ
れる。ここで、メモリセル2-1 の書き込みが終了してい
る場合には、ビット線ＢＬ1 の電位が５Ｖからほとんど
低下せず、書き込みが終了したことを表わす。Bit line BL from time t22 to time t23
charging of 5V for i, discharging of bit line BLi by memory cell 2-i from time t23 to time t24, time t24
Then, the recharge of the bit line of the "0" write cell is started. Here, when the writing of the memory cell 2-1 is completed, the potential of the bit line BL1 hardly decreases from 5 V, which means that the writing is completed.

【００２９】時刻ｔ25でビット線とフリップフロップ回
路との接続が行われ、ビット線の電位がフリップフロッ
プ回路1 にラッチされる。今回は、第１回目と異なり、
ビット線ＢＬ1 の電位は高レベルになっているので、フ
リップフロップ回路1-1 の記憶ノードＮ1 、フリップフ
ロップ回路1-2 の記憶ノードＮ2 、フリップフロップ回
路1-3 の第１の記憶ノードＮ3 にラッチされている電位
は対応して５Ｖ、０Ｖ、５Ｖとなる。At time t25, the bit line is connected to the flip-flop circuit, and the potential of the bit line is latched by the flip-flop circuit 1. This time, unlike the first time,
Since the potential of the bit line BL1 is at a high level, the storage node N1 of the flip-flop circuit 1-1, the storage node N2 of the flip-flop circuit 1-2, and the first storage node N3 of the flip-flop circuit 1-3 are connected. The latched potentials are 5V, 0V and 5V correspondingly.

【００３０】このように、書き込みが完了したメモリセ
ルに対応するビット線ＢＬｉに接続されているフリップ
フロップ回路1-ｉの保持データは、初期の０Ｖから５Ｖ
に再設定され、この５Ｖは昇圧され９Ｖの書き込み禁止
電圧として働くので、当該メモリセルにはこれ以降の書
き込みは行われない。As described above, the data held in the flip-flop circuit 1-i connected to the bit line BLi corresponding to the memory cell in which the writing is completed is 0V to 5V in the initial stage.
Since this 5V is boosted and works as a write inhibit voltage of 9V, no further writing is performed on the memory cell.

【００３１】時刻ｔ30で第３回目の書き込み動作（WRIT
E-3 ）が開始する。即ち、時刻ｔ30から時刻ｔ31までは
ビット線の９Ｖの充電、時刻ｔ31から時刻ｔ32まではメ
モリセルへの書き込みが行われる。ここで注意すべきこ
とは、ビット線ＢＬ1 が、ビット線ＢＬ3 と同様に書き
込み禁止電圧９Ｖになっていることである。At time t30, the third write operation (WRIT
E-3) starts. That is, 9V of the bit line is charged from time t30 to time t31, and writing to the memory cell is performed from time t31 to time t32. What should be noted here is that the bit line BL1 has a write-inhibit voltage of 9 V, like the bit line BL3.

【００３２】時刻ｔ32で第３回目のベリファイ動作及び
再書き込みデータ設定が行われる。即ち、時刻ｔ32から
時刻ｔ33まではビット線の５Ｖの充電、時刻ｔ33から時
刻ｔ34まではメモリセル2 によるビット線の放電、時刻
ｔ34からは“０”書き込みセルのビット線の再充電が開
始される。ここで、メモリセル2-2 の書き込みが終了し
ている場合には、ビット線ＢＬ2 の電位が５Ｖからほと
んど低下せず、書き込みが終了したことを表わす。At time t32, the third verify operation and rewrite data setting are performed. That is, from time t32 to time t33, the bit line is charged to 5V, from time t33 to time t34, the bit line is discharged by the memory cell 2, and from time t34, the bit line of the "0" write cell is recharged. It Here, when the writing of the memory cell 2-2 is completed, the potential of the bit line BL2 hardly decreases from 5 V, which means that the writing is completed.

【００３３】時刻ｔ35でビット線ＢＬｉとフリップフロ
ップ回路1-ｉとの接続が行われ、ビット線の電位がフリ
ップフロップ回路1-ｉにラッチされる。今回は、第２回
目と異なり、ビット線ＢＬ2 の電位は高レベルになって
いるので、フリップフロップ回路1-1 の記憶ノードＮ1
、フリップフロップ回路1-2 の記憶ノードＮ2 、フリ
ップフロップ回路1-3 の記憶ノードＮ3 にラッチされて
いる電位は、それぞれ５Ｖとなり、３ビットの書き込み
が終了したことになる。At time t35, the bit line BLi is connected to the flip-flop circuit 1-i, and the potential of the bit line is latched in the flip-flop circuit 1-i. This time, unlike the second time, the potential of the bit line BL2 is at a high level, so the storage node N1 of the flip-flop circuit 1-1 is
The potentials latched in the storage node N2 of the flip-flop circuit 1-2 and the storage node N3 of the flip-flop circuit 1-3 become 5V, respectively, which means that the writing of 3 bits is completed.

【００３４】図２１は、図１９の回路中のビット線の１
本分に対応する回路を取り出して詳細に示している。こ
の回路は、図１６に示した回路に対して、ビット線ＢＬ
ｉとフリップフロップ回路1-ｉの第１の記憶ノードＮｉ
との間に挿入されたＮＭＯＳトランジスタＱ4 をベリフ
ァイ制御信号VFY により制御し、電源ノードとビット線
ＢＬｉとの間に２個のＮＭＯＳトランジスタＱ5 、Ｑ6
を直列に接続し、このうちの１方の帰還用のＮＭＯＳト
ランジスタＱ5 のゲートをフリップフロップ回路1-ｉの
第１の記憶ノードＮｉに接続し、残りの１個のＮＭＯＳ
トランジスタＱ6 を制御信号CON により制御するように
変更したものである。FIG. 21 shows bit line 1 in the circuit of FIG.
The circuit corresponding to the main part is taken out and shown in detail. This circuit differs from the circuit shown in FIG. 16 in that the bit line BL
i and the first storage node Ni of the flip-flop circuit 1-i
The NMOS transistor Q4 inserted between the power supply node and the bit line BLi is controlled by the verify control signal VFY, and the two NMOS transistors Q5 and Q6
Are connected in series, and the gate of one feedback NMOS transistor Q5 is connected to the first storage node Ni of the flip-flop circuit 1-i, and the remaining one NMOS is connected.
The transistor Q6 is modified to be controlled by the control signal CON.

【００３５】図２１の回路における動作について簡単に
説明する。まず、メモリセルにデータ“０”を書き込む
場合、フリップフロップ回路1-ｉの第１のクロックドイ
ンバータ回路IV1 の出力ノード、第２のクロックドイン
バータ回路IV2 の出力ノードに対応して入／出力データ
線ＩＯ、／ＩＯからカラムゲートＱ9 、Ｑ9 を介して
“Ｌ”、“Ｈ”レベルを転送する。この後、ベリファイ
制御信号VFY を“Ｈ”レベルにしてＮＭＯＳトランジス
タＱ4 をオン状態にし、第２のクロックドインバータ回
路IV2 の出力ノードの“Ｌ”レベルをそのままビット線
ＢＬｉに転送する。この後、ワード線（図示せず）を一
定期間書き込み電圧にし、ＮＡＮＤセルのメモリセルに
ビット線ＢＬｉの“Ｌ”レベル（０Ｖ）のデータを書き
込み、その浮遊ゲートに電子を注入する。この後、ベリ
ファイのための読み出しを行うために、ベリファイ制御
信号VFY を“Ｌ”レベルにしてＮＭＯＳトランジスタＱ
4 をオフ状態にし、ビット線ＢＬｉを一定期間だけ
“Ｈ”レベルにプリチャージした後、ワード線を一定期
間駆動してメモリセルからデータを読み出す。この場
合、ワード線には、通常読み出し電圧よりもメモリセル
が電流を流し易い電位を与える。メモリセルに電子が十
分に注入されていれば、このメモリセルを含むＮＡＮＤ
セルに接続されているビット線ＢＬｉの電荷は放電され
ないので、上記ビット線ＢＬｉは“Ｈ”レベルを保持す
る。これに対して、メモリセルに電子が十分に注入され
ていなければ、このメモリセルを含むＮＡＮＤセルに接
続されているビット線ＢＬｉの電荷は放電されるので、
上記ビット線ＢＬｉは“Ｌ”レベルになる。この後、制
御信号CON を“Ｈ”レベルにしてＮＭＯＳトランジスタ
Ｑ4 をオン状態にする。この場合、第２のクロックドイ
ンバータ回路IV2 の出力ノードのレベルが“Ｈ”である
か“Ｌ”であるかに応じて帰還用のＮＭＯＳトランジス
タがオンまたはオフになるが、この時には、第２のクロ
ックドインバータ回路IV2の出力ノードのレベルが
“Ｌ”（データ“０”）になっていて上記帰還用のＮＭ
ＯＳトランジスタＱ5 がオフ状態になっているので、ビ
ット線の電位は読み出し後のレベルのままである。The operation of the circuit shown in FIG. 21 will be briefly described. First, when data “0” is written in the memory cell, input / output is performed corresponding to the output node of the first clocked inverter circuit IV1 and the output node of the second clocked inverter circuit IV2 of the flip-flop circuit 1-i. The "L" and "H" levels are transferred from the data lines IO and / IO through the column gates Q9 and Q9. After that, the verify control signal VFY is set to "H" level to turn on the NMOS transistor Q4, and the "L" level of the output node of the second clocked inverter circuit IV2 is transferred to the bit line BLi as it is. After that, the word line (not shown) is set to the write voltage for a certain period, the "L" level (0 V) data of the bit line BLi is written to the memory cell of the NAND cell, and electrons are injected into the floating gate. After that, in order to perform reading for verification, the verification control signal VFY is set to "L" level and the NMOS transistor Q
4 is turned off, the bit line BLi is precharged to "H" level for a certain period, and then the word line is driven for a certain period to read data from the memory cell. In this case, the word line is applied with a potential at which the memory cell can easily pass the current, as compared with the normal read voltage. If enough electrons are injected into the memory cell, the NAND containing this memory cell
Since the electric charge of the bit line BLi connected to the cell is not discharged, the bit line BLi holds the "H" level. On the other hand, if electrons are not sufficiently injected into the memory cell, the charge of the bit line BLi connected to the NAND cell including this memory cell is discharged,
The bit line BLi becomes "L" level. After that, the control signal CON is set to "H" level to turn on the NMOS transistor Q4. In this case, the feedback NMOS transistor is turned on or off depending on whether the level of the output node of the second clocked inverter circuit IV2 is "H" or "L". The level of the output node of the clocked inverter circuit IV2 is "L" (data "0") and the feedback NM
Since the OS transistor Q5 is in the off state, the potential of the bit line remains at the level after reading.

【００３６】この後、ベリファイ制御信号VFY を“Ｈ”
レベルにしてＮＭＯＳトランジスタＱ4 をオン状態に
し、ビット線ＢＬｉの電位をセンス回路に入力してラッ
チする。この場合、書き込み終了後のメモリセルに電子
が十分に注入されていなければ、ビット線ＢＬｉの電位
は“Ｌ”レベルとセンスされ。従って、次のサイクルで
再び書き込み（追加書き込み）が行われることになる。After that, the verify control signal VFY is set to "H".
The level is set to turn on the NMOS transistor Q4, and the potential of the bit line BLi is input to the sense circuit and latched. In this case, if the electrons are not sufficiently injected into the memory cell after the writing is completed, the potential of the bit line BLi is sensed as "L" level. Therefore, writing (additional writing) is performed again in the next cycle.

【００３７】これに対して、書き込み終了後のメモリセ
ルに電子が十分に注入されていれば第２のクロックドイ
ンバータ回路IV2 の出力ノードのレベルが“Ｌ”から
“Ｈ”に反転し、次に再び書き込もうとしても書き込み
が行われないので、過剰な書き込み（オーバーライト）
を禁止することになる。On the other hand, if electrons are sufficiently injected into the memory cell after the writing is completed, the level of the output node of the second clocked inverter circuit IV2 is inverted from "L" to "H", and the next If you try to write again to, no writing will be done, so excessive writing (overwriting)
Will be banned.

【００３８】上記とは逆に、メモリセルにデータ“１”
を書き込む場合、第１のクロックドインバータ回路IV1
の出力ノード、第２のクロックドインバータ回路IV2 の
出力ノードに対応して入／出力データ線ＩＯ、／ＩＯか
らカラムゲートＱ9 、Ｑ9 を介して“Ｈ”、“Ｌ”レベ
ルを転送する。この後、ベリファイ制御信号VFY を
“Ｈ”レベルにしてＮＭＯＳトランジスタＱ4 をオン状
態にし、第２のクロックドインバータ回路IV2 の出力ノ
ードの“Ｈ”レベルをそのままビット線ＢＬｉに転送す
る。この後、ワード線を一定期間書き込み電圧にする
が、ビット線ＢＬｉの電位が“Ｈ”レベルであるので、
メモリセルの浮遊ゲートに電子が注入されない。この
後、ベリファイのための読み出しを行うために、ベリフ
ァイ制御信号VFY を“Ｌ”レベルにしてＮＭＯＳトラン
ジスタＱ4 をオフ状態にし、ビット線ＢＬｉを一定期間
だけ“Ｈ”レベルにプリチャージして後、ワード線を一
定期間駆動し、メモリセルからデータを読み出す。この
場合、メモリセルが“０”データ保持状態であれば、ビ
ット線ＢＬｉの電荷は放電されないので、ビット線ＢＬ
ｉは“Ｈ”レベルを保持する。これに対して、メモリセ
ルが“１”データ保持状態であれば、ビット線ＢＬｉの
電荷は放電されるので、ビット線ＢＬｉは“Ｌ”レベル
になる。この後、書き込みデータ“１”をビット線ＢＬ
ｉに帰還させるために、制御信号CON を“Ｈ”レベルに
してＮＭＯＳトランジスタＱ6 をオン状態にする。この
時、第２のクロックドインバータ回路IV2 の出力ノード
のレベルが“Ｈ”（データ“１”）になっていて上記帰
還用のＮＭＯＳトランジスタＱ5 がオン状態になってい
るので、ビット線ＢＬｉの電位は“Ｈ”レベルに充電さ
れる。この後、ベリファイ制御信号VFY を“Ｈ”レベル
にしてＮＭＯＳトランジスタＱ4 をオン状態にし、ビッ
ト線の電位ＢＬｉをセンス回路に入力してラッチする。
この場合、第２のクロックドインバータ回路IV2 の出力
ノードのレベルは“Ｈ”のまま保持されるので、次に再
び書き込もうとしても書き込みが行われない。Contrary to the above, data "1" is stored in the memory cell.
When writing, the first clocked inverter circuit IV1
Corresponding to the output node of the second clocked inverter circuit IV2 and the input / output data lines IO, / IO from the input / output data lines IO, / IO via the column gates Q9, Q9. After that, the verify control signal VFY is set to "H" level to turn on the NMOS transistor Q4, and the "H" level of the output node of the second clocked inverter circuit IV2 is directly transferred to the bit line BLi. After that, the word line is set to the write voltage for a certain period, but since the potential of the bit line BLi is at the “H” level,
No electrons are injected into the floating gate of the memory cell. After that, in order to perform reading for verification, the verify control signal VFY is set to "L" level to turn off the NMOS transistor Q4, and the bit line BLi is precharged to "H" level for a certain period of time. The word line is driven for a certain period to read data from the memory cell. In this case, if the memory cell is in the "0" data holding state, the charge of the bit line BLi is not discharged, and therefore the bit line BL
i holds the "H" level. On the other hand, when the memory cell is in the "1" data holding state, the electric charge of the bit line BLi is discharged, and the bit line BLi becomes "L" level. After that, write data “1” is transferred to the bit line BL.
In order to feed back to i, the control signal CON is set to "H" level to turn on the NMOS transistor Q6. At this time, since the level of the output node of the second clocked inverter circuit IV2 is "H" (data "1") and the feedback NMOS transistor Q5 is on, the bit line BLi of The electric potential is charged to the “H” level. After that, the verify control signal VFY is set to "H" level to turn on the NMOS transistor Q4, and the potential BLi of the bit line is input to the sense circuit and latched.
In this case, since the level of the output node of the second clocked inverter circuit IV2 is kept at "H", the writing is not performed even if the next writing is attempted again.

【００３９】しかし、上記したようなベリファイ動作に
際して、書き込みが未だ完了していないセルに接続され
ているビット線ＢＬｉの電位は“Ｌ”レベルを保持しな
ければならないが、上記ビット線ＢＬｉと他のビット線
（通常、上記ビット線と隣り合うビット線）との容量結
合により、上記ビット線ＢＬｉの電位が浮き上がる。こ
の状態の時に、ベリファイ制御用のトランジスタＱ4 を
オンにすることによって上記ビット線ＢＬｉの電位をセ
ンスすると、このビット線ＢＬｉに接続されているメモ
リセルの書き込みが完了された場合と区別がつかなくな
り、書き込みが完了していないのにもかかわらず、対応
するフリップフロップ回路が誤ってセンスしてしまい、
以後の追加書き込みが行われなくなり、ビット毎ベリフ
ァイを正確に行うことが不可能になる。However, in the verify operation as described above, the potential of the bit line BLi connected to the cell in which the writing has not been completed must be kept at the “L” level. The potential of the bit line BLi rises due to capacitive coupling with the bit line (normally, the bit line adjacent to the bit line). In this state, if the potential of the bit line BLi is sensed by turning on the verify control transistor Q4, it becomes indistinguishable from the case where the writing of the memory cell connected to the bit line BLi is completed. , The corresponding flip-flop circuit erroneously senses, even though the writing is not completed,
After that, additional writing is not performed, and it becomes impossible to perform the verify for each bit accurately.

【００４０】[0040]

【発明が解決しようとする課題】上記したように、複数
のメモリセルからそれぞれの記憶データを同時に複数の
ビット線に読み出してセンス増幅してラッチする読み出
し方式を有する従来の半導体記憶装置においては、デー
タの読み出し時にビット線間の容量結合に起因する読み
出しの誤動作が生じるという問題があった。As described above, in the conventional semiconductor memory device having the read system in which the respective stored data from the plurality of memory cells are simultaneously read to the plurality of bit lines, sense-amplified and latched, There is a problem in that a read malfunction occurs due to capacitive coupling between bit lines when reading data.

【００４１】また、複数のメモリセルからそれぞれの記
憶データを同時に複数のビット線に読み出してセンス増
幅してラッチする読み出し方式を有する従来の不揮発性
半導体記憶装置においては、チップ内部でビット毎ベリ
ファイを行う回路を実現しようとすると、ビット線間の
干渉によって誤動作するという問題があった。Further, in a conventional nonvolatile semiconductor memory device having a read system in which stored data is simultaneously read from a plurality of memory cells to a plurality of bit lines, sense-amplified and latched, bit-by-bit verification is performed inside a chip. There is a problem that an attempt to realize a circuit to be performed causes a malfunction due to interference between bit lines.

【００４２】本発明はこのような問題を解決すべくなさ
れたもので、ビット線間の容量結合に起因する読み出し
の誤動作を防止し得る半導体記憶装置を提供することを
目的とする。The present invention has been made to solve such a problem, and an object of the present invention is to provide a semiconductor memory device capable of preventing a malfunction of reading due to capacitive coupling between bit lines.

【００４３】[0043]

【課題を解決するための手段】本発明は、それぞれ閾値
が第１の範囲または第２の範囲をとることにより情報を
記憶するＭＯＳトランジスタからなる複数個の不揮発性
メモリセルからそれぞれの記憶データを同時に複数のビ
ット線に読み出してセンス増幅してラッチする読み出し
方式を有する半導体記憶装置において、各ビット線を所
定のタイミングで充電するための充電回路と、各ビット
線にそれぞれ対応して設けられ、対応する前記ビット線
の電位をセンスしてラッチする複数のセンス・ラッチ回
路と、上記各センス・ラッチ回路の動作を同時に制御す
るためのセンス・ラッチ制御信号を供給する制御信号供
給回路と、前記複数のビット線と対応する上記センス・
ラッチ回路の入力部との間にそれぞれ対応して接続され
た複数のトランスファゲート用ＭＯＳトランジスタと、
上記各トランスファゲート用ＭＯＳトランジスタのゲー
トノードの電位を制御するために設けられ、制御の対象
となる前記トランスファゲート用ＭＯＳトランジスタの
一端側に接続されている前記ビット線に前記メモリセル
から読み出された“Ｈ”レベルの電位が隣接ビット線と
の容量結合により低下した場合に上記トランスファゲー
ト用ＭＯＳトランジスタの他端側のセンス入力部での電
位低下量を抑制するように上記トランスファゲートのゲ
ートノードの電位を制御するトランスファゲート制御回
路とを具備することを特徴とする。SUMMARY OF THE INVENTION According to the present invention, stored data is stored from a plurality of nonvolatile memory cells each of which is composed of a MOS transistor which stores information by setting a threshold value in a first range or a second range. In a semiconductor memory device having a read system in which data is simultaneously read into a plurality of bit lines, sense-amplified, and latched, a charging circuit for charging each bit line at a predetermined timing, and a charging circuit provided corresponding to each bit line, A plurality of sense / latch circuits that sense and latch the potentials of the corresponding bit lines; a control signal supply circuit that supplies a sense / latch control signal for simultaneously controlling the operations of the sense / latch circuits; The above sense corresponding to multiple bit lines
A plurality of transfer gate MOS transistors respectively connected between the latch circuit and the input section of the latch circuit;
The bit line is provided to control the potential of the gate node of each of the transfer gate MOS transistors, and is read from the memory cell to the bit line connected to one end of the transfer gate MOS transistor to be controlled. In addition, when the "H" level potential is lowered by capacitive coupling with an adjacent bit line, the gate node of the transfer gate is controlled so as to suppress the potential reduction amount at the sense input portion on the other end side of the transfer gate MOS transistor. And a transfer gate control circuit for controlling the potential of the.

【００４４】[0044]

【作用】ビット線の電荷がメモリセルにより放電されて
その電位が低下しようとする場合、トランスファゲート
のゲートノードの電位は、ビット線との間の容量による
容量結合により一瞬引き下げられる。しかし、トランス
ファゲートのゲートノードの電位は、トランスファゲー
ト制御回路により、所定電位まで引き戻されるように制
御される。これにより、センス・ラッチ回路の入力部の
電位は、上記ゲートノードの電位からトランスファゲー
ト用ＭＯＳトランジスタの閾値だけ低い値まで下がらな
いと放電されないので、ビット線間の容量結合に起因す
る読み出しの誤動作が防止される。When the charge on the bit line is discharged by the memory cell and its potential is about to decrease, the potential on the gate node of the transfer gate is momentarily lowered by capacitive coupling with the bit line. However, the potential of the gate node of the transfer gate is controlled by the transfer gate control circuit so as to be returned to a predetermined potential. As a result, the potential of the input portion of the sense / latch circuit is not discharged unless the potential of the gate node is lowered to a value lower by the threshold value of the transfer gate MOS transistor, and thus a read malfunction caused by capacitive coupling between bit lines. Is prevented.

【００４５】[0045]

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１の実施例として、一
括消去可能なＮＡＮＤセル型ＥＥＰＲＯＭ（ＮＡＮＤ型
フラッシュメモリ）の全体構成を示すブロック図であ
る。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the overall configuration of a batch erasable NAND cell type EEPROM (NAND type flash memory) as a first embodiment of the present invention.

【００４６】このＥＥＰＲＯＭ10は、複数のＮＡＮＤ型
メモリセルがマトリクス状に配設され、縦方向にビット
線ＢＬが数千本、横方向にワード線ＷＬが数千本配列さ
れているメモリセルアレイ11と、外部から入力されたア
ドレスに基いて上記メモリセルアレイ11のワード線を選
択するロウデコーダ12と、上記メモリセルアレイ11のビ
ット線に接続されているセンス・ラッチ回路13と、この
センス・ラッチ回路13に接続されているカラムゲート15
と、外部から入力されたアドレスに基き上記カラムゲー
ト15を制御し、対応するビット線およびセンス回路を選
択するカラムデコーダ14と、前記カラムゲート15に接続
されているＩ／Ｏバッファ18と、書き込み動作や消去動
作に必要な高電圧を供給するための昇圧回路16と、チッ
プ外部とのインターフェースをとるための制御回路17と
を具備している。The EEPROM 10 includes a memory cell array 11 in which a plurality of NAND type memory cells are arranged in a matrix, and thousands of bit lines BL are arranged in the vertical direction and thousands of word lines WL are arranged in the horizontal direction. , A row decoder 12 that selects a word line of the memory cell array 11 based on an address input from the outside, a sense latch circuit 13 connected to a bit line of the memory cell array 11, and a sense latch circuit 13 Column gate 15 connected to
A column decoder 14 for controlling the column gate 15 based on an address input from the outside to select a corresponding bit line and sense circuit; an I / O buffer 18 connected to the column gate 15; A booster circuit 16 for supplying a high voltage necessary for an operation and an erase operation, and a control circuit 17 for interfacing with the outside of the chip are provided.

【００４７】本発明では、従来のＥＥＰＲＯＭと比べ
て、メモリセルアレイ11とセンス・ラッチ回路13とを接
続する回路およびそれを制御する回路が改良されてい
る。まず、図１中のメモリセルアレイ11の構成およびメ
モリセルに対するデータの読み出し、消去及び書き込み
動作について、説明しておく。In the present invention, the circuit for connecting the memory cell array 11 and the sense / latch circuit 13 and the circuit for controlling the same are improved as compared with the conventional EEPROM. First, the configuration of the memory cell array 11 in FIG. 1 and the data read, erase and write operations for the memory cells will be described.

【００４８】図２は、図１中のメモリセルアレイ11の回
路構成の一部を示しており、これは従来と同様に構成さ
れている。即ち、浮遊ゲートを有するＭＯＳトランジス
タからなる不揮発性のメモリセルＭ1 〜Ｍ16が直列に接
続され、一端が選択トランジスタＱ1 を介してビット線
ＢＬに、多端が選択トランジスタＱ2 を介して共通ソー
ス線Ｓに接続されている。上記各トランジスタは同一の
ウェル基板Ｗ上に形成されており、メモリセルＭ1〜Ｍ1
6の制御電極はワード線ＷＬ1 〜ＷＬ16に接続されてお
り、選択トランジスタＱ1 の制御電極は選択線ＳＬ1
に、選択トランジスタＱ2 の制御電極は選択線ＳＬ2 に
接続されている。FIG. 2 shows a part of the circuit configuration of the memory cell array 11 in FIG. 1, which has the same configuration as the conventional one. That is, non-volatile memory cells M1 to M16 composed of MOS transistors having floating gates are connected in series, one end is connected to the bit line BL via the selection transistor Q1, and the other end is connected to the common source line S via the selection transistor Q2. It is connected. Each of the above transistors is formed on the same well substrate W, and memory cells M1 to M1 are formed.
The control electrode of 6 is connected to the word lines WL1 to WL16, and the control electrode of the selection transistor Q1 is the selection line SL1.
In addition, the control electrode of the selection transistor Q2 is connected to the selection line SL2.

【００４９】メモリセルＭ1 〜Ｍ16は、それぞれ保持す
るデータに応じた閾値を持っており、この閾値は“０”
データを保持している時には０Ｖ以上、読み出し時のワ
ード線電位よりセルデータを紫外線で消去した時の閾値
を差し引いた値より低い値に、また、“１”データを保
持している時には０Ｖ以下に設定されている（より適切
には、ある程度のマージンをもたすためこれよりも小さ
な範囲に設定されている）。Each of the memory cells M1 to M16 has a threshold value corresponding to the data held therein, and this threshold value is "0".
0V or more when holding data, lower than the value obtained by subtracting the threshold when cell data is erased by ultraviolet light from the word line potential at the time of reading, and 0V or less when holding "1" data Is set to (more appropriately, it is set to a smaller range than this to give some margin).

【００５０】ＮＡＮＤ型フラッシュメモリの場合は、通
常、“１”データが保持されている状態を「消去状態」
と呼び、“０”データが保持されている状態を「書き込
み状態」と呼ぶ。また、“１”データが保持されている
メモリセルの閾値を正方向にシフトさせ、“０”データ
を保持するようにすることを「書き込み動作」と呼び、
“０”データが保持されているメモリセルの閾値（Ｖt
h）を負方向にシフトさせ“１”データを保持するよう
にすることを消去動作と呼ぶ。In the case of a NAND flash memory, the state in which "1" data is held is usually "erased state".
And a state in which “0” data is held is called a “write state”. Further, shifting the threshold value of the memory cell holding the "1" data in the positive direction to hold the "0" data is called a "write operation",
The threshold value (Vt
Shifting h) in the negative direction and holding "1" data is called an erase operation.

【００５１】図３は、上記メモリセルＭ1 〜Ｍ16に対す
るデータの読み出し、消去及び書き込み動作時における
印加する電圧を一覧表にして示している。読み出し動作
時には、ビット線ＢＬを始めにある電圧、例えば５Ｖに
プリチャージした後に浮遊状態にしておき、選択線ＳＬ
1 に５Ｖ、選択メモリセルのワード線ＷＬに０Ｖ、非選
択メモリセルのワード線ＷＬに“０”データセルの閾値
よりも高い電圧（例えば５Ｖ）、選択線ＳＬ2 に電源電
圧（例えば５Ｖ）、ウェルＷに０Ｖ、共通ソース線Ｓに
０Ｖを印加する。すると、選択メモリセル以外のすべて
のトランジスタ（非選択メモリセルを含む）がオンす
る。選択メモリセルに“０”が保持されている時にはこ
のメモリセルは非導通状態となりビット線の電位は５Ｖ
のままで変化がないが、“１”が保持されている時には
導通状態となるためビット線は放電され電位が低下す
る。データのセンスは読み出し時のビット線電位を検出
することにより行う。FIG. 3 shows a list of voltages to be applied during the data read, erase and write operations for the memory cells M1 to M16. During the read operation, the bit line BL is precharged to a certain voltage, for example, 5 V, and then left in a floating state, and then the select line SL is set.
1 to 5V, a selected memory cell word line WL to 0V, a non-selected memory cell word line WL to a voltage higher than the threshold value of a "0" data cell (for example, 5V), a selected line SL2 to a power supply voltage (for example, 5V), 0V is applied to the well W and 0V to the common source line S. Then, all transistors (including unselected memory cells) other than the selected memory cell are turned on. When "0" is held in the selected memory cell, this memory cell becomes non-conductive and the potential of the bit line is 5V.
As it is, there is no change, but when "1" is held, it becomes conductive and the bit line is discharged and the potential drops. Data sensing is performed by detecting the bit line potential at the time of reading.

【００５２】消去動作時には、ビット線ＢＬは開放（オ
ープン）状態にし、選択線ＳＬ1 に選択トランジスタＱ
1 のゲートが破壊しないような電圧、例えばウェルＷと
同電位の１８Ｖ、メモリセルのワード線ＷＬに０Ｖ、選
択線ＳＬ2 に選択トランジスタＱ2 のゲートが破壊しな
いような電圧、例えばウェルＷと同電位の１８Ｖ、ウェ
ルＷにセルデータを消去させるために必要な電圧、例え
ば１８Ｖ、共通ソース線ＳはウェルＷと同電位（または
開放状態）を印加する。すると、浮遊ゲートとウェル間
にゲート絶縁膜を介してトンネル電流が流れ、閾値は０
Ｖ以下になる。During the erase operation, the bit line BL is opened and the select transistor Q is connected to the select line SL1.
The voltage at which the gate of 1 does not break, for example, the same potential as that of the well W, 18 V, the voltage of the memory cell word line WL at 0 V, and the voltage on the select line SL2 at which the gate of the select transistor Q2 does not break, for example, the same potential as that of the well W 18 V, a voltage necessary for erasing cell data in the well W, for example, 18 V, and the common source line S is applied with the same potential (or open state) as that of the well W. Then, a tunnel current flows between the floating gate and the well through the gate insulating film, and the threshold value becomes 0.
It becomes V or less.

【００５３】書き込み動作時には、書き込みデータによ
って異なった電圧を印加する。即ち、“０”書き込み
（閾値をシフトさせる場合）ではビット線ＢＬにセルの
閾値をシフトさせるために必要な電界を得るためにある
電圧、例えば０Ｖを印加し、“１”書き込み（閾値をシ
フトさせない場合）ではビット線ＢＬにセルの閾値をシ
フトさせないためのある電圧、例えば９Ｖを印加する。
選択線ＳＬ1 にはビット線ＢＬの９Ｖをメモリセルに転
送するために必要な電圧、例えば１１Ｖ、選択メモリセ
ルのワード線ＷＬにはセルの閾値をシフトさせるために
必要な電界を得ることが可能なある電圧、例えば１８
Ｖ、非選択メモリセルのワード線ＷＬにはセルの閾値を
シフトさせずにビット線ＢＬの９Ｖを選択メモリセルに
転送するために必要なある電圧、例えば９Ｖ、選択線Ｓ
Ｌ2 には０Ｖ、ウェルＷには０Ｖ、共通ソース線Ｓには
０Ｖを印加する。この結果、選択トランジスタＱ1 から
メモリセルＭ16までのすべてのトランジスタは導通し、
ビット線と同電位となる（この場合、メモリセルのトラ
ンジスタの閾値落ちは考慮しなくてよい。なぜなら、メ
モリセルの書き込み前に通常は消去が行われ、セルトラ
ンジスタの閾値落ちはない）。During the write operation, different voltages are applied depending on the write data. That is, in "0" writing (when shifting the threshold value), a certain voltage, for example, 0 V, is applied to the bit line BL to obtain an electric field necessary for shifting the cell threshold value, and "1" writing (shifting the threshold value). In the case where it is not performed), a certain voltage, for example, 9V for preventing the cell threshold value from being shifted is applied to the bit line BL.
It is possible to obtain a voltage required to transfer 9V of the bit line BL to the memory cell, for example, 11V, to the select line SL1 and an electric field necessary to shift the threshold of the cell to the word line WL of the selected memory cell. A certain voltage, eg 18
V, a voltage necessary to transfer 9V of the bit line BL to the selected memory cell without shifting the threshold of the cell to the word line WL of the unselected memory cell, for example, 9V, the selection line S
0V is applied to L2, 0V to the well W, and 0V to the common source line S. As a result, all the transistors from the selection transistor Q1 to the memory cell M16 become conductive,
It has the same potential as the bit line (in this case, the threshold drop of the transistor of the memory cell does not have to be taken into consideration, because erasing is usually performed before writing to the memory cell, and the threshold drop of the cell transistor does not occur).

【００５４】従って、ビット線ＢＬに０Ｖが印加された
メモリセルは、チャネルと制御電極との間に１８Ｖの高
電圧がかかり、トンネル電流が流れ、閾値は正方向にシ
フトする。また、ビット線ＢＬに９Ｖが印加されたメモ
リセルは、チャネルと制御電極との間に９Ｖしかかから
ないので、閾値の正方向のシフトは抑圧される。このよ
うにビット線ＢＬにセルの閾値をシフトさせないために
印加されるある値の電圧（本例では９Ｖ）を書き込み禁
止電圧と呼ぶ。Therefore, in the memory cell in which 0V is applied to the bit line BL, a high voltage of 18V is applied between the channel and the control electrode, a tunnel current flows, and the threshold value shifts in the positive direction. Further, in the memory cell in which 9V is applied to the bit line BL, only 9V is applied between the channel and the control electrode, so that the threshold shift in the positive direction is suppressed. The voltage of a certain value (9 V in this example) applied to the bit line BL so as not to shift the threshold value of the cell is called a write inhibit voltage.

【００５５】図４は、図１中のメモリセルアレイ11にお
けるビット線１本分に対応する回路を取り出して示して
いる。この回路は、図１６に示した回路に、トランスフ
ァゲートＴＧおよびそれに関連する制御回路40が付加さ
れることにより、ビット線間の容量結合に起因する読み
出しの誤動作を防止し得るように構成されている。FIG. 4 shows a circuit corresponding to one bit line in the memory cell array 11 shown in FIG. This circuit is configured so that a read gate malfunction caused by capacitive coupling between bit lines can be prevented by adding a transfer gate TG and a control circuit 40 related thereto to the circuit shown in FIG. There is.

【００５６】この回路において、ＢＬｉはビット線、2-
ｉはビット線ＢＬｉに接続されたＮＡＮＤ型メモリセ
ル、Ｑ3 はプリチャージ信号φ1 に基づいてビット線Ｂ
Ｌｉを所定期間に充電するためのＰチャネルトランジス
タ、1-ｉはセンス・ラッチ回路、Ｑ9 、Ｑ9 は上記セン
ス・ラッチ回路1-ｉの各一対の記憶ノードと一対の入／
出力データ線ＩＯ、／ＩＯとの間にそれぞれ接続された
カラムゲートである。In this circuit, BLi is a bit line, 2-
i is a NAND type memory cell connected to the bit line BLi, and Q3 is the bit line B based on the precharge signal φ1.
P-channel transistor for charging Li in a predetermined period, 1-i is a sense latch circuit, Q9 and Q9 are a pair of storage nodes and a pair of input / output terminals of the sense latch circuit 1-i.
Column gates are respectively connected between the output data lines IO and / IO.

【００５７】上記センス回路1-ｉは、第１のクロックド
・インバータ回路IV１及び第２のクロックド・インバー
タ回路IV2 の互いの入力ノードと出力ノードが交差接続
されてなる。この場合、第１のクロックド・インバータ
回路IV１は、センス動作制御用の相補的な制御信号SEN
、/SENにより動作が制御され、第２のクロックド・イ
ンバータ回路IV2 はラッチ動作制御用の相補的な制御信
号RLCH、/RLCH により動作が制御されるものであり、第
１のクロックド・インバータ回路IV１の入力ノードがセ
ンス入力ノードNi、第２のクロックド・インバータ回路
IV2 の出力がラッチ出力ノードに相当する。なお、Ｃ2
は第１のクロックド・インバータ回路IV１の入力ノード
と接地ノードとの間に接続された容量（あるいは、寄生
容量でもよい）である。In the sense circuit 1-i, the input nodes and output nodes of the first clocked inverter circuit IV1 and the second clocked inverter circuit IV2 are cross-connected. In this case, the first clocked inverter circuit IV1 outputs the complementary control signal SEN for controlling the sense operation.
, / SEN controls the operation, and the second clocked inverter circuit IV2 has its operation controlled by complementary control signals RLCH and / RLCH for controlling the latch operation. The input node of the circuit IV1 is the sense input node Ni, and the second clocked inverter circuit
The output of IV2 corresponds to the latch output node. In addition, C2
Is a capacitance (or may be a parasitic capacitance) connected between the input node of the first clocked inverter circuit IV1 and the ground node.

【００５８】さらに、前記ビット線ＢＬｉとこれに対応
するセンス回路1-ｉのセンス入力ノードとの間には、Ｎ
ＭＯＳトランジスタＱ11及びＰＭＯＳトランジスタＱ12
が並列に接続されてなるＣＭＯＳトランスファゲートＴ
Ｇが接続されている。上記ＰＭＯＳトランジスタＱ12の
ゲートには前記制御信号/RLCH が印加され、電源ノード
と上記ＣＭＯＳトランスファゲートのＮＭＯＳトランジ
スタＱ11のゲートとの間には、トランスファゲート制御
回路40が接続されている。Further, N is provided between the bit line BLi and the corresponding sense input node of the sense circuit 1-i.
MOS transistor Q11 and PMOS transistor Q12
CMOS transfer gate T formed by connecting in parallel
G is connected. The control signal / RLCH is applied to the gate of the PMOS transistor Q12, and a transfer gate control circuit 40 is connected between the power supply node and the gate of the NMOS transistor Q11 of the CMOS transfer gate.

【００５９】このトランスファゲート制御回路40は、例
えば、ドレイン・ゲート相互が接続されたＮＭＯＳトラ
ンジスタＱ13及びゲートに制御信号READが印加されるＰ
ＭＯＳトランジスタＱ14が並列に接続され、さらに、前
記ＣＭＯＳトランスファゲートＴＧのＮＭＯＳトランジ
スタＱ11のゲートとビット線側の一端ノード（ドレイン
あるいはソース）との間に容量Ｃ1 が接続されている。
なお、上記容量Ｃ1 は、上記ＮＭＯＳトランジスタＱ13
のゲートとビット線側の一端ノードとの間の寄生容量を
用いてもよい。In the transfer gate control circuit 40, for example, a control signal READ is applied to the NMOS transistor Q13 whose drain and gate are connected to each other and the gate.
A MOS transistor Q14 is connected in parallel, and a capacitance C1 is connected between the gate of the NMOS transistor Q11 of the CMOS transfer gate TG and one end node (drain or source) on the bit line side.
The capacitance C1 is the same as that of the NMOS transistor Q13.
Alternatively, the parasitic capacitance between the gate and the one end node on the bit line side may be used.

【００６０】41は前記各信号SEN 、/SEN、RLCH、/RLCH
、READ、φ1 をそれぞれ所定のタイミングで供給する
信号供給回路である。なお、図４の回路におけるビット
線ＢＬｉのプリチャージ電位は、電源電位Ｖccが使用さ
れる場合を示しているが、これはＶccに限らず、一般的
には図４中のトランジスタＱ3 、Ｑ13、Ｑ14に接続され
ている電源ノードの電位をある電圧Ｖblで表わすことが
可能であり、以下の説明でもビット線ＢＬｉのプリチャ
ージ電位ＶccをＶblに置き換えればよい。Reference numeral 41 is each of the signals SEN, / SEN, RLCH, / RLCH.
, READ, φ1 at a predetermined timing respectively. Note that the precharge potential of the bit line BLi in the circuit of FIG. 4 shows the case where the power supply potential Vcc is used, but this is not limited to Vcc, and generally, the transistors Q3, Q13 in FIG. The potential of the power supply node connected to Q14 can be represented by a certain voltage Vbl, and the precharge potential Vcc of the bit line BLi may be replaced with Vbl in the following description.

【００６１】図５は、図４の回路におけるメモリセルか
らのデータの読み出し時の動作波形の一例を示してい
る。上記構成の図４の回路において、まず、信号SEN 、
/SEN、RLCH、/RLCH がそれぞれ非活性状態の期間（トラ
ンスファゲートがオフの期間）に信号READが一定期間
“Ｌ”レベルになり、トランスファゲート制御用のＰＭ
ＯＳトランジスタＱ12がオンし、トランスファゲート用
のＮＭＯＳトランジスタＱ11のゲートノードNGが電源電
位Ｖccに充電される。信号READが“Ｈ”レベルになつた
後、上記トランスファゲートの一端側に接続されている
ビット線ＢＬｉにメモリセルからデータが読み出され、
さらに、信号SEN 、/SEN、RLCH、/RLCH がそれぞれ活性
状態にされ、センス回路1-ｉがセンス・ラッチ動作を行
う。FIG. 5 shows an example of operation waveforms at the time of reading data from the memory cell in the circuit of FIG. In the circuit of FIG. 4 having the above configuration, first, the signal SEN,
While / SEN, RLCH, and / RLCH are inactive (transfer gate is off), signal READ stays at “L” level for a certain period, and PM for transfer gate control is used.
The OS transistor Q12 is turned on, and the gate node NG of the transfer gate NMOS transistor Q11 is charged to the power supply potential Vcc. After the signal READ becomes "H" level, data is read from the memory cell to the bit line BLi connected to one end side of the transfer gate,
Further, the signals SEN, / SEN, RLCH, / RLCH are activated, and the sense circuit 1-i performs the sense / latch operation.

【００６２】いま、ビット線ＢＬｉにメモリセルから
“０”データが読み出された時には、ビット線ＢＬｉの
電位が低下し、容量Ｃ1 による結合により前記ゲートノ
ードNGの電位も低下するが、トランスファゲート用のＮ
ＭＯＳトランジスタＱ11がオン状態になってトランスフ
ァゲートの他端側（センス回路1-ｉのセンス入力ノード
Ni）の電位も低下する。Now, when "0" data is read from the memory cell to the bit line BLi, the potential of the bit line BLi drops and the potential of the gate node NG also drops due to the coupling by the capacitance C1. N for
When the MOS transistor Q11 is turned on, the other end of the transfer gate (the sense input node of the sense circuit 1-i
The potential of Ni) also drops.

【００６３】これに対して、ビット線ＢＬｉにメモリセ
ルから“１”データが読み出された時、ビット線間の容
量結合によりビット線ＢＬｉが放電されてその電位が低
下しようとした場合を考える。この場合、前記ゲートノ
ードNGの電位は、ビット線ＢＬｉとの間の容量Ｃ1 によ
る結合により一瞬引き下げられる。しかし、トランスフ
ァゲート制御用のＮＭＯＳトランジスタＱ13により、ゲ
ートノードNGの電位は、電源電位Ｖccから上記ＮＭＯＳ
トランジスタＱ13の閾値Ｖth13だけ低い値（Ｖcc−Ｖth
13）まで引き戻される。On the other hand, consider the case where when "1" data is read from the memory cell to the bit line BLi, the bit line BLi is discharged due to capacitive coupling between the bit lines and its potential is about to drop. . In this case, the potential of the gate node NG is momentarily lowered by the coupling with the bit line BLi by the capacitance C1. However, due to the transfer gate controlling NMOS transistor Q13, the potential of the gate node NG is changed from the power source potential Vcc to the above-mentioned NMOS.
A value lower than the threshold value Vth13 of the transistor Q13 (Vcc-Vth
13) is pulled back.

【００６４】これにより、上記トランスファゲートの他
端側（センス回路1-ｉのセンス入力ノードNi）の電位
は、上記ゲートノードNGの電位から前記トランスファゲ
ート用のＮＭＯＳトランジスタＱ11の閾値Ｖth11だけ低
い値（Ｖcc−Ｖth13−Ｖth11）まで下がらないと放電さ
れない。As a result, the potential of the other end of the transfer gate (sense input node Ni of the sense circuit 1-i) is lower than the potential of the gate node NG by the threshold value Vth11 of the transfer gate NMOS transistor Q11. No discharge occurs unless the voltage drops to (Vcc-Vth13-Vth11).

【００６５】ここで、Ｖcc＝３．３Ｖ、Ｖth13＝Ｖth11
＝０．９Ｖとすると、センス入力ノードの電位は、Ｖcc
−Ｖth13−Ｖth11＝１．５Ｖ となり、ビット線ＢＬｉ
の電位が上記１．５より下がらない限り、センス入力ノ
ードNiの電荷が放電されることはない。Here, Vcc = 3.3V, Vth13 = Vth11
= 0.9V, the potential of the sense input node is Vcc
-Vth13-Vth11 = 1.5V, and the bit line BLi
As long as the potential of the voltage does not fall below 1.5, the electric charge at the sense input node Ni will not be discharged.

【００６６】なお、ビット線の容量に対する隣接ビット
線間の容量結合の割合が５０％である場合を仮定し、ビ
ット線ＢＬｉの電位がＶcc×（１−０．５）＝Ｖcc×
０．５、つまり、１．６５Ｖに低下したとしても、前記
センス入力ノードNiの電荷が放電されることはなく、こ
のセンス入力ノードNiに接続されている第１のクロック
ド・インバータ回路IV１のＰＭＯＳトランジスタおよび
ＮＭＰＳトランジスタが共にオンすることもない。ま
た、ビット線ＢＬｉの電荷が放電される場合は、０Ｖに
まで下がるので問題は生じない。Assuming that the ratio of capacitive coupling between adjacent bit lines to the bit line capacitance is 50%, the potential of the bit line BLi is Vcc × (1-0.5) = Vcc ×
Even if the voltage drops to 0.5, that is, 1.65 V, the charge of the sense input node Ni is not discharged, and the first clocked inverter circuit IV1 connected to this sense input node Ni Neither the PMOS transistor nor the NMPS transistor is turned on. Further, when the charge of the bit line BLi is discharged, the voltage drops to 0 V, so that no problem occurs.

【００６７】また、Ｖcc＝５Ｖ、Ｖth13＝Ｖth11＝０．
９Ｖとすると、センス入力ノードNiの電位は、Ｖcc−Ｖ
th13−Ｖth11＝３．２Ｖ となるので、隣接ビット線間
の容量結合の割合が３６％である場合を仮定し、ビット
線ＢＬｉの電位がＶcc×（１−０．３６）＝Ｖcc×０．
６４、つまり、３．２Ｖに低下したとしても、前記セン
ス入力ノードNiの電荷が放電されることはない。Further, Vcc = 5V, Vth13 = Vth11 = 0.
Assuming 9V, the potential of the sense input node Ni is Vcc-V
Since th13−Vth11 = 3.2V, assuming that the ratio of capacitive coupling between adjacent bit lines is 36%, the potential of the bit line BLi is Vcc × (1−0.36) = Vcc × 0.
Even if the voltage is reduced to 64, that is, 3.2 V, the electric charge at the sense input node Ni is not discharged.

【００６８】即ち、前記トランスファゲート制御回路40
が接続されている電源ノードの電位をＶcc、ビット線Ｂ
Ｌｉの容量Ｃb に対する隣接ビット線間の容量結合Ｃc
の割合を、前記トランスファゲート用ＭＯＳトランジス
タＱ11のゲート閾値電圧をＶth、上記トランスファゲー
ト用ＭＯＳトランジスタＱ11のゲートノードNGの電位を
Ｖg で表わした場合、ビット線ＢＬｉのプリチャージ電
位をＶccとした時、 Ｖcc−Ｖcc×Ｃc ／（Ｃb ＋Ｃc ）＋Ｖth ＞ Ｖg
＞ Ｖth の関係を満たすようにトランスファゲート用ＭＯＳトラ
ンジスタＱ11のゲートノードNGの電位Ｖg を制御するこ
とにより、所望の目的を達成できる。That is, the transfer gate control circuit 40
Is the potential of the power supply node connected to Vcc, the bit line B
Capacitance coupling Cc between adjacent bit lines to capacitance Cb of Li
When the gate threshold voltage of the transfer gate MOS transistor Q11 is Vth and the potential of the gate node NG of the transfer gate MOS transistor Q11 is Vg, the precharge potential of the bit line BLi is Vcc. , Vcc-Vcc × Cc / (Cb + Cc) + Vth> Vg
The desired object can be achieved by controlling the potential Vg of the gate node NG of the transfer gate MOS transistor Q11 so as to satisfy the relation of> Vth.

【００６９】さらに、隣接ビット線間の容量結合の割合
Ｃc ／（Ｃb ＋Ｃc ）の許容上限値を大きくするために
は、図６に示すトランスファゲート制御回路60のよう
に、それぞれドレイン・ゲート相互が接続された例えば
２個のＮＭＯＳトランジスタＱ13、Ｑ15を直列に接続す
ればよい（図４に示したトランスファゲート制御回路40
に、ドレイン・ゲート相互が接続されたＮＭＯＳトラン
ジスタＱ15をさらに追加したものに相当する）。Further, in order to increase the allowable upper limit value of the ratio Cc / (Cb + Cc) of the capacitive coupling between the adjacent bit lines, as shown in the transfer gate control circuit 60 shown in FIG. For example, two connected NMOS transistors Q13 and Q15 may be connected in series (the transfer gate control circuit 40 shown in FIG. 4).
Corresponds to the addition of an NMOS transistor Q15 whose drain and gate are connected to each other).

【００７０】この場合、Ｖcc＝５Ｖ、Ｖth13＝Ｖth11＝
０．９Ｖとすると、センス入力ノードNiの電位は、Ｖcc
−Ｖth13−Ｖth13−Ｖth11＝２．３Ｖ となるので、隣
接ビット線間の容量結合の割合が５４％である場合を仮
定し、ビット線ＢＬｉの電位がＶcc×（１−０．５４）
＝Ｖcc×０．４６、つまり、２．３Ｖに低下したとして
も、前記センス入力ノードNiの電荷が放電されることは
ない。In this case, Vcc = 5V, Vth13 = Vth11 =
Assuming 0.9V, the potential of the sense input node Ni is Vcc
Since −Vth13−Vth13−Vth11 = 2.3V, assuming that the ratio of capacitive coupling between adjacent bit lines is 54%, the potential of the bit line BLi is Vcc × (1−0.54).
= Vcc × 0.46, that is, even if the voltage is reduced to 2.3V, the electric charge at the sense input node Ni is not discharged.

【００７１】また、図４中のトランスファゲート制御用
のＮＭＯＳトランジスタＱ13の駆動能力を下げておけ
ば、前記ゲートノードNGの電位Ｖg は、ビット線ＢＬｉ
との間の容量Ｃ1 による結合によりＶcc／２程度に引き
下げられることが可能になるので、特に図６に示すよう
にトランスファゲート制御回路60を構成する必要はな
い。Further, if the driving capability of the transfer gate controlling NMOS transistor Q13 in FIG. 4 is lowered, the potential Vg of the gate node NG will be equal to the bit line BLi.
Since it is possible to reduce the voltage to about Vcc / 2 by coupling between the capacitor C1 and the capacitor C1, it is not necessary to configure the transfer gate control circuit 60 as shown in FIG.

【００７２】なお、図７に示すように、複数本（あるい
は全て）のビット線ＢＬi-1 、ＢＬｉ、ＢＬi+1 にそれ
ぞれ対応して接続されているトランスファゲート用ＭＯ
ＳトランジスタＱ11を、１個のトランスファゲート制御
回路40により共通に制御するようにしてもよい。As shown in FIG. 7, the transfer gate MOs connected to the plurality (or all) of the bit lines BLi-1, BLi, BLi + 1 respectively.
The S transistor Q11 may be commonly controlled by one transfer gate control circuit 40.

【００７３】図８は、第２実施例におけるビット線１本
分に対応するセンス・ラッチ回路、トランスファゲート
Ｑ11およびトランスファゲート制御回路40を取り出して
示している。この回路は、図１８に示した回路にトラン
スファゲートＱ11およびトランスファゲート制御回路40
が付加されることにより、ビット線間の容量結合に起因
する読み出しの誤動作を防止し得るように構成されてい
る。FIG. 8 shows the sense / latch circuit, the transfer gate Q11 and the transfer gate control circuit 40 corresponding to one bit line in the second embodiment. This circuit is similar to the circuit shown in FIG. 18 except that the transfer gate Q11 and the transfer gate control circuit 40 are provided.
Is added, it is possible to prevent erroneous read operation due to capacitive coupling between bit lines.

【００７４】即ち、図８の回路において、センス・ラッ
チ回路用のフリップフロップ回路1-ｉは、読み出し時、
書き込み時およびベリファイ読み出し時にオン状態であ
るノーマリーオン型のＰＭＯＳトランジスタＱp1がＣＭ
ＯＳ型のインバータ回路の電源側に挿入接続された第１
のインバータ回路81と、リセット信号RST により制御さ
れるＰＭＯＳトランジスタＱp2がＣＭＯＳ型のインバー
タ回路の電源側に挿入接続された第２のインバータ回路
82とが交差接続され、さらに、上記第１の回路81の入力
ノードと接地ノードとの間にリセット信号RST により制
御されるＮＭＯＳトランジスタＱn1が接続されている。That is, in the circuit of FIG. 8, the flip-flop circuit 1-i for the sense / latch circuit is
The normally-on type PMOS transistor Qp1, which is in the ON state at the time of writing and verify reading, is CM.
First connected to the power source side of the OS type inverter circuit
Second inverter circuit in which the inverter circuit 81 and the PMOS transistor Qp2 controlled by the reset signal RST are inserted and connected to the power supply side of the CMOS type inverter circuit.
82 is cross-connected, and further, an NMOS transistor Qn1 controlled by the reset signal RST is connected between the input node of the first circuit 81 and the ground node.

【００７５】Ｑ4 はビット線ＢＬｉと上記フリップフロ
ップ回路1-ｉの第１の記憶ノードとの間に挿入されたＮ
ＭＯＳトランジスタであり、そのゲートは制御信号ＴＲ
（読み出し時およびベリファイ読み出し時は接地電位で
ある）により駆動される。Ｑ7 およびＱ8 は上記フリッ
プフロップ回路1-ｉの第２の記憶ノードと接地ノードと
の間で直列に挿入された２個のＮＭＯＳトランジスタで
あり、このうちの一方のＮＭＯＳトランジスタＱ7 はゲ
ートに印加されるセンスイネーブル信号SEN により制御
され、他方のＮＭＯＳトランジスタＱ8 はビット線ＢＬ
ｉに接続されている。なお、Ｃ2 は上記ＮＭＯＳトラン
ジスタＱ8 のゲートと接地ノードとの間に接続された容
量（あるいは、寄生容量でもよい）である。Q4 is an N inserted between the bit line BLi and the first storage node of the flip-flop circuit 1-i.
It is a MOS transistor, the gate of which is a control signal TR
(It is at the ground potential during reading and verify reading). Q7 and Q8 are two NMOS transistors inserted in series between the second storage node of the flip-flop circuit 1-i and the ground node, and one of these NMOS transistors Q7 is applied to the gate. The other NMOS transistor Q8 is controlled by the sense enable signal SEN.
connected to i. C2 is a capacitance (or a parasitic capacitance) connected between the gate of the NMOS transistor Q8 and the ground node.

【００７６】さらに、前記ビット線ＢＬｉとこれに対応
するフリップフロップ回路1-ｉの強制反転制御用のトラ
ンジスタＱ8 のゲートとの間には、ＮＭＯＳトランジス
タＱ11からなるトランスファゲートが接続されている。
そして、電源ノードと上記トランスファゲート用のトラ
ンジスタＱ11のゲートとの間には、トランスファゲート
制御回路40が接続されている。Further, a transfer gate composed of an NMOS transistor Q11 is connected between the bit line BLi and the gate of the corresponding transistor Q8 for forced inversion control of the flip-flop circuit 1-i.
A transfer gate control circuit 40 is connected between the power supply node and the gate of the transfer gate transistor Q11.

【００７７】このトランスファゲート制御回路40は、例
えば、ドレイン・ゲート相互が接続されたＮＭＯＳトラ
ンジスタＱ13及びゲートに制御信号READが印加されるＰ
ＭＯＳトランジスタＱ14が並列に接続され、さらに、前
記トランスファゲート用のＮＭＯＳトランジスタＱ11の
ゲートとビット線側の一端ノード（ドレインあるいはソ
ース）との間に容量Ｃ1 が接続されている。なお、上記
容量Ｃ1 は、上記ＮＭＯＳトランジスタＱ11のゲートと
ビット線側の一端ノードとの間の寄生容量を用いてもよ
い。In the transfer gate control circuit 40, for example, a control signal READ is applied to an NMOS transistor Q13 whose drain and gate are connected to each other and a gate.
A MOS transistor Q14 is connected in parallel, and a capacitor C1 is connected between the gate of the transfer gate NMOS transistor Q11 and one end node (drain or source) on the bit line side. The capacitance C1 may be a parasitic capacitance between the gate of the NMOS transistor Q11 and one end node on the bit line side.

【００７８】図９は、図８の回路におけるメモリセルか
らのデータの読み出し時の動作波形の一例を示してい
る。上記構成の図８の回路において、まず、信号SEN が
“Ｌ”レベル（非活性状態）の期間に、信号READが一定
期間“Ｌ”レベルになり、トランスファゲート制御用の
ＰＭＯＳトランジスタＱ14がオンし、トランスファゲー
ト用のＮＭＯＳトランジスタ11のゲートノードNGが電源
電位Ｖccに充電される。この期間内に信号RST が一定期
間“Ｈ”レベル（活性状態）にされ、フリップフロップ
回路1-ｉの第１の記憶ノードが接地電位に設定される。
上記信号RST が“Ｌ”レベルになり、さらに、信号READ
が“Ｈ”レベル（非活性状態）になつた後、上記トラン
スファゲートの一端側に接続されているビット線ＢＬｉ
にメモリセルからデータが読み出され、さらに、信号SE
N が“Ｈ”レベル（活性状態）にされる。FIG. 9 shows an example of operation waveforms at the time of reading data from the memory cell in the circuit of FIG. In the circuit of FIG. 8 having the above configuration, first, while the signal SEN is at the "L" level (inactive state), the signal READ is at the "L" level for a certain period, and the transfer gate control PMOS transistor Q14 is turned on. , The gate node NG of the transfer gate NMOS transistor 11 is charged to the power supply potential Vcc. Within this period, the signal RST is set to the "H" level (active state) for a certain period, and the first storage node of the flip-flop circuit 1-i is set to the ground potential.
The signal RST goes to "L" level, and the signal READ
Of the bit line BLi connected to the one end side of the transfer gate after the voltage becomes "H" level (inactive state).
Data is read from the memory cell, and the signal SE
N is set to "H" level (active state).

【００７９】上記図８の回路においても、図５を参照し
て前述した図４の回路の回路の動作と同様の動作が行わ
れる。即ち、ビット線ＢＬｉにメモリセルから“０”デ
ータが読み出された時には、ビット線ＢＬｉの電位が低
下し、容量Ｃ1 による結合により前記ゲートノードNGの
電位も低下するが、ビット線間の結合容量比とトランジ
スタＱ13の作用とによりトランスファゲート用のＮＭＯ
ＳトランジスタＱ11はオフ状態にはなり得ずオン状態に
なり、トランスファゲートＱ11の他端側（強制反転制御
用のトランジスタＱ8 のゲート）の電位も０Ｖにまで低
下する。これに対して、ビット線ＢＬｉにメモリセルか
ら“１”データが読み出された時、ビット線間の容量結
合によりビット線ＢＬｉが放電されてその電位が低下し
ようとした場合、前記ゲートノードNGの電位はトランス
ファゲート制御回路40により制御され、トランスファゲ
ートＱ11の他端側（強制反転制御用のトランジスタＱ8
のゲート）の電位の低下が抑制され、強制反転制御用の
トランジスタＱ8 がオンになり、フリップフロップ回路
1-ｉが反転する。In the circuit of FIG. 8 described above, the same operation as that of the circuit of the circuit of FIG. 4 described above with reference to FIG. 5 is performed. That is, when "0" data is read from the memory cell to the bit line BLi, the potential of the bit line BLi decreases, and the potential of the gate node NG also decreases due to the coupling by the capacitance C1. NMO for transfer gate due to the capacity ratio and the action of transistor Q13
The S transistor Q11 cannot be turned off but is turned on, and the potential of the other end of the transfer gate Q11 (the gate of the transistor Q8 for forced inversion control) is also lowered to 0V. On the other hand, when "1" data is read from the memory cell to the bit line BLi, if the bit line BLi is discharged due to capacitive coupling between the bit lines and its potential is about to decrease, the gate node NG Is controlled by the transfer gate control circuit 40, and the other end of the transfer gate Q11 (transistor Q8 for forced inversion control)
The potential drop of the gate) is suppressed, the transistor Q8 for forced inversion control is turned on, and the flip-flop circuit
1-i is reversed.

【００８０】上記図８の回路において、さらに、隣接ビ
ット線間の容量結合の割合の許容上限値を大きくするた
めには、図６に示したトランスファゲート制御回路60の
ように、ドレイン・ゲート相互が接続されたＮＭＯＳト
ランジスタを例えば２個直列に接続すればよい（つま
り、図８に示したトランスファゲート制御回路40に、ド
レイン・ゲート相互が接続されたＮＭＯＳトランジスタ
をさらに１個追加すればよい）。In the circuit of FIG. 8 described above, in order to further increase the allowable upper limit value of the ratio of capacitive coupling between adjacent bit lines, as in the transfer gate control circuit 60 shown in FIG. For example, two NMOS transistors connected to each other may be connected in series (that is, one more NMOS transistor whose drain and gate are connected to each other may be added to the transfer gate control circuit 40 shown in FIG. 8). .

【００８１】なお、図１０に示すように、複数本（ある
いは全て）のビット線ＢＬi-1 、ＢＬｉ、ＢＬi+1 にそ
れぞれ対応して接続されているトランスファゲートＱ11
の複数個を、１個のトランスファゲート制御回路40によ
り共通に制御するようにしてもよい。As shown in FIG. 10, the transfer gate Q11 is connected to each of a plurality (or all) of the bit lines BLi-1, BLi, and BLi + 1.
A plurality of the above may be commonly controlled by one transfer gate control circuit 40.

【００８２】図１１は、図１のＥＥＰＲＯＭ10がビット
毎ベリファイ機能を内蔵するように構成した場合におけ
るメモリセルアレイ11におけるビット線１本分に対応す
る回路を取り出して示しており、ビット線間の容量結合
に起因する読み出しの誤動作を防止し、ビット毎ベリフ
ァイを正確に行い得るように、トランスファゲート用の
ＮＭＯＳトランジスタＱ11、Ｑ12を対応して制御するト
ランスファゲート制御回路111 、112 が付加されてい
る。FIG. 11 shows a circuit corresponding to one bit line in the memory cell array 11 in the case where the EEPROM 10 of FIG. 1 has a built-in bit-by-bit verify function. Transfer gate control circuits 111 and 112 for controlling the NMOS transistors Q11 and Q12 for transfer gates are added so as to prevent the read malfunction due to the coupling and to perform the verify for each bit accurately.

【００８３】図１１の回路において、ＢＬｉはビット
線、2-ｉはビット線ＢＬｉに接続されたＮＡＮＤ型メモ
リセル、Ｑ3 はプリチャージ信号φ1 に基づいてビット
線ＢＬｉを所定期間に充電するためのＰチャネルトラン
ジスタ、1-ｉはセンス回路・書き込みデータラッチ回路
の役割を有するフリップフロップ回路、Ｑ9 、Ｑ9 は上
記フリップフロップ回路1-ｉの各一対の記憶ノードと一
対の入／出力データ線ＩＯ、／ＩＯとの間にそれぞれ接
続されたカラムゲート、Ｑ5 およびＱ6 は電源ノードと
ビット線ＢＬｉとの間に直列に接続された帰還用のＮＭ
ＯＳトランジスタである。In the circuit of FIG. 11, BLi is a bit line, 2-i is a NAND type memory cell connected to the bit line BLi, and Q3 is for charging the bit line BLi in a predetermined period based on the precharge signal φ1. P-channel transistor, 1-i is a flip-flop circuit having a role of a sense circuit / write data latch circuit, Q9 and Q9 are a pair of storage nodes of the flip-flop circuit 1-i and a pair of input / output data lines IO, / IO is a column gate connected respectively to Q5 and Q6 are feedback NMs connected in series between the power supply node and the bit line BLi.
It is an OS transistor.

【００８４】上記フリップフロップ回路は、図４中に示
したフリップフロップ回路1-ｉと同様に構成されてお
り、第１のクロックド・インバータ回路IV1 及び第２の
クロックド・インバータ回路IV2 の互いの入力ノードと
出力ノードが交差接続されてなる。この場合、上記第１
のクロックド・インバータ回路IV1 は、センス動作制御
用の相補的な制御信号SEN 、/SENにより動作が制御さ
れ、上記第２のクロックド・インバータ回路IV2 はラッ
チ動作制御用の相補的な制御信号RLCH、/RLCH により動
作が制御されるものであり、第１のクロックド・インバ
ータ回路IV1 の入力ノード（センス入力ノード）が第１
の記憶ノードNiに相当し、第２のクロックド・インバー
タ回路IV2 の入力ノードが第２の記憶ノードに相当す
る。なお、Ｃ2は第１のクロックド・インバータ回路IV1
の入力ノードと接地ノードとの間に接続された容量
（あるいは、寄生容量でもよい）である。The above flip-flop circuit has the same structure as the flip-flop circuit 1-i shown in FIG. 4, and the first clocked inverter circuit IV1 and the second clocked inverter circuit IV2 are mutually connected. The input and output nodes of are cross-connected. In this case, the first
The operation of the clocked inverter circuit IV1 is controlled by complementary control signals SEN and / SEN for controlling the sense operation, and the second clocked inverter circuit IV2 is a complementary control signal for controlling the latch operation. The operation is controlled by RLCH and / RLCH, and the input node (sense input node) of the first clocked inverter circuit IV1 is the first
Storage node Ni, and the input node of the second clocked inverter circuit IV2 corresponds to the second storage node. C2 is the first clocked inverter circuit IV1
Is a capacitance (or may be a parasitic capacitance) connected between the input node and the ground node.

【００８５】さらに、前記ビット線ＢＬｉとこれに対応
するセンス回路1-ｉの第１の記憶ノードNiとの間には、
ＮＭＯＳトランジスタＱ11及びＰＭＯＳトランジスタＱ
12が並列に接続されてなるＣＭＯＳトランスファゲート
ＴＧが接続されている。Further, between the bit line BLi and the corresponding first storage node Ni of the sense circuit 1-i,
NMOS transistor Q11 and PMOS transistor Q
A CMOS transfer gate TG having 12 connected in parallel is connected.

【００８６】このＣＭＯＳトランスファゲートのＮＭＯ
ＳトランジスタＱ11のゲートには、第１のトランスファ
ゲート制御回路111 が接続され、上記ＣＭＯＳトランス
ファゲートのＰＭＯＳトランジスタＱ12のゲートには、
第２のトランスファゲート制御回路112 が接続されてい
る。NMO of this CMOS transfer gate
The first transfer gate control circuit 111 is connected to the gate of the S transistor Q11, and the gate of the PMOS transistor Q12 of the CMOS transfer gate is connected to
The second transfer gate control circuit 112 is connected.

【００８７】上記第１のトランスファゲート制御回路11
1 においては、電源ノードと上記トランスファゲート用
のＮＭＯＳトランジスタＱ11のゲートとの間に、ドレイ
ン・ゲート相互が接続されたＮＭＯＳトランジスタＱ1
3、ゲートに制御信号／READが印加されるＰＭＯＳトラ
ンジスタＱ16、ゲートに制御信号VFY が印加されるＰＭ
ＯＳトランジスタＱ17及びゲートに制御信号FBK が印加
されるＰＭＯＳトランジスタＱ18が直列に接続されてい
る。さらに、上記電源ノードと上記ＰＭＯＳトランジス
タＱ16のドレイン（ＰＭＯＳトランジスタＱ17のソース
との接続ノード）との間に、ゲートに制御信号READが印
加されるＰＭＯＳトランジスタＱ14が接続されている。
さらに、前記トランスファゲート用のＮＭＯＳトランジ
スタＱ11のゲートと接地ノードとの間に、ゲートに制御
信号VFY が印加されるＮＭＯＳトランジスタＱ19及びゲ
ートに制御信号FBK が印加されるＮＭＯＳトランジスタ
Ｑ20が並列に接続されている。さらに、上記トランスフ
ァゲート用のＮＭＯＳトランジスタＱ11のゲートとビッ
ト線側の一端ノード（ドレインあるいはソース）との間
に容量Ｃ11が接続されている。なお、上記容量Ｃ11は、
上記トランスファゲート用のＮＭＯＳトランジスタＱ11
のゲートとビット線側の一端ノードとの間の寄生容量を
用いてもよい。The first transfer gate control circuit 11
1, the NMOS transistor Q1 has a drain and a gate connected to each other between the power supply node and the gate of the transfer gate NMOS transistor Q11.
3, PMOS transistor Q16 whose control signal / READ is applied to its gate, PM whose control signal VFY is applied to its gate
An OS transistor Q17 and a PMOS transistor Q18 whose gate receives a control signal FBK are connected in series. Further, a PMOS transistor Q14 having a gate to which a control signal READ is applied is connected between the power supply node and the drain of the PMOS transistor Q16 (connection node with the source of the PMOS transistor Q17).
Further, an NMOS transistor Q19 having a control signal VFY applied to its gate and an NMOS transistor Q20 having a control signal FBK applied to its gate are connected in parallel between the gate of the transfer gate NMOS transistor Q11 and the ground node. ing. Further, a capacitor C11 is connected between the gate of the transfer gate NMOS transistor Q11 and one end node (drain or source) on the bit line side. The capacity C11 is
NMOS transistor Q11 for the transfer gate
Alternatively, the parasitic capacitance between the gate and the one end node on the bit line side may be used.

【００８８】上記第２のトランスファゲート制御回路11
2 においては、電源ノードと前記トランスファゲート用
のＰＭＯＳトランジスタＱ12のゲートとの間に、ゲート
に制御信号/READ が印加されるＰＭＯＳトランジスタＱ
21及びゲートに制御信号/VFYが印加されるＰＭＯＳトラ
ンジスタＱ22が並列に接続されている。さらに、上記ト
ランスファゲート用のＰＭＯＳトランジスタＱ12のゲー
トと接地ノードとの間に、ゲートに制御信号/VFYが印加
されるＮＭＯＳトランジスタＱ23、ゲートに制御信号/R
EAD が印加されるＮＭＯＳトランジスタＱ24及びゲート
に制御信号／ＦＢＫが印加されるＮＭＯＳトランジスタ
Ｑ２５が直列に接続されている。さらに、上記ＮＭＯＳ
トランジスタＱ25ドレイン（ＮＭＯＳトランジスタＱ24
のソースとの接続ノード）と接地ノードとの間に、ゲー
トに制御信号FBK が印加されるＮＭＯＳトランジスタＱ
26及びゲート・ドレイン相互が接続されたＰＭＯＳトラ
ンジスタＱ27が直列に接続されている。さらに、上記ト
ランスファゲート用のＰＭＯＳトランジスタＱ12のゲー
トとビット線側の一端ノード（ドレインあるいはソー
ス）との間に容量Ｃ12が接続されている。なお、上記容
量Ｃ12は、上記トランスファゲート用のＰＭＯＳトラン
ジスタＱ12のゲートとビット線側の一端ノードとの間の
寄生容量を用いてもよい。Second transfer gate control circuit 11
2, a PMOS transistor Q having a gate to which a control signal / READ is applied between the power supply node and the gate of the transfer gate PMOS transistor Q12.
A PMOS transistor Q22, to which the control signal / VFY is applied to the gate 21 and the gate, is connected in parallel. Further, between the gate of the transfer gate PMOS transistor Q12 and the ground node, an NMOS transistor Q23 to which a control signal / VFY is applied is applied to the gate, and a control signal / R is applied to the gate.
An NMOS transistor Q24 to which EAD is applied and an NMOS transistor Q25 to which a control signal / FBK is applied to the gate are connected in series. Furthermore, the above NMOS
Transistor Q25 drain (NMOS transistor Q24
NMOS transistor Q whose control signal FBK is applied to the gate between the connection node with the source of the) and the ground node.
26 and a PMOS transistor Q27 whose gate and drain are connected to each other are connected in series. Further, a capacitor C12 is connected between the gate of the transfer gate PMOS transistor Q12 and one end node (drain or source) on the bit line side. The capacitance C12 may be a parasitic capacitance between the gate of the transfer gate PMOS transistor Q12 and one end node on the bit line side.

【００８９】図１１に示した回路におけるオートベリフ
ァイ動作は、基本的には、図２１を参照して前述したオ
ートベリファイ動作とほぼ同様に行われるが、第１のト
ランスファゲート制御回路111 、第２のトランスファゲ
ート制御回路112 の動作に特徴があり、この動作につい
て図１２に示すタイミング波形図を参照しながら詳細に
説明する。The auto-verify operation in the circuit shown in FIG. 11 is basically performed in substantially the same manner as the auto-verify operation described above with reference to FIG. 21, except that the first transfer gate control circuit 111, the second transfer gate control circuit 111 The transfer gate control circuit 112 is characterized by its operation. This operation will be described in detail with reference to the timing waveform chart shown in FIG.

【００９０】信号VFY 、FBK 、READがそれぞれ“Ｌ”レ
ベルの期間に、カラム選択信号CSLが一定期間活性状態
になり、書き込みデータがフリップフロップ回路1-ｉに
設定され、この設定データがＣＭＯＳトランスファゲー
トＴＧによりビット線ＢＬｉに転送される。While the signals VFY, FBK, and READ are each at the "L" level, the column selection signal CSL is activated for a certain period of time, write data is set in the flip-flop circuit 1-i, and this set data is transferred by the CMOS transfer circuit. It is transferred to the bit line BLi by the gate TG.

【００９１】この時、第１のトランスファゲート制御回
路111 においては、ＰＭＯＳトランジスタＱ14、Ｑ17お
よびＱ18がそれぞれオン状態であり、ＰＭＯＳトランジ
スタＱ16およびＮＭＯＳトランジスタＱ19、Ｑ20はそれ
ぞれオフ状態であなり、トランスファゲート用のＮＭＯ
ＳトランジスタＱ11はゲートノードがプリチャージ電位
ＶGT、例えば９Ｖに充電され、オン状態である。また、
第２のトランスファゲート制御回路112 においては、Ｐ
ＭＯＳトランジスタＱ21、Ｑ22およびＮＭＯＳトランジ
スタＱ26がそれぞれオフ状態であなり、ＮＭＯＳトラン
ジスタＱ23、Ｑ24およびＱ25がそれぞれオン状態であな
り、トランスファゲート用のＰＭＯＳトランジスタＱ12
はゲートノードが接地電位になり、オン状態である。At this time, in the first transfer gate control circuit 111, the PMOS transistors Q14, Q17 and Q18 are in the ON state respectively, the PMOS transistor Q16 and the NMOS transistors Q19 and Q20 are in the OFF state respectively, and the transfer gate NMO for
The gate terminal of the S transistor Q11 is charged to the precharge potential VGT, for example, 9V, and is in the ON state. Also,
In the second transfer gate control circuit 112, P
The MOS transistors Q21, Q22 and the NMOS transistor Q26 are turned off, the NMOS transistors Q23, Q24, Q25 are turned on, and the transfer gate PMOS transistor Q12 is turned on.
Is in the on state because the gate node becomes the ground potential.

【００９２】この後、ワード線が一定期間書き込み電圧
にされ、ビット線ＢＬｉの書き込みデータに応じてメモ
リセル2-ｉに書き込みが行われる。この状態で、プリチ
ャージ用トランジスタＱ3 が一定期間オン状態に制御さ
れ、ビット線ＢＬｉが一定期間プリチャージされ、書き
込み禁止のための電位または書き込むための接地電位か
ら読み出しのためのプリチャージ電位となる。After that, the word line is set to the write voltage for a certain period, and the write operation is performed on the memory cell 2-i according to the write data on the bit line BLi. In this state, the precharging transistor Q3 is controlled to be on for a certain period of time, the bit line BLi is precharged for a certain period of time, and the potential for write inhibition or the ground potential for writing becomes the precharge potential for reading. .

【００９３】次に、上記書き込み後のベリファイのため
の読み出し期間に入り、信号READは“Ｌ”レベルのまま
になり、信号VFY は“Ｈ”レベルになる。これにより、
第１のトランスファゲート制御回路111 においては、Ｐ
ＭＯＳトランジスタＱ16およびＮＭＯＳトランジスタＱ
19がそれぞれオン状態に反転し、ＰＭＯＳトランジスタ
Ｑ14およびＱ17がそれぞれオフ状態に反転し、トランス
ファゲート用のＮＭＯＳトランジスタＱ11は、ゲートノ
ードが接地電位になり、オフ状態になっている。また、
第２のトランスファゲート制御回路112 においては、Ｎ
ＭＯＳトランジスタＱ21およびＱ22がそれぞれオフ状態
に反転し、ＰＭＯＳトランジスタＱ23およびＱ24がそれ
ぞれオン状態に反転し、トランスファゲート用のＰＭＯ
ＳトランジスタＱ12は、ゲートノードの電位がビット線
のプリチャージ電位よりも高い電位、例えば９Ｖに充電
され、オフ状態になっている。Next, in the read period for verifying after the writing, the signal READ remains at "L" level and the signal VFY becomes "H" level. This allows
In the first transfer gate control circuit 111, P
MOS transistor Q16 and NMOS transistor Q
19 is turned on, the PMOS transistors Q14 and Q17 are turned off, and the transfer gate NMOS transistor Q11 is turned off with its gate node at the ground potential. Also,
In the second transfer gate control circuit 112, N
The MOS transistors Q21 and Q22 are inverted to the off state, the PMOS transistors Q23 and Q24 are inverted to the on state, and the PMO for the transfer gate is inverted.
The S-transistor Q12 is in an off state by being charged to a potential of the gate node higher than the precharge potential of the bit line, for example, 9V.

【００９４】上記プリチャージの終了後、ワード線が一
定期間駆動され、上記トランスファゲートＴＧの一端側
に接続されているビット線ＢＬｉにメモリセル2-ｉから
データが読み出される。After completion of the precharge, the word line is driven for a certain period, and data is read from the memory cell 2-i to the bit line BLi connected to one end of the transfer gate TG.

【００９５】次に、上記ベリファイのための読み出し後
のビット線ＢＬｉに対する書き込みデータの再設定期間
に入り、制御信号VFY が“Ｌ”レベル、制御信号FBK が
“Ｈ”レベルになる。これにより、第１のトランスファ
ゲート制御回路111 においては、ＰＭＯＳトランジスタ
Ｑ18およびＮＭＯＳトランジスタＱ19がオフ状態に反転
し、ＰＭＯＳトランジスタＱ17およびＮＭＯＳトランジ
スタＱ20がオン状態に反転するので、トランスファゲー
ト用のＮＭＯＳトランジスタＱ11は、ゲートノードが接
地電位のままであり、オフ状態のままである。また、第
２のトランスファゲート制御回路112 においては、ＰＭ
ＯＳトランジスタＱ22およびＮＭＯＳトランジスタＱ25
がオフ状態に反転し、ＮＭＯＳトランジスタＱ23および
Ｑ26がオン状態に反転するが、ＮＭＯＳトランジスタＱ
24がオン状態のままであるので、トランスファゲート用
のＮＭＯＳトランジスタＱ11は、ゲートノードはＰＭＯ
Ｓトランジスタの閾値の絶対値程度の電位となる。Next, in the reset period of the write data for the bit line BLi after the read for the verification, the control signal VFY becomes "L" level and the control signal FBK becomes "H" level. As a result, in the first transfer gate control circuit 111, the PMOS transistor Q18 and the NMOS transistor Q19 are inverted to the off state, and the PMOS transistor Q17 and the NMOS transistor Q20 are inverted to the on state, so that the NMOS transistor Q11 for the transfer gate. , The gate node remains at the ground potential and remains in the off state. Further, in the second transfer gate control circuit 112, PM
OS transistor Q22 and NMOS transistor Q25
Is turned off and the NMOS transistors Q23 and Q26 are turned on, but the NMOS transistor Q
Since 24 remains in the ON state, the transfer gate NMOS transistor Q11 has a gate node PMO.
The potential is about the absolute value of the threshold value of the S transistor.

【００９６】この後、信号CON が一定期間“Ｈ”レベル
（活性状態）になり、帰還用トランジスタＱ6 が一定期
間オン状態に制御される。この時、第２のクロックドイ
ンバータ回路IV2 の出力ノードのレベルが“Ｈ”である
か“Ｌ”であるかに応じて帰還用のＮＭＯＳトランジス
タＱ5 がオンまたはオフになる。この場合、第２のクロ
ックドインバータ回路IV2 の出力ノードのレベルが
“Ｌ”になっていると、上記帰還用のＮＭＯＳトランジ
スタＱ5 はオフになり、ビット線ＢＬｉの電位は読み出
し後のレベルのままである。これに対して、第２のクロ
ックドインバータ回路IV2 の出力ノードのレベルが
“Ｈ”になっていると、上記帰還用のＮＭＯＳトランジ
スタＱ5 はオンになり、ビット線ＢＬｉは帰還用トラン
ジスタＱ5 およびＱ6 を経て供給される書き込みデータ
により“Ｈ”レベルに充電される（再設定される）。After that, the signal CON is kept at "H" level (active state) for a certain period, and the feedback transistor Q6 is controlled to be on for a certain period. At this time, the feedback NMOS transistor Q5 is turned on or off depending on whether the level of the output node of the second clocked inverter circuit IV2 is "H" or "L". In this case, when the level of the output node of the second clocked inverter circuit IV2 is "L", the feedback NMOS transistor Q5 is turned off, and the potential of the bit line BLi remains at the level after reading. Is. On the other hand, when the level of the output node of the second clocked inverter circuit IV2 is "H", the feedback NMOS transistor Q5 is turned on and the bit line BLi is fed back to the feedback transistors Q5 and Q6. It is charged (reset) to the "H" level by the write data supplied via the.

【００９７】この後、信号SEN 、SEP がそれぞれ活性状
態になった後、一定期間後に信号SEN が非活性状態にな
った後に信号SEP が非活性状態になることにより、フリ
ップフロップ回路1-ｉがビット線ＢＬｉの電位をセンス
してラッチする。After that, after the signals SEN and SEP are respectively activated, the signal SEN is deactivated after a certain period of time, and then the signal SEP is deactivated, so that the flip-flop circuit 1-i is activated. The potential of the bit line BLi is sensed and latched.

【００９８】この場合、メモリセルに電子が十分に注入
されていれば、ビット線ＢＬｉの電荷は放電されないの
で、ＰＭＯＳトランジスタＱ12を介して“Ｈ”レベルが
ノードNiに転送され、“Ｈ”レベルがセンスされる。メ
モリセルに電子が十分に注入されていなければ、ビット
線ＢＬｉの電荷は放電されるので“Ｌ”レベルがセンス
される。従って、書き込み終了後のメモリセルに電子が
十分に注入されていれば、第２のクロックドインバータ
回路IV2 の出力ノードのレベルが“Ｈ”になり、次に再
び書き込もうとしても書き込みが行われないので、過剰
な書き込み（オーバーライト）を禁止することになる。In this case, if the electrons are sufficiently injected into the memory cell, the charge on the bit line BLi is not discharged, so that the "H" level is transferred to the node Ni through the PMOS transistor Q12, and the "H" level is transferred. Is sensed. If the electrons are not sufficiently injected into the memory cell, the charge of the bit line BLi is discharged, and the "L" level is sensed. Therefore, if electrons are sufficiently injected into the memory cell after the writing is completed, the level of the output node of the second clocked inverter circuit IV2 becomes "H", and the writing is performed even if the next writing is attempted again. Since it does not exist, overwriting will be prohibited.

【００９９】上記したようなベリファイ動作における書
き込みデータを再設定する期間において、書き込みが未
だ完了していないセルに接続されているビット線ＢＬｉ
の電位は“Ｌ”レベルを保持しなければならないが、い
ま、上記ビット線ＢＬｉと他のビット線との容量結合に
より、上記ビット線ＢＬｉの電位が浮き上がった場合を
考える。During the period for resetting the write data in the verify operation as described above, the bit line BLi connected to the cell for which the writing has not been completed yet.
The potential of the bit line BLi must be maintained at the "L" level. Now, consider a case where the potential of the bit line BLi rises due to capacitive coupling between the bit line BLi and another bit line.

【０１００】この場合、ＣＭＯＳトランスファゲート用
のＮＭＯＳトランジスタＱ11のゲートノードの電位は、
ビット線ＢＬｉとの間の容量Ｃ11による結合により一瞬
浮き上がる。しかし、書き込みデータ再設定期間におい
て信号CON が一定期間“Ｈ”レベルになる期間は、前記
したように、トランスファゲート用のＮＭＯＳトランジ
スタＱ11のゲートノードの電位は第１のトランスファゲ
ート制御回路111 により接地電位にされている。このた
めに、上記ＮＭＯＳトランジスタＱ11はオフ状態を保
ち、トランスファゲート用のＰＭＯＳトランジスタＱ12
のゲートノードの電位のビット線ＢＬｉの電位による浮
き上がり程度では、上記ＰＭＯＳトランジスタＱ12はオ
ン状態とはならない。従って、フリップフロップ回路1-
ｉがビット線ＢＬｉの電位を誤ってセンスすることはな
く、ビット毎ベファイを正確に行うことが可能になる。In this case, the potential of the gate node of the NMOS transistor Q11 for CMOS transfer gate is
Due to the coupling with the bit line BLi by the capacitance C11, it floats for a moment. However, as described above, the potential of the gate node of the transfer gate NMOS transistor Q11 is grounded by the first transfer gate control circuit 111 during the period when the signal CON is at the “H” level for a certain period in the write data reset period. It is at the potential. For this reason, the NMOS transistor Q11 remains off, and the transfer gate PMOS transistor Q12 is used.
The PMOS transistor Q12 is not turned on when the potential of the gate node is raised by the potential of the bit line BLi. Therefore, the flip-flop circuit 1-
Since i does not erroneously sense the potential of the bit line BLi, it is possible to perform verification for each bit accurately.

【０１０１】また、第１のトランスファゲート制御回路
111 および第２のトランスファゲート制御回路112 は、
図４の回路におけるトランスファゲート制御回路40と同
様に、ビット線間の容量結合による読み出しの誤動作を
防止するように動作する。The first transfer gate control circuit
111 and the second transfer gate control circuit 112 are
Similar to the transfer gate control circuit 40 in the circuit of FIG. 4, it operates so as to prevent erroneous read operation due to capacitive coupling between bit lines.

【０１０２】なお、上記実施例では、前記トランスファ
ゲート用のＮＭＯＳトランジスタＱ11およびＰＭＯＳト
ランジスタＱ12に対応して第１のトランスファゲート制
御回路111 、第２のトランスファゲート制御回路112 を
示したが、これらの２個のトランスファゲート制御回路
111 、112 を複数あるいは全てのビット線ＢＬｉに対応
するトランスファゲート用のＮＭＯＳトランジスタＱ1
1、ＰＭＯＳトランジスタＱ12に対して共通に設けるよ
うにしてもよい。In the above embodiment, the first transfer gate control circuit 111 and the second transfer gate control circuit 112 are shown in correspondence with the transfer gate NMOS transistor Q11 and the PMOS transistor Q12. Two transfer gate control circuits
An NMOS transistor Q1 for transfer gate corresponding to a plurality of or all bit lines BLi
1, it may be commonly provided for the PMOS transistor Q12.

【０１０３】図１３は、図１１の回路の変形例を示して
おり、図１１の回路に対して、帰還用ＭＯＳトランジス
タとしてＰＭＯＳトランジスタＱ5a、Ｑ6aを用い、上記
ＰＭＯＳトランジスタＱ5aのゲートをフリップフロップ
回路1-ｉの第２の記憶ノードに接続し、前記ＰＭＯＳト
ランジスタＱ6aのゲートに反転信号/CONを与えるように
変更したものである。FIG. 13 shows a modification of the circuit of FIG. 11, in which PMOS transistors Q5a and Q6a are used as feedback MOS transistors in the circuit of FIG. 11, and the gate of the PMOS transistor Q5a is a flip-flop circuit. It is connected to the second storage node 1-i and is modified so as to apply the inverted signal / CON to the gate of the PMOS transistor Q6a.

【０１０４】図１４は、図１３に示した回路におけるオ
ートベリファイ動作を説明するために示すタイミング波
形図であり、この動作波形から分かるように、図１３の
回路も図１１の回路と同様の動作により同様の効果が得
られる。FIG. 14 is a timing waveform chart shown for explaining the auto-verify operation in the circuit shown in FIG. 13. As can be seen from this operation waveform, the circuit in FIG. 13 operates similarly to the circuit in FIG. The same effect can be obtained.

【０１０５】なお、上記各実施例において、トランスフ
ァゲート制御回路40、60、111 、112 は実施例で述べた
構成に限られるものではなく、制御の対象となるトラン
スファゲートの一端側に接続されているビット線にメモ
リセルから読み出された電位が隣接ビット線との容量結
合により変動しても、上記トランスファゲートの他端側
のセンス入力ノードでの電位変動量を抑制するように上
記トランスファゲートのゲート電極の電位を制御し得る
ように構成すればよい。例えば上記実施例で述べたよう
なトランスファゲートのゲート電極の電位変化に対応す
る制御信号を発生する制御信号発生回路を用いてもよ
い。In each of the above embodiments, the transfer gate control circuits 40, 60, 111 and 112 are not limited to the configurations described in the embodiments, and are connected to one end side of the transfer gate to be controlled. Even if the potential read from the memory cell on the existing bit line fluctuates due to capacitive coupling with the adjacent bit line, the transfer gate is controlled so as to suppress the potential fluctuation amount at the sense input node on the other end side of the transfer gate. It may be configured so that the potential of the gate electrode can be controlled. For example, the control signal generating circuit for generating a control signal corresponding to the potential change of the gate electrode of the transfer gate as described in the above embodiment may be used.

【０１０６】[0106]

【発明の効果】以上説明したように本発明によれば、複
数のメモリセルからそれぞれの記憶データを同時に複数
のビット線に読み出してセンス増幅してラッチする読み
出し方式を有する半導体記憶装置において、データの読
み出し時にビット線間の容量結合に起因する読み出しの
誤動作を防止することができる。As described above, according to the present invention, in a semiconductor memory device having a read system of simultaneously reading respective stored data from a plurality of memory cells to a plurality of bit lines, sense-amplifying and latching the data, It is possible to prevent erroneous read operation due to capacitive coupling between bit lines during read.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例に係る一括消去可能なＮ
ＡＮＤセル型のＥＥＰＲＯＭを示すブロック図。FIG. 1 is a block diagram illustrating an N that can be erased in a lump according to a first embodiment of the present invention.
FIG. 3 is a block diagram showing an AND cell type EEPROM.

【図２】図１中のメモリセルアレイの回路構成の一部を
示す回路図。FIG. 2 is a circuit diagram showing a part of the circuit configuration of the memory cell array in FIG.

【図３】図２中のメモリセルＭ1 〜Ｍ16に対するデータ
の読み出し、消去及び書き込み動作時における印加する
電圧を一覧表形式で示す図。FIG. 3 is a diagram showing a list of voltages to be applied during data read, erase, and write operations for the memory cells M1 to M16 in FIG.

【図４】図１中のメモリセルアレイのビット線１本分に
対応する回路を示す回路図。FIG. 4 is a circuit diagram showing a circuit corresponding to one bit line of the memory cell array in FIG.

【図５】図４の回路におけるメモリセルからのデータの
読み出し時の動作波形の一例を示す図。5 is a diagram showing an example of operation waveforms at the time of reading data from a memory cell in the circuit of FIG.

【図６】図４中のトランスファゲート制御回路の変形例
を示す回路図。6 is a circuit diagram showing a modified example of the transfer gate control circuit in FIG.

【図７】図４中のトランスファゲート制御回路により複
数個のＣＭＯＳトランスファゲートを共通に制御するよ
うに実施した例を示す回路図。7 is a circuit diagram showing an example in which a plurality of CMOS transfer gates are commonly controlled by the transfer gate control circuit in FIG.

【図８】本発明の第２実施例におけるビット線１本分に
対応する回路を示す回路図。FIG. 8 is a circuit diagram showing a circuit corresponding to one bit line in the second embodiment of the present invention.

【図９】図８の回路におけるメモリセルからのデータの
読み出し時の動作波形の一例を示す図。9 is a diagram showing an example of operation waveforms at the time of reading data from a memory cell in the circuit of FIG.

【図１０】図８中のトランスファゲート制御回路により
複数個のトランスファゲートを共通に制御するように実
施した例を示す回路図。10 is a circuit diagram showing an example in which a transfer gate control circuit in FIG. 8 is implemented so as to commonly control a plurality of transfer gates.

【図１１】図１のＥＥＰＲＯＭがビット毎ベリファイ機
能を内蔵するように構成した場合におけるメモリセルア
レイのビット線の１本分に対応する部分を取り出して示
す回路図。FIG. 11 is a circuit diagram showing a portion corresponding to one bit line of a memory cell array when the EEPROM of FIG. 1 is configured to have a bit-by-bit verify function built therein.

【図１２】図１１の回路を用いてオート・ベリファイを
行う際の動作例を示す波形図。FIG. 12 is a waveform diagram showing an operation example when performing auto verify using the circuit of FIG. 11.

【図１３】図１１の回路の変形例を示す回路図。FIG. 13 is a circuit diagram showing a modified example of the circuit of FIG.

【図１４】図１３の回路を用いてオート・ベリファイを
行う際の動作例を示す波形図。FIG. 14 is a waveform diagram showing an operation example when performing auto verify using the circuit of FIG.

【図１５】ＮＡＮＤセル型ＥＥＰＲＯＭのセルアレイの
一部およびこれに接続されているセンスアンプを示す回
路図。FIG. 15 is a circuit diagram showing a part of a cell array of a NAND cell type EEPROM and a sense amplifier connected thereto.

【図１６】図１５中のセンスアンプの一例を示す回路
図。16 is a circuit diagram showing an example of a sense amplifier in FIG.

【図１７】図１５のＥＥＰＲＯＭで図１６のセンスアン
プを使用した場合におけるデータの読み出し動作の一例
を示す波形図。17 is a waveform chart showing an example of a data read operation when the sense amplifier of FIG. 16 is used in the EEPROM of FIG.

【図１８】図１５中のセンスアンプの他の例を示す回路
図。FIG. 18 is a circuit diagram showing another example of the sense amplifier in FIG.

【図１９】図１５のＥＥＰＲＯＭのチップ内部でビット
毎ベリファイを自動的に実現するための一例を示す回路
図。FIG. 19 is a circuit diagram showing an example for automatically realizing bit-by-bit verification inside the chip of the EEPROM of FIG.

【図２０】図１９の回路を用いてオート・ベリファイを
行う際の動作の一例を示す波形図。20 is a waveform chart showing an example of an operation when performing auto verify using the circuit of FIG.

【図２１】図１９の回路中のビット線の１本分に対応す
る回路を取り出して示す回路図。FIG. 21 is a circuit diagram showing a circuit corresponding to one bit line in the circuit shown in FIG.

【符号の説明】[Explanation of symbols]

1-i …センス・ラッチ回路用のフリップフロップ回路、
2-i …ＮＡＮＤセル、40、111 、112 …トランスファゲ
ート制御回路、ＢＬｉ…ビット線、Ｑ11、Ｑ１２…トラ
ンスファゲート用ＭＯＳトランジスタ、Ｃ１ 、Ｃ11、
Ｃ12…容量。1-i ... Flip-flop circuit for sense / latch circuit,
2-i ... NAND cell, 40, 111, 112 ... Transfer gate control circuit, BLi ... Bit line, Q11, Q12 ... Transfer gate MOS transistor, C1, C11,
C12 ... capacity.

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 複数のビット線と、 上記各ビット線を所定のタイミングで充電するための充
電回路と、 前記複数のビット線にそれぞれ対応して設けられ、閾値
が第１の範囲及び第２の範囲をとることにより情報を記
憶するＭＯＳトランジスタからなり、対応する前記ビッ
ト線の電荷を所定期間に上記閾値に応じて放電するある
いは放電しないように制御される複数の不揮発性メモリ
セルと、 前記複数のビット線にそれぞれ対応して設けられ、対応
する前記ビット線の電位をセンスしてラッチする複数の
センス・ラッチ回路と、 上記各センス・ラッチ回路の動作を同時に制御するため
のセンス・ラッチ制御信号を供給する制御信号供給回路
と、 前記複数のビット線と対応する上記センス・ラッチ回路
の入力部との間にそれぞれ対応して接続された複数のト
ランスファゲート用ＭＯＳトランジスタと、 上記各トランスファゲート用ＭＯＳトランジスタのゲー
トノードの電位を制御するために設けられ、制御の対象
となる前記トランスファゲート用ＭＯＳトランジスタの
一端側に接続されている前記ビット線に前記メモリセル
から読み出された“Ｈ”レベルの電位が隣接ビット線と
の容量結合により低下した場合に上記トランスファゲー
ト用ＭＯＳトランジスタの他端側のセンス入力部での電
位低下量を抑制するように上記トランスファゲートのゲ
ートノードの電位を制御するトランスファゲート制御回
路とを具備することを特徴とする不揮発性半導体記憶装
置。1. A plurality of bit lines, a charging circuit for charging each of the bit lines at a predetermined timing, and thresholds provided corresponding to the plurality of bit lines, respectively, having a first range and a second range. A plurality of non-volatile memory cells each of which is configured to store information by setting a range of the above, and which is controlled so as to discharge or not to discharge the charge of the corresponding bit line according to the threshold value in a predetermined period; A plurality of sense latch circuits provided corresponding to a plurality of bit lines respectively for sensing and latching the potentials of the corresponding bit lines, and a sense latch for simultaneously controlling the operations of the sense latch circuits. Correspondingly connected between a control signal supply circuit for supplying a control signal and an input section of the sense latch circuit corresponding to the plurality of bit lines. A plurality of transfer gate MOS transistors, and the transfer gate MOS transistors that are provided to control the potentials of the gate nodes of the transfer gate MOS transistors and are connected to one end side of the transfer gate MOS transistors to be controlled. When the "H" level potential read from the memory cell on the bit line is lowered due to capacitive coupling with the adjacent bit line, the potential drop amount at the sense input portion on the other end side of the transfer gate MOS transistor is set. And a transfer gate control circuit for controlling the potential of the gate node of the transfer gate so as to suppress the non-volatile semiconductor memory device. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、 前記トランスファゲートは、ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタが並列に接続されてなるＣＭＯＳト
ランスファゲートであり、 前記トランスファゲート制御回路は、 電源ノードと上記ＣＭＯＳトランスファゲートのＮＭＯ
Ｓトランジスタのゲートとの間で互いに並列に接続さ
れ、ドレイン・ゲート相互が接続されたＮＭＯＳトラン
ジスタ及びゲートに制御信号が印加されるＰＭＯＳトラ
ンジスタと、 前記ＣＭＯＳトランスファゲートのＮＭＯＳトランジス
タのゲートとビット線側の一端ノードとの間に形成され
た容量とを具備することを特徴とする不揮発性半導体記
憶装置。2. The nonvolatile semiconductor memory device according to claim 1, wherein the transfer gate is an NMOS transistor and a P-type transistor.
A CMOS transfer gate in which MOS transistors are connected in parallel, wherein the transfer gate control circuit includes a power supply node and an NMO of the CMOS transfer gate.
An NMOS transistor connected in parallel to the gate of the S transistor and having a drain and a gate connected to each other, and a PMOS transistor to which a control signal is applied to the gate, and a gate of the NMOS transistor of the CMOS transfer gate and a bit line side. A non-volatile semiconductor memory device, comprising: a capacitor formed between the first end and a node. 【請求項３】 請求項１記載の不揮発性半導体記憶装置
において、 前記トランスファゲート制御回路は、ビット線の容量Ｃ
b に対する隣接ビット線間の容量結合Ｃc の割合をＣc
／（Ｃb ＋Ｃc ）、前記ビット線のプリチャージ電位を
Ｖbl、前記トランスファゲート用ＭＯＳトランジスタの
ゲート閾値電圧をＶth、前記トランスファゲート用ＭＯ
Ｓトランジスタのゲートノードの電位をＶg で表わした
場合、 Ｖbl−Ｖbl×Ｃc ／（Ｃb ＋Ｃc ）＋Ｖth ＞ Ｖg
＞ Ｖth の関係を満たすように前記トランスファゲート用ＭＯＳ
トランジスタのゲートノードの電位Ｖg を制御すること
を特徴とする不揮発性半導体記憶装置。3. The non-volatile semiconductor memory device according to claim 1, wherein the transfer gate control circuit comprises a bit line capacitance C.
Let Cc be the ratio of capacitive coupling Cc between adjacent bit lines to b.
/ (Cb + Cc), the precharge potential of the bit line is Vbl, the gate threshold voltage of the transfer gate MOS transistor is Vth, and the transfer gate MO is
When the potential of the gate node of the S transistor is represented by Vg, Vbl-Vbl * Cc / (Cb + Cc) + Vth> Vg
> The transfer gate MOS so as to satisfy the relationship of Vth
A nonvolatile semiconductor memory device characterized by controlling a potential Vg of a gate node of a transistor. 【請求項４】 請求項１記載の不揮発性半導体記憶装置
において、 前記トランスファゲート制御回路は、複数あるいは全て
の前記トランスファゲートに対して共通に設けられてい
ることを特徴とする不揮発性半導体記憶装置。4. The non-volatile semiconductor memory device according to claim 1, wherein the transfer gate control circuit is provided commonly to a plurality or all of the transfer gates. . 【請求項５】 請求項１記載の不揮発性半導体記憶装置
において、 前記不揮発性メモリセルは、電気的消去・再書き込み可
能なメモリセルであり、この不揮発性メモリセルは複数
個直列に接続されてＮＡＮＤセルを形成していることを
特徴とする不揮発性半導体記憶装置。5. The non-volatile semiconductor memory device according to claim 1, wherein the non-volatile memory cell is an electrically erasable / rewritable memory cell, and a plurality of the non-volatile memory cells are connected in series. A non-volatile semiconductor memory device characterized by forming a NAND cell. 【請求項６】 請求項３記載の不揮発性半導体記憶装置
において、 前記ビット線のプリチャージ電位は電源電位であること
を特徴とする不揮発性半導体記憶装置。6. The nonvolatile semiconductor memory device according to claim 3, wherein the precharge potential of the bit line is a power supply potential.