JPH07287941A - Clock generating device for digital data - Google Patents
Clock generating device for digital dataInfo
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- JPH07287941A JPH07287941A JP7838894A JP7838894A JPH07287941A JP H07287941 A JPH07287941 A JP H07287941A JP 7838894 A JP7838894 A JP 7838894A JP 7838894 A JP7838894 A JP 7838894A JP H07287941 A JPH07287941 A JP H07287941A
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、映像情報の同期信号に
同期したデジタルデータ用のクロックを発生する、例え
ば映画フィルムにデジタル的に記録したオーディオデー
タの再生を行う映画フィルムのオーディオデータ再生装
置等に用いて好適なデジタルデータ用クロック発生装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an audio data reproducing apparatus for a movie film for generating a clock for digital data synchronized with a synchronizing signal of video information, for example, reproducing audio data digitally recorded on a movie film. The present invention relates to a clock generator for digital data suitable for use in, for example, the like.
【０００２】[0002]
【従来の技術】従来の映画フィルムは、該フィルムの略
々中央部に映像記録領域がコマ状に配設されており、こ
の映像記録領域の両脇にフィルム巻き取り用のフィルム
巻き取り孔（パーフォレーション）が設けられている。
また、上記映像記録領域と何れか一方のパーフォレーシ
ョンとの間に、該フィルムの巻き取り方向に沿って直線
的にアナログサウンドトラックが設けられており、この
アナログサウンドトラックにオーディオ信号がアナログ
記録されるようになっていた。2. Description of the Related Art In a conventional motion picture film, a video recording area is arranged in a frame shape at a substantially central portion of the film, and film winding holes for film winding are provided on both sides of the video recording area. Perforation) is provided.
Further, an analog sound track is linearly provided along the winding direction of the film between the video recording area and either one of the perforations, and an analog audio track is recorded on the analog sound track. It was like this.
【０００３】しかし、近年におけるデジタル技術の発達
にともない、上記オーディオ情報をデジタル記録する動
きがでてきた。上記映像記録領域やアナログサウンドト
ラック等の記録位置は、アメリカにおける映画及びテレ
ビジョン技術者の協会であるＳＭＰＴ（Sciety Motion
Picture and Television Engneers ）により規格化され
ているため、上記デジタル化したオーディオ情報（オー
ディオデータ）は、上記映像記録領域やアナログサウン
ドトラック等の記録位置以外の位置に記録する必要があ
る。However, with the development of digital technology in recent years, there has been a movement to digitally record the above audio information. The recording positions of the video recording area and the analog sound track are SMPT (Sciety Motion) which is an association of movie and television engineers in the United States.
Since it is standardized by Picture and Television Engneers, it is necessary to record the digitized audio information (audio data) at a position other than the recording position such as the video recording area or the analog sound track.
【０００４】このため、従来は、例えば上記各パーフォ
レーションと映画フィルムの各エッジとの間をそれぞれ
右チャンネル用のデジタルサウンドトラック及び左チャ
ンネル用のデジタルサウンドトラックとし、この各デジ
タルサウンドトラックに、右チャンネル用のオーディオ
データ及び左チャンネル用のオーディオデータを、それ
ぞれ映画フィルムの進行方向に沿って記録するようにし
ていた。For this reason, conventionally, for example, a digital sound track for the right channel and a digital sound track for the left channel are provided between each of the above-mentioned perforations and each edge of the motion picture film. Audio data for the left channel and audio data for the left channel are recorded along the moving direction of the motion picture film.
【０００５】具体的には、上記オーディオデータは、所
定のブロック毎に誤り訂正符号が付加されて記録され、
各ブロックの先頭には、フィルムの進行方向に対して直
交する方向に同期データが記録される。Specifically, the audio data is recorded with an error correction code added for each predetermined block,
At the beginning of each block, synchronization data is recorded in the direction orthogonal to the film traveling direction.
【０００６】ここで、このようなオーディオデータの再
生を行う場合、上記映像信号に同期してオーディオデー
タの再生を行う必要があり、該オーディオデータは、例
えば映像情報の水平同期信号に同期して再生されるが、
上記映像情報の映像方式には、いわゆるＮＴＳＣ方式や
ＰＡＬ方式等のように異なる映像方式が存在する。従っ
て、これらの映像方式に対応したデジタルデータ用クロ
ックを形成する必要がある。Here, when reproducing such audio data, it is necessary to reproduce the audio data in synchronization with the video signal, and the audio data is synchronized with, for example, the horizontal synchronizing signal of the video information. Will be played,
There are different video systems such as the so-called NTSC system and PAL system as the video system of the video information. Therefore, it is necessary to form a digital data clock corresponding to these video systems.
【０００７】従来の映画フィルムのオーディオデータ再
生装置は、図６に示すように同期分離回路５１，ハーフ
Ｈリジェクタ５２，第１のフェーズ・ロックド・ループ
（ＰＬＬ）回路５２及び第２のＰＬＬ回路５４からなる
デジタルデータ用クロック発生装置を有している。As shown in FIG. 6, a conventional motion picture film audio data reproducing apparatus includes a sync separation circuit 51, a half H rejector 52, a first phase locked loop (PLL) circuit 52 and a second PLL circuit 54. And a clock generator for digital data.
【０００８】この図６において、映画フィルムに記録さ
れた映像情報及びオーディオデータの再生が開始される
と、入力端子５０を介して例えばＮＴＳＣ方式或いはＰ
ＡＬ方式の複合映像データが同期分離回路５１に供給さ
れる。In FIG. 6, when reproduction of video information and audio data recorded on a motion picture film is started, for example, NTSC system or P
The composite video data of the AL system is supplied to the sync separation circuit 51.
【０００９】上記同期分離回路５１は、上記複合映像デ
ータから垂直同期信号及び水平同期信号を抽出し、これ
らをハーフＨリジェクタ５２の位相比較回路５５に供給
する。The sync separation circuit 51 extracts a vertical sync signal and a horizontal sync signal from the composite video data and supplies them to the phase comparison circuit 55 of the half H rejector 52.
【００１０】上記ハーフＨリジェクタ５２は、垂直同期
区間内に挿入されている、水平同期信号の１／２の周期
を有する同期信号であるハーフＨ信号を取り除くための
ものであり、その複合映像信号がＮＴＳＣ方式の場合は
入力端子６０を介して供給される切り換えパルスにより
選択端子５９ｃで被選択端子５９ａを選択するように、
また、その複合映像信号がＰＡＬ方式の場合は上記切り
換えパルスにより選択端子５９ｃで被選択端子５９ｂを
選択するように切り換えスイッチ５９が切り換え制御さ
れる。The half H rejector 52 is for removing a half H signal which is a sync signal having a cycle of 1/2 of the horizontal sync signal, which is inserted in the vertical sync section, and its composite video signal. In the case of the NTSC system, the selection terminal 59c selects the selected terminal 59a by the switching pulse supplied through the input terminal 60.
Further, when the composite video signal is of the PAL system, the changeover switch 59 is switched and controlled so that the selection terminal 59c selects the selected terminal 59b by the above-mentioned switching pulse.
【００１１】上記切り換えスイッチ５９の被選択端子５
９ａには、後に説明するシンクジェネレータ５６からの
駆動電圧によりＮＴＳＣ方式の上記ハーフＨ信号を除去
するための１４．３１８ＭＨｚのパルスを出力する第１
の電圧可変型発振器（第１のＶＣＯ）５７からの該パル
スが供給されており、被選択端子５９ｂには、上記シン
クジェネレータ５６からの駆動電圧によりＰＡＬ方式の
上記ハーフＨ信号を除去するための１４．１８７５ＭＨ
ｚのパルスを出力する第２のＶＣＯ５８からの該パルス
が供給されている。Selected terminal 5 of the changeover switch 59
9a outputs a pulse of 14.318 MHz for removing the half H signal of the NTSC system by the drive voltage from the sync generator 56 described later.
The pulse is supplied from the variable voltage oscillator (first VCO) 57, and the selected terminal 59b is for removing the half H signal of the PAL system by the drive voltage from the sync generator 56. 14.875MH
The pulse from the second VCO 58 which outputs the pulse of z is supplied.
【００１２】このため、上記ＮＴＳＣ方式の複合映像信
号が供給された場合は、上記第１のＶＣＯ５７からの１
４．３１８ＭＨｚのパルスが上記切り換えスイッチ５９
を介して上記位相比較器５５及びシンクジェネレータ５
６に供給され、上記ＰＡＬ方式の複合映像信号が供給さ
れた場合は、上記第２のＶＣＯ５８からの１４．１８７
５ＭＨｚのパルスが上記切り換えスイッチ５９を介して
上記位相比較器５５及びシンクジェネレータ５６に供給
される。For this reason, when the composite video signal of the NTSC system is supplied, 1 from the first VCO 57 is supplied.
A pulse of 4.318 MHz is generated by the changeover switch 59.
Via the phase comparator 55 and the sync generator 5
6 and the composite video signal of the PAL system is supplied, 14.187 from the second VCO 58.
A 5 MHz pulse is supplied to the phase comparator 55 and the sync generator 56 via the changeover switch 59.
【００１３】上記位相比較器５５は、上記同期分離回路
５１から供給される水平同期信号の位相と、上記第１の
ＶＣＯ５７から切り換えスイッチ５９を介して供給され
る上記ＮＴＳＣ用の１４．３１８ＭＨｚのパルスの位
相、或いは、第２のＶＣＯ５８から切り換えスイッチ５
９を介して供給されるＰＡＬ用の上記１４．１８７５Ｍ
Ｈｚのパルスとの位相を比較し、この比較出力をシンク
ジェネレータ５６に供給する。The phase comparator 55 has a phase of the horizontal sync signal supplied from the sync separation circuit 51 and a pulse of NTSC 14.318 MHz supplied from the first VCO 57 via a changeover switch 59. Phase, or the changeover switch 5 from the second VCO 58
14.1875M above for PAL supplied via 9
The phase with the pulse of Hz is compared, and this comparison output is supplied to the sync generator 56.
【００１４】上記シンクジェネレータ５６は、上記比較
出力に基づいて上記ハーフＨ信号を除去した水平同期信
号ｆH を形成して第１のＰＬＬ回路５３の１／５分周器
６１に供給するとともに、積分回路７４を介して上記各
ＶＣＯ５７，５８を発振駆動する。The sync generator 56 forms a horizontal synchronizing signal f H from which the half H signal has been removed based on the comparison output, and supplies the horizontal synchronizing signal f H to the 1/5 frequency divider 61 of the first PLL circuit 53. The VCOs 57 and 58 are driven to oscillate through the integrating circuit 74.
【００１５】上記１／５分周器６１は、上記水平同期信
号ｆH を５分周し、これを比較器６２に供給する。The ⅕ frequency divider 61 frequency-divides the horizontal synchronizing signal f H by 5 and supplies it to the comparator 62.
【００１６】ここで、上記第１のＰＬＬ回路５３の第３
のＶＣＯ６３は、上記比較器６２からの比較出力に応じ
て１４．４ＭＨｚのパルスを形成して出力するようにな
っている。この１４．４ＭＨｚのパルスは、常用される
４４．１ＫＨｚのオーディオデータのサンプリングパル
スを形成することができるのみならず、 １４．４ＭＨｚ÷７５＝５１２×４８ＫＨｚ÷１２８ の関係により、４８．０ＫＨｚのオーディオデータのサ
ンプリングパルスをも形成することができるため、常用
される周波数である。Here, the third PLL circuit 53 has a third circuit.
The VCO 63 is configured to form and output a 14.4 MHz pulse according to the comparison output from the comparator 62. This 14.4 MHz pulse can not only form a sampling pulse of 44.1 KHz audio data that is commonly used, but also the 48.0 KHz audio due to the relationship of 14.4 MHz ÷ 75 = 512 × 48 KHz ÷ 128. It is a commonly used frequency because it can also form a sampling pulse of data.
【００１７】上記第３のＶＣＯ６３で形成された上記１
４．４ＭＨｚのパルスは、１／３２分周器６４に供給さ
れるとともに、後に説明する第２のＰＬＬ回路５４の１
／１２５分周器６９に供給される。The above-mentioned 1 formed by the above-mentioned third VCO 63
The 4.4 MHz pulse is supplied to the 1/32 frequency divider 64, and at the same time, the 1 of the second PLL circuit 54 described later is used.
It is supplied to the / 125 frequency divider 69.
【００１８】上記１／３２分周器６４は、上記１４．４
ＭＨｚのパルスを３２分周し、これをＮＴＳＣ用として
設けられている１／１４３分周器６５に供給するととも
に、ＰＡＬ用として設けられている１／１４４分周器６
６に供給する。The 1/32 frequency divider 64 includes the 14.4 frequency divider.
The frequency of the MHz pulse is divided by 32, which is supplied to the 1/143 frequency divider 65 provided for NTSC and the 1/144 frequency divider 6 provided for PAL.
Supply to 6.
【００１９】上記１／１４３分周器６５は、上記３２分
周されたパルスをさらに１４３分周することにより、Ｎ
ＴＳＣ用の比較パルスを形成し、これを切り換えスイッ
チ６７の被選択端子６７ａに供給する。また、上記１／
１４４分周器６６は、上記３２分周されたパルスをさら
に１４４分周することにより、ＰＡＬ用の比較パルスを
形成し、これを切り換えスイッチ６７の被選択端子６７
ｂに供給する。The 1/143 frequency divider 65 further divides the 32 frequency-divided pulse by 143 to obtain N pulses.
A comparison pulse for TSC is formed and supplied to the selected terminal 67a of the changeover switch 67. Also, the above 1 /
The 144 frequency divider 66 further divides the above 32 frequency-divided pulse by 144 to form a comparison pulse for PAL, which is selected terminal 67 of the changeover switch 67.
supply to b.
【００２０】上記切り換えスイッチ６７は、入力端子６
８を介して供給される切り換えパルスにより、上記入力
端子５０を介して供給される映像情報が、ＮＴＳＣ方式
の場合、選択端子６７ｃにより被選択端子６７ａを選択
するように、また、上記映像情報がＰＡＬ方式の場合、
選択端子６７ｃにより被選択端子６７ｂを選択するよう
に切り換え制御される。The changeover switch 67 has the input terminal 6
In the case where the video information supplied via the input terminal 50 is the NTSC system, the selection terminal 67c selects the selected terminal 67a in accordance with the switching pulse supplied via the input terminal 50. In case of PAL system,
Switching is controlled by the selection terminal 67c so as to select the selected terminal 67b.
【００２１】このため、上記入力端子５０を介してＮＴ
ＳＣ方式の複合映像信号が供給された場合は、上記１４
３分周されたＮＴＳＣ用の比較パルスが上記切り換えス
イッチ６７を介して上記比較器６２に供給され、上記入
力端子５０を介してＰＡＬ方式の複合映像信号が供給さ
れた場合は、上記１４４分周されたＰＡＬ用の比較パル
スが上記切り換えスイッチ６７を介して上記比較器６２
に供給されることとなる。Therefore, the NT is connected through the input terminal 50.
If an SC composite video signal is supplied, the above 14
When the NTSC comparison pulse divided by 3 is supplied to the comparator 62 via the changeover switch 67 and the PAL system composite video signal is supplied via the input terminal 50, the division by 144 is performed. The PAL comparison pulse thus generated is transferred to the comparator 62 via the change-over switch 67.
Will be supplied to.
【００２２】上記比較器６２は、上記１／５分周回路６
１により５分周された水平同期信号ｆH の位相と、上記
ＮＴＳＣ用の比較パルスの位相或いは上記ＰＡＬ用の比
較パルスの位相とを比較し、この比較出力を積分回路７
５を介して上記第３のＶＣＯ６３に供給する。The comparator 62 includes the 1/5 frequency divider circuit 6
The phase of the horizontal synchronizing signal f H divided by 5 is compared with the phase of the comparison pulse for the NTSC or the phase of the comparison pulse for the PAL, and the comparison output is integrated circuit 7
It is supplied to the third VCO 63 via No. 5.
【００２３】上記第３のＶＣＯ６３は、上記比較出力に
基づいて上記１４．４ＭＨｚのパルスを形成し、これを
上記１／３２分周器６４に供給するとともに、第２のＰ
ＬＬ回路５４の１／１２５分周器６９に供給する。The third VCO 63 forms the 14.4 MHz pulse based on the comparison output, supplies the pulse to the 1/32 frequency divider 64, and the second PCO 63.
The signal is supplied to the 1/125 frequency divider 69 of the LL circuit 54.
【００２４】上記１／１２５分周器６９は、上記１４．
４ＭＨｚのパルスを１２５分周し、これを比較器７０に
供給する。The 1/125 frequency divider 69 corresponds to the above 14.
The 4 MHz pulse is divided by 125 and supplied to the comparator 70.
【００２５】この第２のＰＬＬ回路５４は、第４のＶＣ
Ｏ７１から、上記オーディオデータのサンプリングクロ
ック（デジタルデータ用クロック）である４４．１ＫＨ
ｚのサンプリングクロックｆｓの５１２倍の周波数のク
ロックをシステムクロック（５１２ｆｓ）として出力す
るようになっており、このシステムクロックは、１／１
９６分周器７２に供給される。This second PLL circuit 54 has a fourth VC
From O71, the sampling clock of the above audio data (digital data clock) is 44.1 KH
A clock having a frequency 512 times the sampling clock fs of z is output as a system clock (512fs). This system clock is 1/1
It is supplied to the 96 frequency divider 72.
【００２６】上記１／１９６分周器７２は、上記システ
ムクロックを１９６分周して比較パルスを形成し、これ
を上記比較器７０に供給する。The 1/196 divider 72 divides the system clock by 196 to form a comparison pulse, and supplies this to the comparator 70.
【００２７】上記比較器７０は、上記１４．４ＭＨｚの
パルスを１２５分周したパルスの位相と、上記比較パル
スの位相とを比較して上記システムクロックを形成し、
これを上記１／１９６分周器７２に帰還するとともに、
出力端子７３を介して図示しないオーディオデータ処理
回路等に供給する。The comparator 70 compares the phase of the pulse obtained by dividing the 14.4 MHz pulse by 125 with the phase of the comparison pulse to form the system clock,
This is fed back to the 1/196 frequency divider 72, and
It is supplied to an audio data processing circuit (not shown) or the like via the output terminal 73.
【００２８】これにより、上記オーディオデータ処理回
路は、上記ＮＴＳＣ方式の複合映像信号或いはＰＡＬ方
式の複合映像信号の各水平同期信号に同期した上記シス
テムクロックを用いて、オーディオデータのサンプリン
グ処理等を行うことができる。As a result, the audio data processing circuit performs audio data sampling processing and the like using the system clock synchronized with each horizontal synchronizing signal of the NTSC composite video signal or the PAL composite video signal. be able to.
【００２９】[0029]
【発明が解決しようとする課題】しかし、上述の映画フ
ィルムのオーディオデータ再生装置に設けられている従
来のデジタルデータ用クロック発生装置は、ハーフＨリ
ジェクタ５２の第１のＶＣＯ５７及び第２のＶＣＯ５８
において、ハーフＨ信号を除去するためのＮＴＳＣ用の
パルス（１４．３１８ＭＨｚ）と、ＰＡＬ用のパルス
（１４．１８７５ＭＨｚ）との２種類のパルスを用意
し、これらを、上記入力端子５０を介して供給される映
像情報の映像方式に応じて切り換えるようにしていた。However, the conventional digital data clock generator provided in the audio data reproducing apparatus for motion picture film described above has the first VCO 57 and the second VCO 58 of the half H rejector 52.
In the above, two kinds of pulses, that is, a pulse for NTSC (14.318 MHz) for removing the half H signal and a pulse for PAL (14.1875 MHz) are prepared, and these are input through the input terminal 50. The switching was performed according to the video system of the supplied video information.
【００３０】このため、異なる映像方式に対応可能なデ
ジタルデータ用クロック発生装置を形成するのに、ＶＣ
Ｏの数及び切り換えスイッチの数が多くなり、回路構成
が複雑化してコスト高となる問題があった。Therefore, in order to form a clock generator for digital data which can support different video systems, VC
There has been a problem that the number of O's and the number of change-over switches are increased, the circuit configuration is complicated, and the cost is increased.
【００３１】本発明は上述の問題点に鑑みてなされたも
のであり、異なる映像方式に対応してデジタルデータ用
クロックを形成することができるうえ、部品点数の削減
及び構成の簡略化を通じてローコスト化を図ることがで
きるようなデジタルデータ用クロック発生装置の提供を
目的とする。The present invention has been made in view of the above-mentioned problems, and it is possible to form a digital data clock corresponding to different video systems, and to reduce the cost by reducing the number of parts and simplifying the configuration. It is an object of the present invention to provide a clock generator for digital data that can achieve the above.
【００３２】[0032]
【課題を解決するための手段】本発明に係るデジタルデ
ータ用クロック発生装置は、それぞれ異なる映像方式の
第１の複合映像信号及び第２の複合映像信号が供給さ
れ、この各映像方式の複合映像信号から水平同期信号を
抽出して出力する水平同期信号抽出手段を有する。A clock generator for digital data according to the present invention is supplied with a first composite video signal and a second composite video signal of different video systems, respectively. It has a horizontal synchronization signal extraction means for extracting the horizontal synchronization signal from the signal and outputting it.
【００３３】また、上記供給される複合映像信号に応じ
て、発振手段から出力されるクロックの分周比を切り換
え、この分周したクロックと、上記供給された複合映像
信号の水平同期信号を所定分周したクロックとを比較
し、この比較結果に基づいて上記発振手段を駆動して、
上記各複合映像信号の各水平同期信号の周波数のＮ倍の
上記クロックを形成して出力するフェーズ・ロックド・
ループ構成のクロック形成手段を有する。Further, the division ratio of the clock output from the oscillating means is switched according to the supplied composite video signal, and the divided clock and the horizontal synchronizing signal of the supplied composite video signal are predetermined. The divided clock is compared, and the oscillation means is driven based on the comparison result.
A phase-locked circuit that forms and outputs the clock of N times the frequency of each horizontal synchronizing signal of each composite video signal.
The clock forming means has a loop configuration.
【００３４】また、上記クロック形成手段からのクロッ
クに基づいて、デジタルデータ用クロックの整数倍の関
係にあるシステムクロックを形成して出力するフェーズ
・ロックド・ループ構成のシステムクロック形成手段を
有する。そして、上記水平同期信号抽出手段は、上記ク
ロック形成手段からのクロックに基づいて、上記同期信
号抽出手段により抽出された同期信号から、水平同期信
号を抽出して出力する。Further, it has a system clock forming means of a phase locked loop structure for forming and outputting a system clock having an integer multiple of the digital data clock based on the clock from the clock forming means. Then, the horizontal synchronizing signal extracting means extracts a horizontal synchronizing signal from the synchronizing signal extracted by the synchronizing signal extracting means based on the clock from the clock forming means and outputs the horizontal synchronizing signal.
【００３５】また、本発明に係るデジタルデータ用クロ
ック発生装置は、上記同期信号抽出手段からの同期信号
に基づいて、その複合映像信号が上記第１の複合映像信
号であるか上記第２の複合映像信号であるかを検出し、
これにより検出された複合映像信号に対応するように、
上記クロック形成手段の分周比を切り換え制御する分周
比制御手段を有する。In the digital data clock generator according to the present invention, the composite video signal is the first composite video signal or the second composite video signal based on the sync signal from the sync signal extracting means. Detects whether it is a video signal,
In order to correspond to the composite video signal detected by this,
There is provided a frequency division ratio control means for switching and controlling the frequency division ratio of the clock forming means.
【００３６】[0036]
【作用】本発明に係るデジタルデータ用クロック発生装
置は、それぞれ異なる映像方式の第１の複合映像信号
（例えば、ＮＴＳＣ方式の複合映像信号）或いは第２の
複合映像信号（例えば、ＰＡＬ方式の複合映像信号）が
水平同期信号抽出手段に供給される。The digital data clock generator according to the present invention is provided with a first composite video signal (for example, NTSC composite video signal) or a second composite video signal (for example, PAL composite video signal) of different video systems. The video signal) is supplied to the horizontal synchronizing signal extracting means.
【００３７】上記水平同期信号抽出手段は、以下に説明
するクロック形成手段からの、例えば１４．４ＭＨｚの
クロックに基づいて、上記各複合映像信号から水平同期
信号を抽出し、これをクロック形成手段に供給する。The horizontal synchronizing signal extracting means extracts a horizontal synchronizing signal from each of the composite video signals on the basis of a clock of 14.4 MHz, for example, from the clock forming means described below, and outputs this to the clock forming means. Supply.
【００３８】上記クロック形成手段はフェーズ・ロック
ド・ループ構成となっており、上記各複合映像信号の各
水平同期信号の周波数のＮ倍の、例えば１４．４ＭＨｚ
のクロックを形成して出力するようになっている。この
１４．４ＭＨｚという周波数は、オーディオデータのサ
ンプリングパルスとして用いられる４４．１ＫＨｚのサ
ンプリングパルス或いは４８ＫＨｚのサンプリングパル
スを簡単に形成することができるため、常用される周波
数である。The clock forming means has a phase-locked loop structure, and is N times the frequency of each horizontal synchronizing signal of each composite video signal, for example, 14.4 MHz.
The clock is generated and output. The frequency of 14.4 MHz is a commonly used frequency because a 44.1 KHz sampling pulse or a 48 KHz sampling pulse used as a sampling pulse of audio data can be easily formed.
【００３９】すなわち、上記クロック形成手段は、当該
デジタルデータ用クロック発生装置に供給されるＮＴＳ
Ｃ方式の複合映像信号或いはＰＡＬ方式の複合映像信号
に応じて、発振手段から出力される上記１４．４ＭＨｚ
のクロックの分周比を切り換えられるようになってお
り、この分周されたクロックと、上記水平同期信号抽出
手段からの水平同期信号を所定分周したクロックとを比
較し、この比較結果に基づいて上記発振手段を駆動し
て、上記１４．４ＭＨｚのクロックを形成する。この１
４．４ＭＨｚのクロックは、上記水平同期信号抽出手段
に供給されるとともに、システムクロック形成手段に供
給される。That is, the clock forming means supplies the NTS supplied to the clock generator for digital data.
The 14.4 MHz output from the oscillating means in response to the C-system composite video signal or the PAL-system composite video signal.
The frequency division ratio of the clock can be switched. The divided clock is compared with the clock obtained by dividing the horizontal synchronizing signal from the horizontal synchronizing signal extracting means by a predetermined frequency, and based on the comparison result. And drives the oscillating means to form the 14.4 MHz clock. This one
The 4.4 MHz clock is supplied to the horizontal synchronizing signal extracting means and the system clock forming means.
【００４０】上記水平同期信号抽出手段は、上述のよう
に上記１４．４ＭＨｚのクロックに基づいて、上記各複
合映像信号から水平同期信号を抽出し、これをクロック
形成手段に供給するが、通常、水平同期信号を抽出する
際に用いられるクロックの周波数は、ＮＴＳＣ方式の複
合映像信号の場合１４．３１８ＭＨｚ，ＰＡＬ方式の複
合映像信号の場合１４．１８７５ＭＨｚである。The horizontal synchronizing signal extracting means extracts the horizontal synchronizing signal from each of the composite video signals on the basis of the 14.4 MHz clock as described above, and supplies this to the clock forming means. The frequency of the clock used when extracting the horizontal synchronizing signal is 14.318 MHz for the NTSC composite video signal and 14.875 MHz for the PAL composite video signal.
【００４１】上記ＮＴＳＣの場合の１４．３１８ＭＨｚ
の周波数は、上記１４．４ＭＨｚのクロックの９９．４
％に相当し、また、ＰＡＬ方式の場合の１４．１８７５
ＭＨｚの周波数は、上記１４．４ＭＨｚのクロックの９
８．５％に相当し、これら３つの周波数は近似してい
る。14.318 MHz in the case of the above NTSC
Frequency is 99.4 of the above 14.4 MHz clock.
%, And 14.1875 in the case of the PAL system
The frequency of MHz is 9 of the above 14.4 MHz clock.
Corresponding to 8.5%, these three frequencies are similar.
【００４２】このため、上記水平同期信号抽出手段にお
いて、水平同期信号を抽出するために１４．４ＭＨｚの
クロックを用いても、なんら問題なく、垂直同期信号及
びハーフＨ信号を除去して水平同期信号のみを抽出する
ことができる。Therefore, even if the horizontal synchronizing signal extracting means uses the 14.4 MHz clock to extract the horizontal synchronizing signal, the vertical synchronizing signal and the half H signal are removed without any problem. Only can be extracted.
【００４３】従って、上記水平同期信号抽出手段で水平
同期信号を抽出する際に、上記クロック形成手段により
形成されるクロックを用いることにより、水平同期信号
抽出手段に設ける、各映像方式に応じた正確なクロック
を出力するための各発振手段、及び、該各発振手段から
のクロックを切り換える切り換え手段を省略することが
でき、この部品点数の削減を通じて該水平同期信号抽出
手段の構成を簡略化することができる。また、当該デジ
タルデータ用クロック発生装置の全体的な構成を簡略化
することができローコスト化を図ることができる。Therefore, when the horizontal synchronizing signal is extracted by the horizontal synchronizing signal extracting means, the clock formed by the clock forming means is used, so that the horizontal synchronizing signal extracting means is provided with accurate accuracy according to each video system. It is possible to omit each oscillating means for outputting various clocks and a switching means for switching the clock from each oscillating means, and simplify the configuration of the horizontal synchronizing signal extracting means by reducing the number of parts. You can In addition, the overall configuration of the digital data clock generator can be simplified and the cost can be reduced.
【００４４】このように上記クロック形成手段で形成さ
れた上記１４．４ＭＨｚのクロックは、上記システムク
ロック形成手段にも供給される。上記システムクロック
形成手段も、フェーズ・ロックド・ループ構成となって
おり、上記１４．４ＭＨｚのクロックに基づいて、デジ
タルデータ用クロックを例えば５１２倍したシステムク
ロックを形成して出力する。The 14.4 MHz clock thus formed by the clock forming means is also supplied to the system clock forming means. The system clock forming means also has a phase-locked loop configuration, and forms and outputs a system clock that is 512 times the digital data clock, for example, based on the 14.4 MHz clock.
【００４５】すなわち、上記システムクロック形成手段
は、例えば発振手段から４４．１ＫＨｚのデジタルデー
タ用クロック（ｆｓ）を５１２倍したシステムクロック
（５１２ｆｓ）を出力するようになっている。すなわ
ち、上記システムクロック形成手段は、上記１４．４Ｍ
Ｈｚのクロックが供給されると、これを例えば１２５分
周するとともに、上記システムクロックを１９６分周す
る。そして、この各分周クロックどおしを比較し、この
比較結果に応じて上記発振手段を駆動し上記システムク
ロックを形成して出力する。That is, the system clock forming means outputs the system clock (512fs), which is 512 times the digital data clock (fs) of 44.1kHz from the oscillating means. That is, the system clock forming means is the 14.4M.
When the clock of Hz is supplied, it is divided by 125, for example, and the system clock is divided by 196. Then, the frequency-divided clocks are compared with each other, and the oscillation means is driven to form and output the system clock according to the comparison result.
【００４６】このように、当該デジタルデータ用クロッ
ク発生装置は、供給される複合映像信号の映像方式が異
なっていても、これに対応して正確なシステムクロック
を形成して出力することができる。As described above, the digital data clock generator can form and output an accurate system clock corresponding to different video systems of the supplied composite video signal.
【００４７】次に、本発明に係るデジタルデータ用クロ
ック発生装置は、分周比制御手段が、上記同期信号抽出
手段からの同期信号に基づいて、その複合映像信号が、
例えばＮＴＳＣ方式であるかＰＡＬ方式であるかを検出
し、これにより検出された複合映像信号に対応するよう
に、上記クロック形成手段の分周比を切り換え制御す
る。Next, in the clock generator for digital data according to the present invention, the frequency division ratio control means, based on the sync signal from the sync signal extraction means, outputs the composite video signal.
For example, the NTSC system or the PAL system is detected, and the division ratio of the clock forming means is switched and controlled so as to correspond to the detected composite video signal.
【００４８】これにより、上記クロック形成手段の分周
比を自動的に切り換え制御することができ、当該デジタ
ルデータ用クロック発生装置の全自動化を図ることがで
きる。Thus, the frequency division ratio of the clock forming means can be automatically switched and controlled, and the digital data clock generator can be fully automated.
【００４９】[0049]
【実施例】以下、本発明に係るデジタルデータ用クロッ
ク発生装置の好ましい実施例について図面を参照しなが
ら詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of a clock generator for digital data according to the present invention will now be described in detail with reference to the drawings.
【００５０】本発明に係るデジタルデータ用クロック発
生装置は、例えば映画フィルムにデジタル的に記録され
たオーディオデータを、上記映画フィルムに記録された
映像情報を再生する際の、例えばいわゆるＮＴＳＣ方式
及びＰＡＬ方式の各水平同期信号に同期して再生する映
画フィルムのオーディオデータ再生装置に適用すること
ができる。The clock generator for digital data according to the present invention reproduces, for example, the audio data digitally recorded on a movie film from the video information recorded on the movie film, for example, the so-called NTSC system and PAL. The present invention can be applied to an audio data reproducing device of a movie film which reproduces in synchronization with each horizontal synchronizing signal of the system.
【００５１】この実施例に係るデジタルデータ用クロッ
ク発生装置は、図１に示すように上記ＮＴＳＣ方式の複
合映像信号或いはＰＡＬ方式の複合映像信号から水平同
期信号及び垂直同期信号を抽出する同期分離回路１と、
上記垂直同期信号内に挿入されている、水平同期信号の
１／２の周波数を有する同期信号（ハーフＨ信号）を、
後に説明する第１のフェーズ・ロックド・ループ回路
（第１のＰＬＬ回路）３からの１４．４ＭＨｚのクロッ
クに基づいて除去するハーフＨリジェクタ２と、上記ハ
ーフＨリジェクタ２によりハーフＨ信号が除去された水
平同期信号ｆH に基づいて、上記１４．４ＭＨｚのクロ
ックを形成する第１のＰＬＬ回路３とを有している。The clock generator for digital data according to this embodiment is a sync separation circuit for extracting a horizontal sync signal and a vertical sync signal from the composite video signal of the NTSC system or the composite video signal of the PAL system as shown in FIG. 1 and
A sync signal (half H signal) having a frequency of 1/2 of the horizontal sync signal, which is inserted in the vertical sync signal,
A half H rejector 2 that is removed based on a 14.4 MHz clock from a first phase-locked loop circuit (first PLL circuit) 3 described later, and a half H signal is removed by the half H rejector 2. And a first PLL circuit 3 that forms the 14.4 MHz clock based on the horizontal synchronizing signal f H.
【００５２】また、上記デジタルデータ用クロック発生
装置は、上記同期分離回路１からの水平同期信号，垂直
同期信号及び上記ハーフＨリジェクタ２からの水平同期
信号ｆH に基づいて、その複合映像信号がＮＴＳＣ方式
の複合映像信号であるかＰＡＬ方式の複合映像信号であ
るかを検出し、この検出結果に応じた切り換えパルスを
形成して、上記第１のＰＬＬ回路３に供給する切り換え
パルス形成回路４と、上記１４．４ＭＨｚのパルスか
ら、オーディオデータのサンプリング等を行う例えば４
４．１ＫＨｚのデジタルデータ用クロック（ｆｓ）に対
して５１２倍の関係にあるシステムクロック（５１２ｆ
ｓ）を形成する第２のＰＬＬ回路５とを有している。Further, the digital data clock generator produces a composite video signal based on the horizontal synchronizing signal and the vertical synchronizing signal from the sync separation circuit 1 and the horizontal synchronizing signal f H from the half H rejector 2. A switching pulse forming circuit 4 which detects whether it is an NTSC composite video signal or a PAL composite video signal, forms a switching pulse according to the detection result, and supplies the switching pulse to the first PLL circuit 3. And sampling the audio data from the above 14.4 MHz pulse, for example, 4
The system clock (512f) which is 512 times as large as the 4.1KHz digital data clock (fs)
s) and the second PLL circuit 5 which forms
【００５３】図２において、上記映画フィルム３０の略
々中央部には、映像記録領域３１がコマ状に設けられて
いる。また、上記映画フィルム３０には、上記映像記録
領域３１を挟むようにして右パーフォレーション３２
Ｒ，左パーフォレーション３２Ｌが設けられており、例
えば上記映像記録領域３１と右パーフォレーション３２
Ｒとの間に、該映画フィルム３０の進行方向に沿って、
右チャンネル用及び左チャンネル用のアナログサウンド
トラック３３Ｒ，３３Ｌが設けられている。In FIG. 2, a video recording area 31 is provided in a frame shape at a substantially central portion of the motion picture film 30. Further, in the motion picture film 30, the right perforation 32 is provided so as to sandwich the video recording area 31.
R and left perforations 32L are provided. For example, the video recording area 31 and the right perforations 32 are provided.
Between R and the moving direction of the motion picture film 30,
Analog sound tracks 33R and 33L for the right channel and the left channel are provided.
【００５４】また、上記右パーフォレーション３２Ｒと
映画フィルム３０の右エッジ３０Ｒとの間、及び、上記
左パーフォレーション３２Ｌと映画フィルム３０の左エ
ッジ３０Ｌとの間には、それぞれ、該映画フィルム３０
の進行方向にそって右チャンネル用及び左チャンネル用
のデジタルサウンドトラック３４Ｒ，３４Ｌが設けられ
ており、この各デジタルサウンドトラック３４Ｒ，３４
Ｌにデジタル的にオーディオデータが記録されるように
なっている。Further, between the right perforation 32R and the right edge 30R of the motion picture film 30, and between the left perforation 32L and the left edge 30L of the motion picture film 30, the motion picture film 30 is respectively provided.
Right-channel digital sound tracks 34R and 34L left-channel digital sound tracks 34L are provided along the traveling direction of each of the digital sound tracks 34R and 34L.
Audio data is digitally recorded in L.
【００５５】具体的には、上記各チャンネル用のオーデ
ィオデータは、図３に示すようにフィルムの進行方向に
沿って２００トラック（２５バイト），フィルムの進行
方向に直交する方向に６４ドットで形成される１ブロッ
ク単位で記録されるようになっている。この１ブロック
のオーディオデータの先頭には、先頭データ４０が記録
されるようになっており、この先頭データに続いて、い
わゆるＣ１パリティ，Ｃ２パリティの付加されたオーデ
ィオデータが記録されるようになっている。Specifically, as shown in FIG. 3, the audio data for each channel is formed with 200 tracks (25 bytes) along the film advancing direction and 64 dots in the direction orthogonal to the film advancing direction. The data is recorded in units of one block. The head data 40 is recorded at the head of the audio data of one block, and the audio data to which so-called C1 parity and C2 parity are added is recorded following the head data. ing.
【００５６】また、上記各デジタルサウンドトラック３
４Ｒ，３４Ｌの両脇には、それぞれデジタルサウンドト
ラックの記録領域であることを識別できるように、黒帯
状の識別ライン４５ａ，４５ｂが記録されている。ま
た、左チャンネル用のデジタルサウンドトラック３４Ｌ
の場合は図３に示すように左エッジ側に、右チャンネル
用のデジタルサウンドトラック３４Ｌの場合は右エッジ
側に、それぞれ横（フィルムの進行方向と直交する方
向）２ドット，縦（フィルムの進行方向）１ドットの白
黒の繰り返しパターンであるトラッキングパターン４４
ａ，４４ｂが、該フィルムの進行方向に沿って２列に亘
って且つ千鳥状となるように記録されている。なお、上
記各トラッキングパターン４４ａ，４４ｂは、オーディ
オデータ４３の延長線上に、白ドット及び黒ドットの境
目が位置するように記録されている。In addition, each of the above digital sound tracks 3
Black strip-shaped identification lines 45a and 45b are recorded on both sides of 4R and 34L so as to identify the recording areas of the digital sound tracks. Also, the left channel digital sound track 34L
In the case of, the left edge side as shown in FIG. 3, and in the case of the digital sound track 34L for the right channel, to the right edge side, 2 dots horizontally (direction orthogonal to the film advancing direction), vertically (film advancing) Direction) Tracking pattern 44, which is a 1-dot black-and-white repeating pattern
a and 44b are recorded in a zigzag pattern in two rows along the moving direction of the film. The tracking patterns 44a and 44b are recorded such that the boundary between white dots and black dots is located on the extension line of the audio data 43.
【００５７】上記先頭データ４０としては、図４に示す
ように、横３ドット，縦３ドットの白黒の繰り返しパタ
ーンである同期データ４１と、縦２ドット，横２ドット
の白黒の繰り返しパターンが２列に亘って且つ千鳥状と
なるように形成された傾斜検出パターン４２と、そのブ
ロックのブロック番号等が記録されるブロック識別デー
タ（ブロックＩＤ）４６とが記録されている。As the head data 40, as shown in FIG. 4, the synchronous data 41 which is a black and white repeating pattern of horizontal 3 dots and vertical 3 dots and the black and white repeating pattern of vertical 2 dots and horizontal 2 dots are 2 Inclination detection patterns 42 formed in a zigzag pattern across the columns and block identification data (block ID) 46 in which the block numbers of the blocks are recorded are recorded.
【００５８】次に、このような構成を有する本実施例に
係るデジタルデータ用クロック発生装置の動作説明をす
る。Next, the operation of the digital data clock generator according to this embodiment having such a configuration will be described.
【００５９】まず、上記映画フィルムに記録されている
映像情報，オーディオデータ等の再生が開始されると、
図１に示す入力端子２０を介して、上記映画フィルムに
記録された映像情報に応じたＮＴＳＣ方式の複合映像信
号或いはＰＡＬ方式の複合映像信号が同期分離回路１に
供給される。First, when the reproduction of the video information, audio data, etc. recorded on the motion picture film is started,
An NTSC composite video signal or a PAL composite video signal corresponding to the video information recorded on the motion picture film is supplied to the sync separation circuit 1 through the input terminal 20 shown in FIG.
【００６０】上記同期分離回路１は、上記複合映像信号
から垂直同期信号及び水平同期信号を抽出し、これらを
上記ハーフＨリジェクタ２及び切り換え制御回路４に供
給する。The sync separation circuit 1 extracts a vertical sync signal and a horizontal sync signal from the composite video signal and supplies them to the half H rejector 2 and the switching control circuit 4.
【００６１】上記ハーフＨリジェクタ２は、後に説明す
る第１のＰＬＬ回路３からの１４．４ＭＨｚのクロック
に基づいて、垂直同期信号及び垂直同期区間内に挿入さ
れているハーフＨ信号を除去して水平同期信号ｆH のみ
を抽出し、これを第１のＰＬＬ回路３内の１／５分周器
８に供給する。The half H rejector 2 removes the vertical synchronizing signal and the half H signal inserted in the vertical synchronizing section based on the 14.4 MHz clock from the first PLL circuit 3 described later. Only the horizontal synchronizing signal f H is extracted and supplied to the 1/5 frequency divider 8 in the first PLL circuit 3.
【００６２】上記１／５分周器８は、上記水平同期信号
ｆH を５分周し、これを比較器９に供給する。The 1/5 frequency divider 8 frequency-divides the horizontal synchronizing signal f H by 5 and supplies it to the comparator 9.
【００６３】この第１のＰＬＬ回路３は、第１の電圧可
変型発振器（第１のＶＣＯ）１０を上記比較器９からの
比較出力に応じて発振駆動することにより、１４．４Ｍ
Ｈｚのクロックを形成して出力するようになっている。
この１４．４ＭＨｚのクロックは、１／３２分周器１１
により３２分周され、１／１４３分周器１２及び１／１
４４分周器１３にそれぞれ供給される。The first PLL circuit 3 drives the first voltage variable oscillator (first VCO) 10 to oscillate according to the comparison output from the comparator 9 to obtain 14.4M.
A clock of Hz is formed and output.
This 14.4 MHz clock is a 1/32 frequency divider 11
Divided by 32 by 1/143 divider 12 and 1/1
It is supplied to each of the 44 frequency dividers 13.
【００６４】上記１／１４３分周器１２は、ＮＴＳＣ用
の分周器であり、上記３２分周された１４．４ＭＨｚの
クロックをさらに１４３分周することにより、ＮＴＳＣ
用の比較クロックを形成し、これを切り換えスイッチ１
４の被選択端子１４ａに供給する。また、上記１／１４
４分周器１３は、ＰＡＬ用の分周器であり、上記３２分
周された１４．４ＭＨｚのクロックをさらに１４４分周
することにより、ＰＡＬ用の比較クロックを形成し、こ
れを切り換えスイッチ１４の被選択端子１４ｂに供給す
る。The 1/143 frequency divider 12 is a frequency divider for NTSC, and further divides the 14.4 MHz clock, which has been divided by 32, by 143 to obtain NTSC.
Form a comparison clock, and change it to switch 1
4 to the selected terminals 14a. Also, the above 1/14
The divide-by-four frequency divider 13 is a divider for PAL, and further divides the 14.4 MHz clock divided by 32 into 144 to form a comparison clock for PAL, and the changeover switch 14 To the selected terminal 14b.
【００６５】上記切り換えスイッチ１４は、後に説明す
る切り換え制御回路４により、上記入力端子２０に供給
された複合映像信号の映像方式に応じて自動的に切り換
え制御されるようになっており、上記ＮＴＳＣ用の比較
クロック、或いは、ＰＡＬ用の比較クロックを上記比較
器９に供給する。The changeover switch 14 is automatically controlled by the changeover control circuit 4 described later in accordance with the image system of the composite image signal supplied to the input terminal 20. The comparison clock for PAL or the comparison clock for PAL is supplied to the comparator 9.
【００６６】上記比較器９は、上記１／５分周器８から
供給される５分周された水平同期信号ｆH と、上記切り
換えスイッチ１４を介して供給されるＮＴＳＣ用の比較
クロック或いはＰＡＬ用の比較クロックとを比較し、こ
の比較出力を積分回路２２を介して上記第１のＶＣＯ１
０に供給する。The comparator 9 supplies the horizontal synchronizing signal f H divided by 5 supplied from the 1/5 divider 8 and the NTSC comparison clock or PAL supplied via the changeover switch 14. And a comparison output for the first VCO 1 via the integration circuit 22.
Supply to 0.
【００６７】上記第１のＶＣＯ１０は、上記比較出力に
基づいて、上記１４．４ＭＨｚのクロックを形成し、こ
れを上記ハーフＨリジェクタ２の１／６８８分周器２
ｃ，上記１／３２分周器１１に供給するとともに、第１
のＰＬＬ回路５の１／１２５分周器１６及び切り換え制
御回路４のカウンタ４ｃに供給する。The first VCO 10 forms the 14.4 MHz clock based on the comparison output, and outputs the 14.4 MHz clock to the 1/688 frequency divider 2 of the half H rejector 2.
c, while supplying to the above 1/32 frequency divider 11,
It is supplied to the 1/125 frequency divider 16 of the PLL circuit 5 and the counter 4c of the switching control circuit 4.
【００６８】ここで、１４．４ＭＨｚという周波数は、
オーディオデータのサンプリングパルスとして用いられ
る４４．１ＫＨｚのサンプリングパルス或いは４８ＫＨ
ｚのサンプリングパルスを簡単に形成することができる
ため、常用される周波数である。Here, the frequency of 14.4 MHz is
44.1KHz sampling pulse or 48KH used as audio data sampling pulse
This is a commonly used frequency because the z sampling pulse can be easily formed.
【００６９】これに対して、上記ハーフＨリジェクタ２
で各映像方式に対応して正確に水平同期信号ｆH を抽出
しようとすると、ＮＴＳＣ方式用として１４．３１８Ｍ
Ｈｚの発振器が、また、ＰＡＬ方式用として１４．１８
７５ＭＨｚの発振器がそれぞれ必要となる。On the other hand, the half H rejector 2
When trying to accurately extract the horizontal synchronizing signal f H corresponding to each video system, it is 14.318M for the NTSC system.
Hz oscillator is also 14.18 for the PAL system.
A 75 MHz oscillator is required for each.
【００７０】しかし、上記ＮＴＳＣ方式の水平同期信号
ｆH を抽出するのに必要な１４．３１８ＭＨｚの周波数
は上記１４．４ＭＨｚのクロックの９９．４％に値し、
また、ＰＡＬ方式の水平同期信号ｆH を抽出するのに必
要な１４．１８７５ＭＨｚの周波数は、上記１４．４Ｍ
Ｈｚのクロックに対して９８．５％に値し、この３つの
周波数は近似している。However, the frequency of 14.318 MHz required to extract the horizontal synchronizing signal f H of the NTSC system is 99.4% of the clock of 14.4 MHz,
In addition, the frequency of 14.1875 MHz required for extracting the horizontal synchronizing signal f H of the PAL system is 14.4 M above.
It is worth 98.5% for a clock of Hz and these three frequencies are close.
【００７１】従って、上記ハーフＨリジェクタ２におい
て、上記ＮＴＳＣ用及びＰＡＬ用のクロックを特別用意
しなくとも、上記第１のＰＬＬ３で形成される１４．４
ＭＨｚのクロックで各方式の複合映像信号からハーフＨ
信号を除去した水平同期信号ｆH の形成を可能とするこ
とができる。Therefore, in the half H rejector 2, 14.4 is formed by the first PLL 3 without special preparation of the clocks for NTSC and PAL.
Half H from composite video signal of each system with MHz clock
It is possible to form the horizontal synchronizing signal f H without the signal.
【００７２】具体的には、上記同期分離回路１で抽出さ
れた、図５（ａ）に示すような垂直同期信号及び水平同
期信号は、ハーフＨリジェクタ２の立ち下がり検出回路
２ａに供給される。上記立ち下がり検出回路２ａは、上
記各同期信号の立ち下がりエッジを検出し、図５（ｂ）
に示すような立ち下がり検出パルスをＡＮＤゲート２ｂ
に供給する。Specifically, the vertical synchronizing signal and the horizontal synchronizing signal as shown in FIG. 5A extracted by the sync separation circuit 1 are supplied to the fall detection circuit 2a of the half H rejector 2. . The falling edge detection circuit 2a detects the falling edge of each of the sync signals, and then, as shown in FIG.
The fall detection pulse as shown in FIG.
Supply to.
【００７３】一方、１／６８８分周器２ｃは、上記第１
のＰＬＬ回路３により形成された１４．４ＭＨｚのクロ
ックを６８８カウントする。上記１４．４ＭＨｚのクロ
ックをカウントしてＮＴＳＣ方式の複合映像信号から水
平同期信号ｆH のみを抽出する場合、そのカウント数は
６８６カウント必要であり、上記ＰＡＬ方式の複合映像
信号から水平同期信号ｆH のみを抽出する場合、そのカ
ウント数は６９１カウント必要である。On the other hand, the 1/688 frequency divider 2c includes the first
The 14.4 MHz clock generated by the PLL circuit 3 is counted 688. When only the horizontal synchronizing signal f H is extracted from the NTSC composite video signal by counting the 14.4 MHz clock, the count number must be 686, and the PAL composite video signal from the horizontal sync signal f H must be counted. When extracting only H, 691 counts are required.
【００７４】しかし、実際のカウント数を、上記６８６
カウント（ＮＴＳＣ方式）と６９１カウント（ＰＡＬ方
式）との間をとって６８８カウントとしても、ＮＴＳＣ
方式のカウント数と実際に行うカウント数との誤差は−
０．３％程度であり、ＰＡＬ方式のカウント数と実際に
行うカウント数との誤差は＋０．４％程度であり、水平
同期信号ｆH を抽出するのに何ら問題がないことがわか
る。However, the actual count number is 686 above.
Even if the interval between the count (NTSC method) and the 691 count (PAL method) is set to 688, the NTSC
The difference between the method's count and the actual count is −
It is about 0.3%, and the error between the count number of the PAL system and the count number actually performed is about + 0.4%, and it can be seen that there is no problem in extracting the horizontal synchronization signal f H.
【００７５】上記１／６８８分周器２ｃは、上記第１の
ＰＬＬ回路３により形成された１４．４ＭＨｚのクロッ
クを６８８カウントして図５（ｃ）に示すような水平同
期信号ｆH を抽出し、これを上述のように上記第１のＰ
ＬＬ回路３の１／５分周器８に供給するとともに、該水
平同期信号ｆH をゲートパルスとして切り換え制御回路
４の立ち下がり検出回路４ａに供給するとともに、上記
ＡＮＤゲート２ｂに帰還する。The 1/688 frequency divider 2c counts 688 the 14.4 MHz clock generated by the first PLL circuit 3 and extracts the horizontal synchronizing signal f H as shown in FIG. 5 (c). Then, as described above, the first P
The horizontal synchronizing signal f H is supplied as a gate pulse to the falling edge detection circuit 4a of the switching control circuit 4 and fed back to the AND gate 2b while being supplied to the 1/5 frequency divider 8 of the LL circuit 3.
【００７６】上記ＡＮＤゲート２ｂは、上記立ち下がり
検出回路２ａからの立ち下がり検出パルス及び上記ゲー
トパルスに基づいてリセットパルスを形成し、これを上
記１／６８８分周器２ｃに供給する。上記１／６８８分
周器２ｃは、上記リセットパルスが供給された時点から
再度上記１４．４ＭＨｚのクロックのカウントを開始
し、該クロックを６８８分周する。これにより、上記各
同期信号の中から水平同期信号ｆH のみを抽出すること
ができる。The AND gate 2b forms a reset pulse based on the fall detection pulse from the fall detection circuit 2a and the gate pulse, and supplies this to the 1/688 frequency divider 2c. The 1/688 frequency divider 2c starts counting the 14.4 MHz clock again when the reset pulse is supplied, and divides the clock by 688. As a result, only the horizontal synchronizing signal f H can be extracted from the above synchronizing signals.
【００７７】このように、上記ハーフＨリジェクタ２で
水平同期信号ｆH を抽出する際に、上記第１のＰＬＬ回
路３により形成される１４．４ＭＨｚのクロックを用い
ることにより、映像方式に関係なく水平同期信号ｆH の
みを抽出することができるうえ、ハーフＨリジェクタ２
に設ける、各映像方式に応じた正確なクロックを出力す
るための各ＶＣＯ、及び、該各ＶＣＯからのクロックを
切り換える切り換えスイッチを省略することができ、部
品点数の削減を通じて該ハーフＨリジェクタ２の構成を
簡略化することができる。このため、上記ハーフＨリジ
ェクタ２の構成の簡略化を通じて、当該デジタルデータ
用クロック発生装置の全体的な構成を簡略化することが
できローコスト化を図ることができる。As described above, by using the 14.4 MHz clock formed by the first PLL circuit 3 when the horizontal sync signal f H is extracted by the half H rejector 2, regardless of the video system. Only the horizontal synchronizing signal f H can be extracted and the half H rejector 2
It is possible to omit each VCO for outputting an accurate clock according to each video system, and a changeover switch for changing the clock from each VCO, and to reduce the number of parts to reduce the number of parts of the half H rejector 2. The configuration can be simplified. Therefore, by simplifying the configuration of the half H rejector 2, the overall configuration of the clock generator for digital data can be simplified and the cost can be reduced.
【００７８】次に、上記切り換え制御回路４は、立ち下
がり検出回路４ａにおいて、上記ハーフＨリジェクタ２
からの水平同期信号ｆH の立ち下がりエッジを検出し、
この立ち下がりエッジパルスをサンプルホールド回路４
ｂに供給する。Next, the switching control circuit 4 uses the half H rejector 2 in the fall detection circuit 4a.
Detects the falling edge of the horizontal sync signal f H from
This falling edge pulse is applied to the sample hold circuit 4
supply to b.
【００７９】上記サンプルホールド回路４ｂは、上記立
ち下がりエッジパルスが供給されるタイミングで、上記
同期分離回路１からの同期信号をサンプルホールドし、
このサンプルホールド出力をカウンタ４ｃに供給する。The sample and hold circuit 4b samples and holds the sync signal from the sync separation circuit 1 at the timing when the falling edge pulse is supplied,
This sample hold output is supplied to the counter 4c.
【００８０】上記カウンタ４ｃは、上記サンプルホール
ド出力が供給されている間、上記第１のＰＬＬ回路３か
らの上記１４．４ＭＨｚのクロックのクロック数をカウ
ントし、このカウント値をＮＴＳＣ／ＰＡＬ検出回路４
ｄに供給する。The counter 4c counts the number of clocks of the 14.4 MHz clock from the first PLL circuit 3 while the sample hold output is being supplied, and the count value is the NTSC / PAL detection circuit. Four
supply to d.
【００８１】上記ＮＴＳＣ／ＰＡＬ検出回路４ｄは、上
記カウンタ４ｃからのカウント値に基づいて、上記入力
端子２０を介して供給された複合映像信号が、ＮＴＳＣ
方式であるか、ＰＡＬ方式であるかを検出する。そし
て、この検出結果に応じて、例えば上記入力端子２０を
介して供給される複合映像信号がＮＴＳＣ方式の場合
は、選択端子１４ｃで上記被選択端子１４ａが選択され
るように上記切り換えスイッチ１４を切り換え制御し、
また、上記入力端子２０を介して供給される複合映像信
号がＰＡＬ方式の場合は、選択端子１４ｃで上記被選択
端子１４ｂが選択されるように上記切り換えスイッチ１
４を切り換え制御する。The NTSC / PAL detection circuit 4d detects that the composite video signal supplied through the input terminal 20 is NTSC based on the count value from the counter 4c.
It is detected whether it is a system or a PAL system. Then, according to the detection result, for example, when the composite video signal supplied through the input terminal 20 is the NTSC system, the changeover switch 14 is set so that the selected terminal 14a is selected by the selection terminal 14c. Switching control,
When the composite video signal supplied via the input terminal 20 is of the PAL system, the changeover switch 1 is selected so that the selected terminal 14b is selected by the selection terminal 14c.
4 is controlled by switching.
【００８２】これにより、上記切り換えスイッチを自動
的に切り換え制御することができ、当該デジタルデータ
用クロック発生装置の全自動化を図ることができる。As a result, the changeover switch can be automatically changed over and controlled, and the digital data clock generator can be fully automated.
【００８３】次に、上記第１のＰＬＬ回路３で形成され
た１４．４ＭＨｚのクロックは、第２のＰＬＬ回路５の
１／１２５分周器１６に供給される。Next, the 14.4 MHz clock formed by the first PLL circuit 3 is supplied to the 1/125 frequency divider 16 of the second PLL circuit 5.
【００８４】上記１／１２５分周器１６は、上記１４．
４ＭＨｚのクロックを１２５分周し、これを比較器１７
に供給する。The 1/125 frequency divider 16 corresponds to the above 14.
The 4MHz clock is divided by 125, and this is compared with the comparator 17
Supply to.
【００８５】この第２のＰＬＬ回路５は、第２のＶＣＯ
１８により、例えばオーディオデータをサンプリングす
るための４４．１ＫＨｚのデジタルデータ用クロック
（ｆｓ）の５１２倍のシステムクロック（５１２ｆｓ）
を形成して出力するようになっている。この第２のＶＣ
Ｏ１８からのシステムクロックは、１／１９６分周器１
９により１９６分周され上記比較器１７に供給される。This second PLL circuit 5 has a second VCO.
18, the system clock (512fs), which is 512 times the digital data clock (fs) of 44.1KHz for sampling audio data, for example.
Are formed and output. This second VC
The system clock from O18 is the 1/196 divider 1
It is divided by 196 by 9 and supplied to the comparator 17.
【００８６】上記比較器１７は、上記１２５分周された
クロックと、１９６分周されたシステムクロックとを比
較し、この比較出力を積分回路２３を介して上記第２の
ＶＣＯ１８に供給する。The comparator 17 compares the clock divided by 125 with the system clock divided by 196, and supplies the comparison output to the second VCO 18 via the integrating circuit 23.
【００８７】上記第２のＶＣＯ１８は、上記比較出力に
基づいて上記システムクロック（５１２ｆｓ）を形成
し、これを上記１／１９６分周器１９に帰還するととも
に、出力端子２１を介して出力する。The second VCO 18 forms the system clock (512fs) based on the comparison output, feeds it back to the 1/196 frequency divider 19, and outputs it via the output terminal 21.
【００８８】このように、当該デジタルデータ用クロッ
ク発生装置は、上記１４．４ＭＨｚのクロックを用いて
水平同期信号ｆH を抽出することにより、上記ハーフＨ
リジェクタ２の構成を簡略化することができるうえ、異
なる映像方式に対応して、正確なシステムクロック（デ
ジタルデータ用クロック）を形成して出力することがで
きる。In this way, the digital data clock generator extracts the horizontal synchronizing signal f H by using the 14.4 MHz clock, and thereby the half H signal is generated.
The structure of the rejector 2 can be simplified, and an accurate system clock (clock for digital data) can be formed and output corresponding to different video systems.
【００８９】当該デジタルデータ用クロック発生装置が
設けられる映画フィルムのオーディオデータ再生装置
は、上記出力端子２１を介して出力されるシステムクロ
ックに基づいて上記オーディオデータの再生を行う。The movie data audio data reproducing apparatus provided with the digital data clock generating apparatus reproduces the audio data based on the system clock output through the output terminal 21.
【００９０】すなわち、上記映画フィルムのオーディオ
データ再生装置は、オーディオデータの再生が開始され
ると、例えばＣＣＤラインセンサで上記図２に示した各
デジタルサウンドトラック３４Ｒ，３４Ｌの再生光を受
光する。そして、上記ＣＣＤラインセンサで形成された
再生データに基づいて、上記トラッキングパターン４４
ａ，４４ｂの再生データに応じてトラッキングをとると
ともに、上記傾斜検出パターン４２の再生データに応じ
て映画フィルム或いは上記ＣＣＤラインセンサの傾斜を
補正しながら上記同期データ４１を検出してブロック同
期をとる。That is, when the reproduction of audio data is started, the audio data reproducing apparatus for a movie film receives the reproduction light of each of the digital sound tracks 34R and 34L shown in FIG. 2 by the CCD line sensor, for example. Then, based on the reproduction data formed by the CCD line sensor, the tracking pattern 44
Tracking is performed according to the reproduction data of a and 44b, and the synchronization data 41 is detected and block synchronization is performed while correcting the inclination of the motion picture film or the CCD line sensor according to the reproduction data of the inclination detection pattern 42. .
【００９１】上記各トラッキングパターン４４ａ，４４
ｂは、オーディオデータ４３の延長線上に、白ドット及
び黒ドットの境目が位置するように記録されている。こ
のため、上記各トラッキングパターン４４ａ，４４ｂの
再生レベルが、黒ドットの再生レベルと白ドットの再生
レベルとの中間レベルのときがオントラック状態を示す
こととなる。従って、上記トラッキングパターン４４
ａ，４４ｂの再生レベルが、常に上記中間レベルとなる
ようにトラッキング制御することにより、常にオントラ
ック状態で正確にオーディオデータの読み出しを行うこ
とができる。Each of the above tracking patterns 44a, 44
b is recorded such that the boundary between the white dot and the black dot is located on the extension line of the audio data 43. Therefore, when the reproduction level of each of the tracking patterns 44a and 44b is an intermediate level between the reproduction level of black dots and the reproduction level of white dots, the on-track state is indicated. Therefore, the tracking pattern 44
By performing tracking control so that the reproduction levels of a and 44b are always at the intermediate level, audio data can always be read accurately in the on-track state.
【００９２】上記映画フィルムのオーディオデータ再生
装置は、このようにオーディオデータが読み出される
と、上記出力端子２１を介して供給されるシステムクロ
ックを適宣分周して例えば４４．１ＫＨｚのサンプリン
グパルス，誤り訂正用のパルス等を形成し、これらを用
いて上記オーディオデータのサンプリング及び誤り訂正
等を行って該オーディオデータを再生する。When the audio data is read out in this way, the audio data reproducing apparatus for the motion picture film appropriately divides the system clock supplied through the output terminal 21 and, for example, a sampling pulse of 44.1 KHz, An error correction pulse or the like is formed, and the audio data is reproduced by performing sampling, error correction, or the like of the audio data using these.
【００９３】なお、上述の実施例の説明では、上記切り
換え制御回路４を用いて、上記第１のＰＬＬ回路３に設
けられている切り換えスイッチ１４を自動的に切り換え
制御するようにしたが、この切り換えスイッチ１４の切
り換えは、上記入力端子２０に供給される複合映像信号
の映像方式に応じてユーザが手動で切り換えるようにし
てもよい。In the above description of the embodiment, the changeover control circuit 4 is used to automatically change over the changeover switch 14 provided in the first PLL circuit 3. The changeover switch 14 may be changed over manually by the user according to the video system of the composite video signal supplied to the input terminal 20.
【００９４】また、第１のＰＬＬ回路３は、１４．４Ｍ
Ｈｚのクロックを形成し、ハーフＨリジェクタ２は、上
記１４．４ＭＨｚのクロックを６８８カウントする等の
ように具体的数値を用いて説明したが、これは、例えば
上記第１のＰＬＬ回路３において１４．３ＭＨｚ或いは
１４．５ＭＨｚのクロックを形成し、上記ハーフＨリジ
ェクタ２において、上記クロックを６８７カウント或い
は６８９カウントする等のように、本発明に係る技術的
思想を逸脱しない範囲であれば種々の変更が可能であ
る。The first PLL circuit 3 is 14.4M.
The half H rejector 2 has been described by using a specific numerical value such as counting 688 of the 14.4 MHz clock and the like, but this is, for example, in the first PLL circuit 3 described above. Various modifications are made within the range not departing from the technical idea of the present invention, such as forming a clock of 3 MHz or 14.5 MHz and counting 687 or 689 of the clock in the half H rejector 2. Is possible.
【００９５】さらに、上述の実施例の説明では、本発明
に係るデジタルデータ用クロック発生装置を映画フィル
ムのオーディオデータ再生装置に適用した場合について
説明したが、当該デジタルデータ用クロック発生装置
は、映画情報に同期したデジタルデータ用クロックを用
いるシステムであれば何にでも適用可能であることは勿
論である。Further, in the above description of the embodiments, the case where the digital data clock generating device according to the present invention is applied to the audio data reproducing device of a movie film has been described. It is needless to say that it can be applied to any system as long as it uses a digital data clock synchronized with information.
【００９６】[0096]
【発明の効果】本発明に係るデジタルデータ用クロック
発生装置は、水平同期信号抽出手段において、各映像方
式の複合映像信号から水平同期信号のみを抽出するのに
必要な各クロックの周波数にそれぞれ近似しているクロ
ック形成手段からのクロックを用いて上記水平同期信号
の抽出を行うようにしているため、各映像方式に応じた
正確なクロックを出力するための各発振手段、及び、該
各発振手段からのクロックを切り換える切り換え手段を
省略することができ、該水平同期信号抽出手段の部品点
数を削減して構成を簡略化することができる。In the digital data clock generator according to the present invention, the horizontal synchronizing signal extracting means approximates the frequencies of the respective clocks required to extract only the horizontal synchronizing signal from the composite video signal of each video system. Since the horizontal synchronizing signal is extracted by using the clock from the clock forming means, each oscillating means for outputting an accurate clock according to each video system, and each oscillating means It is possible to omit the switching means for switching the clocks from 1 to 3, and it is possible to reduce the number of parts of the horizontal synchronizing signal extraction means and simplify the configuration.
【００９７】このため、上記水平同期信号抽出手段の構
成の簡略化を通じて当該デジタルデータ用クロック発生
装置の全体的な構成を簡略化することができローコスト
化を図ることができる。Therefore, the overall structure of the clock generator for digital data can be simplified by simplifying the structure of the horizontal synchronizing signal extracting means, and the cost can be reduced.
【００９８】また、分周比制御手段が、上記同期信号抽
出手段からの同期信号に基づいて、その複合映像信号の
映像方式を検出し、この検出結果に応じて上記クロック
形成手段の分周比を切り換え制御するようにしているた
め、上記クロック形成手段の分周比を自動的に切り換え
制御することができ、当該デジタルデータ用クロック発
生装置の全自動化を図ることができる。Further, the frequency division ratio control means detects the video system of the composite video signal based on the synchronization signal from the synchronization signal extraction means, and the frequency division ratio of the clock forming means is detected according to the detection result. Therefore, the frequency division ratio of the clock forming means can be automatically switched and controlled, and the clock generator for digital data can be fully automated.
【図１】本発明の実施例に係るデジタルデータ用クロッ
ク発生装置のブロック図である。FIG. 1 is a block diagram of a clock generator for digital data according to an exemplary embodiment of the present invention.
【図２】上記実施例に係るデジタルデータ用クロック発
生装置により形成されたシステムクロックにより再生さ
れるオーディオデータが、デジタル的に記録された映画
フィルムを示す図である。FIG. 2 is a diagram showing a movie film in which audio data reproduced by a system clock formed by the clock generator for digital data according to the above embodiment is digitally recorded.
【図３】上記映画フィルムに記録されている１ブロック
のオーディオデータを示す図である。FIG. 3 is a diagram showing one block of audio data recorded on the motion picture film.
【図４】上記１ブロックのオーディオデータの先頭に記
録されている先頭データの内容を示す図である。FIG. 4 is a diagram showing the content of head data recorded at the head of the one block of audio data.
【図５】上記実施例に係るデジタルデータ用クロック発
生装置に設けられているハーフＨリジェクタの動作を説
明するためのタイムチャートである。FIG. 5 is a time chart for explaining the operation of the half H-rejector provided in the digital data clock generator according to the embodiment.
【図６】従来のデジタルデータ用クロック発生装置のブ
ロック図である。FIG. 6 is a block diagram of a conventional clock generator for digital data.
１ 同期分離回路 ２ ハーフＨリジェクタ ２ａ 立ち下がり検出回路 ２ｂ ＡＮＤゲート ２ｃ １／６８８分周器 ３ 第１のＰＬＬ回路 ４ 切り換え制御回路 ４ａ 立ち下がり検出回路 ４ｂ サンプルホールド回路 ４ｃ カウンタ ４ｄ ＮＴＳＣ／ＰＡＬ検出回路 ５ 第２のＰＬＬ回路 ８ １／５分周器 ９ 比較器 １０ 第１のＶＣＯ １１ １／３２分周器 １２ １／１４３分周器 １３ １／１４４分周器 １４ 切り換えスイッチ １６ １／１２５分周器 １７ 比較器 １８ 第２のＶＣＯ １９ １／１９６分周器 ２０ 映像情報の入力端子 ２１ システムクロックの出力端子 ２２ 第１のＰＬＬ回路の積分回路 ２３ 第２のＰＬＬ回路の積分回路 ３０ 映画フィルム ３０Ｒ 映画フィルムの右エッジ ３０Ｌ 映画フィルムの左エッジ ３１ 映像記録領域 ３２Ｒ 右パーフォレーション ３２Ｌ 左パーフォレーション ３３Ｒ 右チャンネル用のアナログサウンドトラック ３３Ｌ 左チャンネル用のアナログサウンドトラック ３４Ｒ 右チャンネル用のデジタルサウンドトラック ３４Ｌ 左チャンネル用のデジタルサウンドトラック 1 Sync Separation Circuit 2 Half H Rejector 2a Fall Detection Circuit 2b AND Gate 2c 1/688 Frequency Divider 3 First PLL Circuit 4 Switching Control Circuit 4a Fall Detection Circuit 4b Sample Hold Circuit 4c Counter 4d NTSC / PAL Detection Circuit 5 Second PLL circuit 8 1/5 frequency divider 9 Comparator 10 First VCO 11 1/32 frequency divider 12 1/143 Frequency divider 13 1/144 Frequency divider 14 Changeover switch 16 1/125 minutes Frequency divider 17 Comparator 18 Second VCO 19 1/196 Frequency divider 20 Image information input terminal 21 System clock output terminal 22 First PLL circuit integration circuit 23 Second PLL circuit integration circuit 30 Movie film 30R movie film right edge 30L movie film left edge 31 video recording area 32R right pattern Follower configuration 32L left perforations 33R digital sound track for the digital sound track 34L left channel for analog sound track 34R right channel for analog sound track 33L left channel for the right channel
Claims (2)
像信号及び第２の複合映像信号が供給され、この各映像
方式の複合映像信号から水平同期信号を抽出して出力す
る水平同期信号抽出手段と、 上記供給される複合映像信号に応じて、発振手段から出
力されるクロックの分周比を切り換え、この分周したク
ロックと、上記供給された複合映像信号の水平同期信号
を所定分周したクロックとを比較し、この比較結果に基
づいて上記発振手段を駆動して、上記各複合映像信号の
各水平同期信号の周波数のＮ倍の上記クロックを形成し
て出力するフェーズ・ロックド・ループ構成のクロック
形成手段と、 上記クロック形成手段からのクロックに基づいて、デジ
タルデータ用クロックの整数倍の関係にあるシステムク
ロックを形成して出力するフェーズ・ロックド・ループ
構成のシステムクロック形成手段とを有し、 上記水平同期信号抽出手段は、上記クロック形成手段か
らのクロックに基づいて、上記同期信号抽出手段により
抽出された同期信号から、水平同期信号を抽出して出力
することを特徴とするデジタルデータ用クロック発生装
置。1. A horizontal sync signal extraction means for supplying a first composite video signal and a second composite video signal of different video systems, and extracting a horizontal sync signal from the composite video signal of each video system and outputting it. According to the supplied composite video signal, the frequency division ratio of the clock output from the oscillating means is switched, and the divided clock and the horizontal synchronizing signal of the supplied composite video signal are divided by a predetermined frequency. A phase locked loop configuration for comparing with a clock and driving the oscillating means based on the comparison result to form and output the clock of N times the frequency of each horizontal synchronizing signal of each composite video signal. Of the clock forming means and a clock for forming and outputting a system clock having an integral multiple relationship with the clock for digital data based on the clock from the clock forming means. And a system clock forming means having a closed-loop configuration, wherein the horizontal synchronizing signal extracting means, based on the clock from the clock forming means, performs horizontal synchronization from the synchronizing signal extracted by the synchronizing signal extracting means. A clock generator for digital data, which extracts and outputs a signal.
基づいて、その複合映像信号が上記第１の複合映像信号
であるか上記第２の複合映像信号であるかを検出し、こ
れにより検出された複合映像信号に対応するように、上
記クロック形成手段の分周比を切り換え制御する分周比
制御手段を有することを特徴とする請求項１記載のデジ
タルデータ用クロック発生装置。2. It is detected whether the composite video signal is the first composite video signal or the second composite video signal on the basis of the sync signal from the sync signal extracting means, and this is detected. 2. The clock generator for digital data according to claim 1, further comprising frequency division ratio control means for switching and controlling the frequency division ratio of said clock forming means so as to correspond to the generated composite video signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7838894A JPH07287941A (en) | 1994-04-18 | 1994-04-18 | Clock generating device for digital data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7838894A JPH07287941A (en) | 1994-04-18 | 1994-04-18 | Clock generating device for digital data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07287941A true JPH07287941A (en) | 1995-10-31 |
Family
ID=13660642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7838894A Withdrawn JPH07287941A (en) | 1994-04-18 | 1994-04-18 | Clock generating device for digital data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07287941A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8325965B2 (en) | 2006-01-04 | 2012-12-04 | Boston Acoustics, Inc. | Audio speaker having a tweeter capable of continuous rotation |
-
1994
- 1994-04-18 JP JP7838894A patent/JPH07287941A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8325965B2 (en) | 2006-01-04 | 2012-12-04 | Boston Acoustics, Inc. | Audio speaker having a tweeter capable of continuous rotation |
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