JPH0728036B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0728036B2 JPH0728036B2 JP62059521A JP5952187A JPH0728036B2 JP H0728036 B2 JPH0728036 B2 JP H0728036B2 JP 62059521 A JP62059521 A JP 62059521A JP 5952187 A JP5952187 A JP 5952187A JP H0728036 B2 JPH0728036 B2 JP H0728036B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、さらに詳し
くは、主に電力用スイッチング素子として用いられる竪
型IGBT（Insulated Gate Bipolar Transistor）の製造
方法に係るものである。
くは、主に電力用スイッチング素子として用いられる竪
型IGBT（Insulated Gate Bipolar Transistor）の製造
方法に係るものである。
近年，この種の電力用スイッチング素子には、従来から
一般に用いられてきたバイポーラトランジスタに代わる
ものとして、その高速性，および制御回路の簡略化が可
能であるなどの利点を有することから、いわゆる，竪型
パワーMOS FET（MOS Filed Effect Transistor）への移
行が注目されている。しかしながら、一方で、500V以上
での高耐圧の竪型パワーMOS FETにおいては、必然的に
そのオン抵抗が高くなつて、大電流を流すことが難かし
くなると云う不利がある。
一般に用いられてきたバイポーラトランジスタに代わる
ものとして、その高速性，および制御回路の簡略化が可
能であるなどの利点を有することから、いわゆる，竪型
パワーMOS FET（MOS Filed Effect Transistor）への移
行が注目されている。しかしながら、一方で、500V以上
での高耐圧の竪型パワーMOS FETにおいては、必然的に
そのオン抵抗が高くなつて、大電流を流すことが難かし
くなると云う不利がある。
そこで、この点を解消するための電力用スイッチング素
子として、先の1981年に、米国RCA社から、特開昭56-15
0870号公報として示される竪型IGBTが提案された。この
竪型IGBTは、ドレイン領域にソース領域とは逆の導電型
層を形成することにより、この逆導電型層から高抵抗層
への注入を起こさせ、高抵抗層に伝導度変調を生じさせ
て、オン抵抗を下げるようにしたものである。
子として、先の1981年に、米国RCA社から、特開昭56-15
0870号公報として示される竪型IGBTが提案された。この
竪型IGBTは、ドレイン領域にソース領域とは逆の導電型
層を形成することにより、この逆導電型層から高抵抗層
への注入を起こさせ、高抵抗層に伝導度変調を生じさせ
て、オン抵抗を下げるようにしたものである。
第４図にこの提案に係る竪型IGBTの基本的な構成を示
す。
す。
すなわち，この第４図従来例構成において、符号１は10
19/cm3程度の高濃度p+シリコン基板であり、このp+シリ
コン基板１上にエピタキシャル成長などにより高濃度n+
層２を形成させ、また、この高濃度n+層２上に低不純物
濃度のn-層３を形成させ、さらに、このn-層３の主表面
上にあつて、DSA（Diffused Self-Alignment）法によ
り、ｐウエル層４と同層４中へのn+型ソース層５とを選
択的に形成させる。
19/cm3程度の高濃度p+シリコン基板であり、このp+シリ
コン基板１上にエピタキシャル成長などにより高濃度n+
層２を形成させ、また、この高濃度n+層２上に低不純物
濃度のn-層３を形成させ、さらに、このn-層３の主表面
上にあつて、DSA（Diffused Self-Alignment）法によ
り、ｐウエル層４と同層４中へのn+型ソース層５とを選
択的に形成させる。
そして、前記DSA法では、ｐウエル層４を形成するため
の拡散窓をして、n+型ソース層５を形成するための拡散
窓の一部として用いるために、チャンネル領域６が素子
のあらゆる部分で一定となるように、n+型ソース層５を
形成できる。
の拡散窓をして、n+型ソース層５を形成するための拡散
窓の一部として用いるために、チャンネル領域６が素子
のあらゆる部分で一定となるように、n+型ソース層５を
形成できる。
ついで、チャンネル領域６上にゲート絶縁膜７を介して
ゲート電極８を形成させ、また、n+型ソース層５とｐウ
エル層４とを同時にオーミックコンタクトするようにソ
ース電極９を形成させ、さらに、p+シリコン基板１の他
面にドレイン電極10を形成させ、このようにして目的と
する竪型IGBT11を得ているのである。
ゲート電極８を形成させ、また、n+型ソース層５とｐウ
エル層４とを同時にオーミックコンタクトするようにソ
ース電極９を形成させ、さらに、p+シリコン基板１の他
面にドレイン電極10を形成させ、このようにして目的と
する竪型IGBT11を得ているのである。
従つて、前記構成による竪型IGBT11の場合にあつては、
n+型ソース層５からチャンネル領域６を通つてn-層３に
注入される電子電流に対し、p+シリコン基板１から高濃
度n+層２を介してn-層３へ正孔注入を生じ、この結果，
高抵抗を有するn-層３が伝導度変調を起こして低抵抗化
を図り得るのである。
n+型ソース層５からチャンネル領域６を通つてn-層３に
注入される電子電流に対し、p+シリコン基板１から高濃
度n+層２を介してn-層３へ正孔注入を生じ、この結果，
高抵抗を有するn-層３が伝導度変調を起こして低抵抗化
を図り得るのである。
しかしながら、前記従来例構成による竪型IGBT11では、
一方でこの竪型IGBT11をターンオフさせたとき、高濃度
n+層２に注入された残留正孔のために、ターンオフ時間
が長くなると云う問題点がある。
一方でこの竪型IGBT11をターンオフさせたとき、高濃度
n+層２に注入された残留正孔のために、ターンオフ時間
が長くなると云う問題点がある。
こゝで、一般に竪型IGBT11においては、高濃度n-層２内
での前記残留正孔のライフタイムを制御するために、重
金属や電子線などの放射線照射などをなしており、特に
電子線照射による手段が、ライフタイムの制御性の良
さ，およびオン電圧とターンオフ時間の相関の良さによ
つて採用されている。
での前記残留正孔のライフタイムを制御するために、重
金属や電子線などの放射線照射などをなしており、特に
電子線照射による手段が、ライフタイムの制御性の良
さ，およびオン電圧とターンオフ時間の相関の良さによ
つて採用されている。
しかし、前記電子線照射方法によるときは、その電子線
照射によつて、NOS部のゲート絶縁膜７がダメージを受
け易く、この種の竪型IGBT11の重要な特性の一つである
ゲートしきい値電圧VGS(th)が大幅に低下することにな
ると云う不都合があつた。
照射によつて、NOS部のゲート絶縁膜７がダメージを受
け易く、この種の竪型IGBT11の重要な特性の一つである
ゲートしきい値電圧VGS(th)が大幅に低下することにな
ると云う不都合があつた。
この発明は従来のこのような問題点を解消するためにな
されたものであつて、その目的とするところは、製造後
においてもゲートしきい値電圧特性を低下させることの
ない，この種の半導体装置の製造方法，こゝでは竪型IG
BTの製造方法を提供することである。
されたものであつて、その目的とするところは、製造後
においてもゲートしきい値電圧特性を低下させることの
ない，この種の半導体装置の製造方法，こゝでは竪型IG
BTの製造方法を提供することである。
前記目的を達成するために、この発明に係る半導体装置
の製造方法は、チャンネル領域の形成時に、まず、その
表面濃度を、素子構成のしきい値電圧がおゝよそ５〜10
V程度になるように３〜５×1017cm-3に設定させ、つい
で、５×1013〜８×1014cm-2の照射量の電子線を照射し
た後、おゝよそ300℃の温度で２〜５時間のアニール処
理をして、電子線照射時に低下したしきい値電圧を、お
ゝよそ２〜5V程度まで回復させるようにしたものであ
る。
の製造方法は、チャンネル領域の形成時に、まず、その
表面濃度を、素子構成のしきい値電圧がおゝよそ５〜10
V程度になるように３〜５×1017cm-3に設定させ、つい
で、５×1013〜８×1014cm-2の照射量の電子線を照射し
た後、おゝよそ300℃の温度で２〜５時間のアニール処
理をして、電子線照射時に低下したしきい値電圧を、お
ゝよそ２〜5V程度まで回復させるようにしたものであ
る。
すなわち，この発明においては、中間段階での素子構成
に電子線照射をなして製造終了した後における素子構成
のしきい値電圧を、所期の値であるおゝよそ２〜5Vの範
囲に維持できると共に、高温度によるしきい値電圧の低
減に対しても、最低のしきい値電圧を保持し得るのであ
る。
に電子線照射をなして製造終了した後における素子構成
のしきい値電圧を、所期の値であるおゝよそ２〜5Vの範
囲に維持できると共に、高温度によるしきい値電圧の低
減に対しても、最低のしきい値電圧を保持し得るのであ
る。
以下、この発明に係る半導体装置の製造方法の一実施例
につき、第１図ないし第３図を参照して詳細に説明す
る。
につき、第１図ないし第３図を参照して詳細に説明す
る。
第１図はこの実施例方法を適用した竪型IGBTの概要構成
を示す断面図である。
を示す断面図である。
すなわち，この実施例装置の場合にも、p+シリコン基板
21上には、エピタキシャル成長などにより高濃度n+層2
2,および低不純物濃度のn-層23を順次に形成させ、かつ
このn-層23の主表面上に、DSA法によりｐウエル層24,お
よび同層24中へのn+型ソース層25とを選択的に形成させ
てチャンネル領域26を得る。そしてこのとき、このチャ
ンネル領域26の表面濃度をして、素子における電子線照
射前のしきい値電圧が５〜10V程度になるように設定し
ておくのである。
21上には、エピタキシャル成長などにより高濃度n+層2
2,および低不純物濃度のn-層23を順次に形成させ、かつ
このn-層23の主表面上に、DSA法によりｐウエル層24,お
よび同層24中へのn+型ソース層25とを選択的に形成させ
てチャンネル領域26を得る。そしてこのとき、このチャ
ンネル領域26の表面濃度をして、素子における電子線照
射前のしきい値電圧が５〜10V程度になるように設定し
ておくのである。
ついで、チャンネル領域26上にゲート絶縁膜27を介して
ゲート電極28を、n+型ソース層25とｐウエル層24とを同
時にオーミックコンタクトするようにソース電極29を、
p+シリコン基板21の他面にドレイン電極30をそれぞれに
形成させた上で、電子線を照射すると共に、かつ熱処理
して、素子のしきい値電圧が２〜5V程度になるようにし
たものである。
ゲート電極28を、n+型ソース層25とｐウエル層24とを同
時にオーミックコンタクトするようにソース電極29を、
p+シリコン基板21の他面にドレイン電極30をそれぞれに
形成させた上で、電子線を照射すると共に、かつ熱処理
して、素子のしきい値電圧が２〜5V程度になるようにし
たものである。
従つて、前記のようにして製造された実施例構成による
竪型IGBT11においては、装置の製造後にあつて２〜5V程
度の範囲のしきい値電圧VGS(th)が得られ、温度の経時
変化に対しても、このしきい値電圧VGS(th)は殆んど変
動することがない。そしてまた、通常，考えられる10mV
/℃程度の高温度VGS(th)の低減に対しても、150℃の高
温において、最低0.7V程度の値を保証できるのである。
竪型IGBT11においては、装置の製造後にあつて２〜5V程
度の範囲のしきい値電圧VGS(th)が得られ、温度の経時
変化に対しても、このしきい値電圧VGS(th)は殆んど変
動することがない。そしてまた、通常，考えられる10mV
/℃程度の高温度VGS(th)の低減に対しても、150℃の高
温において、最低0.7V程度の値を保証できるのである。
こゝで、前記した従来例構成におけるように、電子線照
射前に設定されたしきい値電圧VGS(th)が２〜5V程度で
あると、電子線照射後にアニールしても、このしきい値
電圧VGS(th)が１〜2.5V程度までしか回復せず、その下
限値である1Vでは、10mV/℃程度までの温度低減率を考
慮するとき、150℃程度の高温の場合にはノーマリーオ
ン状態となつてしまい、この竪型IGBTの制御が不能にな
る。
射前に設定されたしきい値電圧VGS(th)が２〜5V程度で
あると、電子線照射後にアニールしても、このしきい値
電圧VGS(th)が１〜2.5V程度までしか回復せず、その下
限値である1Vでは、10mV/℃程度までの温度低減率を考
慮するとき、150℃程度の高温の場合にはノーマリーオ
ン状態となつてしまい、この竪型IGBTの制御が不能にな
る。
そして、前記従来例構成での電子線照射前の初期しきい
値電圧VGS(th)を２〜5V程度に設定するのには、この実
施例構成の第１図を参考にして、チャンネル領域26部を
１〜２×1017cm-3の表面濃度にするために、１〜２×10
14/cm2での，例えば、B+のイオン注入がなされる。しか
して、この場合には、n+型ソース層25の直下のｐウエル
領域24の濃度が低下することによるところの，各層25,2
4,23,21でのnpnpサイリスタ領域のラッチアップが問題
になるために、通常，符号24で示したようなラッチアッ
プ対策用のp+領域の形成を必要とするのである。
値電圧VGS(th)を２〜5V程度に設定するのには、この実
施例構成の第１図を参考にして、チャンネル領域26部を
１〜２×1017cm-3の表面濃度にするために、１〜２×10
14/cm2での，例えば、B+のイオン注入がなされる。しか
して、この場合には、n+型ソース層25の直下のｐウエル
領域24の濃度が低下することによるところの，各層25,2
4,23,21でのnpnpサイリスタ領域のラッチアップが問題
になるために、通常，符号24で示したようなラッチアッ
プ対策用のp+領域の形成を必要とするのである。
しかして、このような従来例構成に対し、この実施例構
成の場合には、電子線照射前の初期しきい値電圧V
GS(th)を５〜10V程度に高く設定しているために、前記
したチャンネル領域26部を３〜５×1017cm-3の表面濃度
にし得て、n+型ソース層25の直下のｐウエル領域24の濃
度が高くなり、これによつて、ラッチアップ対策用のp+
領域を形成せずに済み、仍つて製造プロセスの簡略化も
また可能になるのである。
成の場合には、電子線照射前の初期しきい値電圧V
GS(th)を５〜10V程度に高く設定しているために、前記
したチャンネル領域26部を３〜５×1017cm-3の表面濃度
にし得て、n+型ソース層25の直下のｐウエル領域24の濃
度が高くなり、これによつて、ラッチアップ対策用のp+
領域を形成せずに済み、仍つて製造プロセスの簡略化も
また可能になるのである。
次に、この実施例方法による具体例について述べる。
第２図（ａ）ないし（ｄ）はこの実施例方法を適用した
竪型IGBTの製造態様の概要を工程順に示すそれぞれ断面
図である。
竪型IGBTの製造態様の概要を工程順に示すそれぞれ断面
図である。
すなわち，この実施例方法の場合にあつては、まず、0.
01Ω−cm程度のp+型シリコン基板21の主面上に、0.1Ω
−cm程度のn+不純物エピタキシャル層からなる高濃度n+
層22を約20μｍの厚さに形成させ、かつこの高濃度n+層
22上に、50Ω−cm程度の低不純物濃度のn-層23を約100
μｍの厚さに形成させる（第２図（ａ））。
01Ω−cm程度のp+型シリコン基板21の主面上に、0.1Ω
−cm程度のn+不純物エピタキシャル層からなる高濃度n+
層22を約20μｍの厚さに形成させ、かつこの高濃度n+層
22上に、50Ω−cm程度の低不純物濃度のn-層23を約100
μｍの厚さに形成させる（第２図（ａ））。
ついで、前記n-層23の表面を酸化させることにより、約
1000〜1500Åの厚さのゲート絶縁膜27を形成させたの
ち、その上に約5000Åの厚さのポリシリコンからなるゲ
ート電極28を形成させる。また、その後，このゲート電
極28をマスクにしてイオン注入などの手段により、約５
×1014/cm2のB+をドープし、かつ拡散によつて約10μｍ
程度の深さのｐウエル層24を選択的に形成させ、さら
に、ゲート電極28による窓の中央部のみを絶縁膜で覆
い、これらのゲート電極28および絶縁膜をマスクにして
Asやリンを拡散し、ｐウエル層24中にn+型ソース層25を
選択的に形成させてチャンネル領域26を得る（同図
（ｂ））。
1000〜1500Åの厚さのゲート絶縁膜27を形成させたの
ち、その上に約5000Åの厚さのポリシリコンからなるゲ
ート電極28を形成させる。また、その後，このゲート電
極28をマスクにしてイオン注入などの手段により、約５
×1014/cm2のB+をドープし、かつ拡散によつて約10μｍ
程度の深さのｐウエル層24を選択的に形成させ、さら
に、ゲート電極28による窓の中央部のみを絶縁膜で覆
い、これらのゲート電極28および絶縁膜をマスクにして
Asやリンを拡散し、ｐウエル層24中にn+型ソース層25を
選択的に形成させてチャンネル領域26を得る（同図
（ｂ））。
さらに、前記n+型ソース層25とｐウエル層24とを同時に
オーミックコンタクトするようにしてソース電極29を形
成させ、また、前記p+シリコン基板21の他面にはドレイ
ン電極30をそれぞれに形成させる（同図（ｃ））。こゝ
で、このようにして得た中間段階の素子構成の初期しき
い値電圧VGS(th)は５〜10V程度である。
オーミックコンタクトするようにしてソース電極29を形
成させ、また、前記p+シリコン基板21の他面にはドレイ
ン電極30をそれぞれに形成させる（同図（ｃ））。こゝ
で、このようにして得た中間段階の素子構成の初期しき
い値電圧VGS(th)は５〜10V程度である。
そしてまた、前記中間段階での素子構成に対しては、続
いて、５×1013〜８×1014cm-2程度の照射量の電子線を
照射させ（同図（ｄ））、その後，温度約300℃程度
で、おゝよそ２〜５時間程度アニール処理して、前記第
１図に示した竪型IGBTを完成する。
いて、５×1013〜８×1014cm-2程度の照射量の電子線を
照射させ（同図（ｄ））、その後，温度約300℃程度
で、おゝよそ２〜５時間程度アニール処理して、前記第
１図に示した竪型IGBTを完成する。
しかして、この場合，第３図に示されている通り、前記
電子線の照射後のしきい値電圧VGS(th)は、−４〜5V程
度まで低下するが、その後のアニール処理に伴ない２〜
5V程度まで回復する。すなわち，このアニール処理を伴
なつて、ターンオフ時間は、アニール処理時間と共に徐
々に回復し、一方，しきい値電圧VGS(th)は、その回復
がおゝよそ２〜５時間程度で飽和してしまう。仍つて、
このアニール処理は、温度約300℃程度で、２〜５時間
程度行なうことが望ましい。
電子線の照射後のしきい値電圧VGS(th)は、−４〜5V程
度まで低下するが、その後のアニール処理に伴ない２〜
5V程度まで回復する。すなわち，このアニール処理を伴
なつて、ターンオフ時間は、アニール処理時間と共に徐
々に回復し、一方，しきい値電圧VGS(th)は、その回復
がおゝよそ２〜５時間程度で飽和してしまう。仍つて、
このアニール処理は、温度約300℃程度で、２〜５時間
程度行なうことが望ましい。
すなわち，以上のようにして、目的とするところの，前
記作用，効果を有する所期の竪型IGBTを製造し得るので
ある。
記作用，効果を有する所期の竪型IGBTを製造し得るので
ある。
なお、前記実施例方法においては、素子構成各部の導電
形をそれぞれに特定した場合について述べたが、これら
を逆の導電形にした場合にも適用できて、同様な作用，
効果を得られることは勿論である。
形をそれぞれに特定した場合について述べたが、これら
を逆の導電形にした場合にも適用できて、同様な作用，
効果を得られることは勿論である。
以上詳述したようにこの発明によれば、相互に逆の導電
形で直列に隣接するソース領域，ウエル領域，基体領
域，およびドレイン領域を有してサイリスタ構成とさ
れ、かつソース領域とウエル領域との表面に、DSA法に
よつて自己整合的にチャンネル領域を形成させ、チャン
ネル領域にゲート絶縁膜を介して形成されるゲート電極
により制御可能にした竪型IGBTにおいて、まず、チャン
ネル領域の形成時に、このチャンネル領域の表面濃度
を、素子構成のしきい値電圧がおゝよそ５〜10V程度に
なるように３〜５×1017cm-3に設定させ、ついで、同表
面側から５×1013〜８×1014cm-2の照射量の電子線を照
射した後、おゝよそ300℃の温度で２〜５時間のアニー
ル処理をして、電子線照射時に低下したしきい値電圧
を、おゝよそ２〜5V程度まで回復させるようにしたか
ら、中間段階での素子構成に電子線照射をなして製造終
了した後のしきい値電圧を、常時，所定の値であるとこ
ろの，おゝよそ２〜5Vの範囲に維持し得ると共に、高温
度によるしきい値電圧の低減に対しても、最低のしきい
値電圧を効果的に保持でき、しかも、この種のサイリス
タ構成におけるラッチアップ対策をも自動的に講ずるこ
とができて、製造工程自体の簡略化をも図り得るなどの
優れた特長を有するものである。
形で直列に隣接するソース領域，ウエル領域，基体領
域，およびドレイン領域を有してサイリスタ構成とさ
れ、かつソース領域とウエル領域との表面に、DSA法に
よつて自己整合的にチャンネル領域を形成させ、チャン
ネル領域にゲート絶縁膜を介して形成されるゲート電極
により制御可能にした竪型IGBTにおいて、まず、チャン
ネル領域の形成時に、このチャンネル領域の表面濃度
を、素子構成のしきい値電圧がおゝよそ５〜10V程度に
なるように３〜５×1017cm-3に設定させ、ついで、同表
面側から５×1013〜８×1014cm-2の照射量の電子線を照
射した後、おゝよそ300℃の温度で２〜５時間のアニー
ル処理をして、電子線照射時に低下したしきい値電圧
を、おゝよそ２〜5V程度まで回復させるようにしたか
ら、中間段階での素子構成に電子線照射をなして製造終
了した後のしきい値電圧を、常時，所定の値であるとこ
ろの，おゝよそ２〜5Vの範囲に維持し得ると共に、高温
度によるしきい値電圧の低減に対しても、最低のしきい
値電圧を効果的に保持でき、しかも、この種のサイリス
タ構成におけるラッチアップ対策をも自動的に講ずるこ
とができて、製造工程自体の簡略化をも図り得るなどの
優れた特長を有するものである。
第１図はこの発明に係る半導体装置の製造方法の一実施
例を適用した竪型IGBTの概要構成を示す断面図、第２図
（ａ）ないし（ｄ）は同上竪型IGBTの製造態様の概要を
工程順に示すそれぞれ断面図、第３図は同上方法でのア
ニール処理時におけるしきい値電圧，およびターンオフ
時間と、アニール処理時間との関係を示す説明図であ
り、また、第４図は同上従来例による竪型IGBTの概要構
成を示す断面図である。 21……p+シリコン基板、22……高濃度n+層、23……低不
純物濃度のn-層、24……ｐウエル層、25……n+型ソース
層、26……チャンネル領域、27……ゲート絶縁膜、28…
…ゲート電極28、29……ソース電極、30……ドレイン電
極。
例を適用した竪型IGBTの概要構成を示す断面図、第２図
（ａ）ないし（ｄ）は同上竪型IGBTの製造態様の概要を
工程順に示すそれぞれ断面図、第３図は同上方法でのア
ニール処理時におけるしきい値電圧，およびターンオフ
時間と、アニール処理時間との関係を示す説明図であ
り、また、第４図は同上従来例による竪型IGBTの概要構
成を示す断面図である。 21……p+シリコン基板、22……高濃度n+層、23……低不
純物濃度のn-層、24……ｐウエル層、25……n+型ソース
層、26……チャンネル領域、27……ゲート絶縁膜、28…
…ゲート電極28、29……ソース電極、30……ドレイン電
極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒ ｏｎｉｃｓ，Ｖｏｌ．26［12］（Ｄｅｃ. 1983），Ｂａｌｉｇａ ｅｔ ａｌ．： “Ｉｍｐｒｏｖｉｎｇ ｔｈｅ Ｒｅｖｅ ｒｓｅ Ｒｅｃｏｖｅｒｙ ｏｆ Ｐｏｗ ｅｒ ＭＯＳＦＥＴ Ｉｎｔｅｇｒａｌ Ｄｉｏｄｅｓ ｂｙ Ｅｌｅｃｔｒｏｎ Ｉｒｒａｄｉａｔｉｏｎ，”ＰＰ．1133− 1141
Claims (1)
- 【請求項１】相互に逆の導電型で直列に隣接するソース
領域，ウエル領域，基体領域，およびドレイン領域を有
し、かつ前記ソース領域とウエル領域との表面に、DSA
法によって自己整合的にチャンネル領域を形成した素子
構成とされ、前記チャンネル領域にゲート絶縁膜を介し
て形成したゲート電極により制御される堅型IGBTにおい
て、前記チャンネル領域の形成時に、まず、その表面濃
度を、素子構成のしきい値電圧がおゝよそ５〜10V程度
になるように３〜５×1017cm-3に設定させ、ついで、５
×1013〜８×1014cm-2の照射量の電子線を照射した後、
おゝよそ300℃の温度で２〜５時間のアニール処理し
て、電子線照射時に低下した前記しきい値電圧を、おゝ
よそ２〜5V程度まで回復させるようにしたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059521A JPH0728036B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059521A JPH0728036B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63226072A JPS63226072A (ja) | 1988-09-20 |
| JPH0728036B2 true JPH0728036B2 (ja) | 1995-03-29 |
Family
ID=13115650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62059521A Expired - Lifetime JPH0728036B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728036B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013111568A1 (ja) * | 2012-01-23 | 2013-08-01 | 株式会社デンソー | 半導体装置およびその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02185069A (ja) * | 1988-12-02 | 1990-07-19 | Motorola Inc | 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス |
| JP2753331B2 (ja) * | 1989-06-26 | 1998-05-20 | 株式会社日立製作所 | 半導体装置 |
| KR102251761B1 (ko) * | 2019-11-27 | 2021-05-14 | 현대모비스 주식회사 | 전력 반도체 소자 |
-
1987
- 1987-03-13 JP JP62059521A patent/JPH0728036B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ｓｏｌｉｄ−ＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．２６［１２（Ｄｅｃ．１９８３），Ｂａｌｉｇａｅｔａｌ．："ＩｍｐｒｏｖｉｎｇｔｈｅＲｅｖｅｒｓｅＲｅｃｏｖｅｒｙｏｆＰｏｗｅｒＭＯＳＦＥＴＩｎｔｅｇｒａｌＤｉｏｄｅｓｂｙＥｌｅｃｔｒｏｎＩｒｒａｄｉａｔｉｏｎ，"ＰＰ．１１３３−１１４１ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013111568A1 (ja) * | 2012-01-23 | 2013-08-01 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP2013175707A (ja) * | 2012-01-23 | 2013-09-05 | Denso Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63226072A (ja) | 1988-09-20 |
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