JPH0728030B2 - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPH0728030B2 JPH0728030B2 JP63224206A JP22420688A JPH0728030B2 JP H0728030 B2 JPH0728030 B2 JP H0728030B2 JP 63224206 A JP63224206 A JP 63224206A JP 22420688 A JP22420688 A JP 22420688A JP H0728030 B2 JPH0728030 B2 JP H0728030B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電荷結合素子（以下,CCDとも呼ぶ）に関
し、さらに詳しくは、並列に入力される電荷を直列に振
り分けて出力する電荷結合素子の改良に係るものであ
る。
し、さらに詳しくは、並列に入力される電荷を直列に振
り分けて出力する電荷結合素子の改良に係るものであ
る。
近年、アナログメモリ，固体撮像素子，遅延線などにCC
Dを用いた素子構成が盛んに開発されており、これらの
素子構成については、比較的小さなチップ上にあつて、
いかに多くの段数をもつたCCDを組み込むかゞ設計上の
重要な課題とされ、特に、転送する電荷を並列に入力し
て、直列に出力する，いわゆるパラレル／シリアル変換
部の構成が、高集積化に際しての問題点になつている。
Dを用いた素子構成が盛んに開発されており、これらの
素子構成については、比較的小さなチップ上にあつて、
いかに多くの段数をもつたCCDを組み込むかゞ設計上の
重要な課題とされ、特に、転送する電荷を並列に入力し
て、直列に出力する，いわゆるパラレル／シリアル変換
部の構成が、高集積化に際しての問題点になつている。
しかして、このような構成上の問題点を解決するため
に、最近に至つて、直列転送用CCD（以下，シリアルCCD
とも呼ぶ）を複数本設けることにより、そのピッチ間隔
を緩和し、結果的に素子構成の高集積化を図るようにし
たものが提案されている。
に、最近に至つて、直列転送用CCD（以下，シリアルCCD
とも呼ぶ）を複数本設けることにより、そのピッチ間隔
を緩和し、結果的に素子構成の高集積化を図るようにし
たものが提案されている。
第８図はこの構成をインターライン転送方式による固定
撮像素子に適用した場合でのCCDの平面パターン図であ
る。
撮像素子に適用した場合でのCCDの平面パターン図であ
る。
こゝで、この種の固体撮像素子においては、一般に、シ
リアルCCDを水平CCD,パラレル転送用CCDを垂直CCDと呼
ぶので、次の説明では、この名称を用いることゝし、ま
た、CCDの種類は、全て埋め込みチャネル型とする。
リアルCCDを水平CCD,パラレル転送用CCDを垂直CCDと呼
ぶので、次の説明では、この名称を用いることゝし、ま
た、CCDの種類は、全て埋め込みチャネル型とする。
この第８図従来例構成において、符号１は２次元的に配
列されたフォトダイオード、２は垂直CCDチャネル３に
フォトダイオード１から電荷を転送するための転送ゲー
ト、４は垂直CCDチャネル３の最終電極であつて、端子
φVLに接続されている。なお、前記垂直CCDチャネル３
には、最終電極４以外に転送電極が設けられているが、
この図では省略した。
列されたフォトダイオード、２は垂直CCDチャネル３に
フォトダイオード１から電荷を転送するための転送ゲー
ト、４は垂直CCDチャネル３の最終電極であつて、端子
φVLに接続されている。なお、前記垂直CCDチャネル３
には、最終電極４以外に転送電極が設けられているが、
この図では省略した。
また、５は第１の水平チャネルにあたる水平CCDチャネ
ル、６は第２の水平チャネルにあたる水平CCDチャネ
ル、７〜10は水平CCDの転送電極であつて、電極7,8およ
び電極9,10は、各々端子H1およびH2に接続さており、か
つ電極8,10下のポテンシャルは、電極7,9のそれよりも
浅く設定され、これらの水平CCDチャネル5,6によつて、
いわゆる,2相駆動方式のCCDを形成している。
ル、６は第２の水平チャネルにあたる水平CCDチャネ
ル、７〜10は水平CCDの転送電極であつて、電極7,8およ
び電極9,10は、各々端子H1およびH2に接続さており、か
つ電極8,10下のポテンシャルは、電極7,9のそれよりも
浅く設定され、これらの水平CCDチャネル5,6によつて、
いわゆる,2相駆動方式のCCDを形成している。
さらに、11は水平CCDチャネル５から水平CCDチャネル６
への電荷転送を制御するための制御ゲート電極であつ
て、端子HTに接続されており、15は制御ゲート電極11の
下層の転送チャネルを示している。
への電荷転送を制御するための制御ゲート電極であつ
て、端子HTに接続されており、15は制御ゲート電極11の
下層の転送チャネルを示している。
すなわち，この第８図に示す固体撮像素子の例では、垂
直CCDチャネル３から転送されてくる電荷を、１列おき
に各水平CCDチャネル5,6に振り分けることによつて、水
平CCDのピッチ間隔Pcを画素ピッチ間隔Pxの２倍とし、
画素数の増加に伴なう水平CCDのピッチ間隔の減少を緩
和するようにしているのである。
直CCDチャネル３から転送されてくる電荷を、１列おき
に各水平CCDチャネル5,6に振り分けることによつて、水
平CCDのピッチ間隔Pcを画素ピッチ間隔Pxの２倍とし、
画素数の増加に伴なう水平CCDのピッチ間隔の減少を緩
和するようにしているのである。
次に、前記第８図構成による固体撮像素子において、そ
の電荷の振り分け動作を、第９図および第10図について
述べる。
の電荷の振り分け動作を、第９図および第10図について
述べる。
第９図は電荷の振り分け時に、前記第８図構成での各端
子に印加されるクロックパルスのタイムチャートを示し
ており、同図中，（ａ）〜（ｄ）として示すパルスは、
各々端子φVL,H1,HT,H2に印加される。
子に印加されるクロックパルスのタイムチャートを示し
ており、同図中，（ａ）〜（ｄ）として示すパルスは、
各々端子φVL,H1,HT,H2に印加される。
また、第10図は前記第８図構成のX-X断面での各時刻に
おけるポテンシャルの変化と信号電荷（図中斜線で表
示）の動きとを模式的に示した説明図である。
おけるポテンシャルの変化と信号電荷（図中斜線で表
示）の動きとを模式的に示した説明図である。
こゝでまず、時刻t1において、各端子φVL,H1,H2に印加
されるクロックパルスは、全て“H"レベルとなり、垂直
CCDチャネル３から水平CCDチャネル５の電極7,9下に電
荷が転送され、これらの各電荷は、電極8,10で形成され
るポテンシャルバリアのために、水平CCDチャネル５の
中で分離状態になる。ついで、時刻t2になると、端子HT
が“H"レベルとなり、水平CCDチャネル５の電極９に転
送された電荷が、制御ゲート電極11下の転送チャネル15
に転送される。さらに、時刻t3には、各端子H1,H2が
“L"レベルとなり、この電荷が、制御ゲート電極11下に
保持される。そして、時刻t4になると、再度，端子H1が
“H"レベルとなり、制御ゲート電極11下の転送チャネル
15内の電荷が、水平CCDチャネル６の電極７下に転送さ
れ、時刻t5には、その転送が完了する。この間，水平CC
Dチャネル５の電極７下に転送された電荷は、その場所
から移動することがない。
されるクロックパルスは、全て“H"レベルとなり、垂直
CCDチャネル３から水平CCDチャネル５の電極7,9下に電
荷が転送され、これらの各電荷は、電極8,10で形成され
るポテンシャルバリアのために、水平CCDチャネル５の
中で分離状態になる。ついで、時刻t2になると、端子HT
が“H"レベルとなり、水平CCDチャネル５の電極９に転
送された電荷が、制御ゲート電極11下の転送チャネル15
に転送される。さらに、時刻t3には、各端子H1,H2が
“L"レベルとなり、この電荷が、制御ゲート電極11下に
保持される。そして、時刻t4になると、再度，端子H1が
“H"レベルとなり、制御ゲート電極11下の転送チャネル
15内の電荷が、水平CCDチャネル６の電極７下に転送さ
れ、時刻t5には、その転送が完了する。この間，水平CC
Dチャネル５の電極７下に転送された電荷は、その場所
から移動することがない。
すなわち，このようにして、前記第８図に示す実施例構
成では、垂直CCDチャネル３から転送されてくる電荷
を、１列おきに水平CCDチャネル5,6の電極７下へ振り分
け得るのである。
成では、垂直CCDチャネル３から転送されてくる電荷
を、１列おきに水平CCDチャネル5,6の電極７下へ振り分
け得るのである。
なお、転送が完了した電荷は、時刻t6以降に水平CCDチ
ャネル5,6の電極に印加される２相クロックにより、水
平CCDチャネル5,6内で左方向に転送されて、図示しない
出力部から出力される。
ャネル5,6の電極に印加される２相クロックにより、水
平CCDチャネル5,6内で左方向に転送されて、図示しない
出力部から出力される。
しかして、前記第８図従来例構成の場合にあつて、各電
極７〜11を形成する手順は、次のようにしてなされる。
極７〜11を形成する手順は、次のようにしてなされる。
すなわち，まず、制御ゲート電極11を形成し、その後，
各電極7,9を形成する。ついで、水平CCDチャネル5,6に
おけるチャネル領域内に、ポテンシャルを浅く設定する
ためのイオン注入を、各電極7,9に対してセルフアライ
ンで行なう。そして、最後に電極8,10を形成するのであ
る。
各電極7,9を形成する。ついで、水平CCDチャネル5,6に
おけるチャネル領域内に、ポテンシャルを浅く設定する
ためのイオン注入を、各電極7,9に対してセルフアライ
ンで行なう。そして、最後に電極8,10を形成するのであ
る。
従つて、この第８図従来例構成にあつては、各電極構成
が、制御ゲート電極11と電極7,9と電極8,10との３層電
極構造となつており、このために制御ゲート電極11と各
電極７〜10とが直交する領域では、各電極相互間での段
差が大きくされることから、個々の電極の断線，電極間
のショートなどの不良を発生し易くなり、この点が、こ
れらの各電極７〜10の形成時におけるCCDの製造歩留り
を低下させる要因となるものであつた。
が、制御ゲート電極11と電極7,9と電極8,10との３層電
極構造となつており、このために制御ゲート電極11と各
電極７〜10とが直交する領域では、各電極相互間での段
差が大きくされることから、個々の電極の断線，電極間
のショートなどの不良を発生し易くなり、この点が、こ
れらの各電極７〜10の形成時におけるCCDの製造歩留り
を低下させる要因となるものであつた。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、制御ゲート
電極を省略した２層電極構造によつて、水平CCD間での
電荷の振り分けを可能にし得るようにした，この種の電
荷結合素子を提供することである。
なされたもので、その目的とするところは、制御ゲート
電極を省略した２層電極構造によつて、水平CCD間での
電荷の振り分けを可能にし得るようにした，この種の電
荷結合素子を提供することである。
前記目的を達成するために、この発明に係る電荷結合素
子は、第1,および第２の水平チャネルを接続する転送チ
ャネルの上層に、半導体基板と同一導電形，同一電位の
不純物層を設けて、転送チャネルのチャネルポテンシャ
ルを水平チャネルのピンニングポテンシャルよりも浅く
設定させ、かつ電気的に共通でない少なくとも３個以上
の電極を単位として周期的に配置されるゲート電極を、
水平チャネル上に設けたものである。
子は、第1,および第２の水平チャネルを接続する転送チ
ャネルの上層に、半導体基板と同一導電形，同一電位の
不純物層を設けて、転送チャネルのチャネルポテンシャ
ルを水平チャネルのピンニングポテンシャルよりも浅く
設定させ、かつ電気的に共通でない少なくとも３個以上
の電極を単位として周期的に配置されるゲート電極を、
水平チャネル上に設けたものである。
すなわち，この発明は、第１導電形の半導体基板上に形
成された第２導電形の垂直チャネルと、この垂直チャネ
ルに接続された第２導電形の第１の水平チャネルと、こ
の第１の水平チャネルに対して一定の間隔で設けられた
第２導電形の第２の水平チャネルと、これらの第1,およ
び第２の水平チャネルを接続する第２導電形の転送チャ
ネルとを有し、前記第1,および第２の水平チャネル上に
設けられるゲート電極群に、クロックパルスを印加させ
て、第１の水平チャネル内の電荷を第２の水平チャネル
に転送させるようにした電荷結合素子において、前記転
送チャネルの上層に、前記半導体基板と同一導電形，同
一電位の不純物層を形成して、そのチャネルポテンシャ
ルを前記第１の水平チャネルのピンニングポテンシャル
よりも深く設定させ、また、前記ゲート電極群について
は、電気的に共通でない少なくとも３個以上の電極を単
位として周期的に配置させたことを特徴とする電荷結合
素子である。
成された第２導電形の垂直チャネルと、この垂直チャネ
ルに接続された第２導電形の第１の水平チャネルと、こ
の第１の水平チャネルに対して一定の間隔で設けられた
第２導電形の第２の水平チャネルと、これらの第1,およ
び第２の水平チャネルを接続する第２導電形の転送チャ
ネルとを有し、前記第1,および第２の水平チャネル上に
設けられるゲート電極群に、クロックパルスを印加させ
て、第１の水平チャネル内の電荷を第２の水平チャネル
に転送させるようにした電荷結合素子において、前記転
送チャネルの上層に、前記半導体基板と同一導電形，同
一電位の不純物層を形成して、そのチャネルポテンシャ
ルを前記第１の水平チャネルのピンニングポテンシャル
よりも深く設定させ、また、前記ゲート電極群について
は、電気的に共通でない少なくとも３個以上の電極を単
位として周期的に配置させたことを特徴とする電荷結合
素子である。
従つて、この発明の場合，転送チャネル内には、その上
層に設けられた不純物層によつてピンニングポテンシャ
ルが形成され、その値は、ゲート電極に印加されるクロ
ックによつて変化しないため、水平チャネル上に設けら
れたゲート電極に印加するクロックにより、第１の水平
チャネルから第２の水平チャネルに電荷を転送できるの
である。
層に設けられた不純物層によつてピンニングポテンシャ
ルが形成され、その値は、ゲート電極に印加されるクロ
ックによつて変化しないため、水平チャネル上に設けら
れたゲート電極に印加するクロックにより、第１の水平
チャネルから第２の水平チャネルに電荷を転送できるの
である。
以下，この発明に係る電荷結合素子につき、実施例を挙
げて詳細に説明する。
げて詳細に説明する。
まず、この発明による電荷結合素子の実施例を説明する
のに先立ち、この種の電荷結合素子における表面チャネ
ルピンニング現象について詳細に述べる。
のに先立ち、この種の電荷結合素子における表面チャネ
ルピンニング現象について詳細に述べる。
第５図（ａ），（ｂ）は、ゲート電極に印加する電圧
と、埋め込みチャネル型CCD（以下,BCCDとも呼ぶ）の深
さ方向のバンドとの関係を示した説明図であり、また、
第６図は、ゲート電圧と、第５図のバンドが示すポテン
シャルの極小点との関係を示した特性図である。
と、埋め込みチャネル型CCD（以下,BCCDとも呼ぶ）の深
さ方向のバンドとの関係を示した説明図であり、また、
第６図は、ゲート電圧と、第５図のバンドが示すポテン
シャルの極小点との関係を示した特性図である。
BCCDは、空乏化した埋め込みチャネル層に作られるポテ
ンシャル分布を、ゲート電極に印加するクロックパルス
により変化させ、これによつて多数キャリアを転送させ
る素子であり、前記した表面チャネルピンニングは、こ
のBCCDに見られる特徴的な現象である。
ンシャル分布を、ゲート電極に印加するクロックパルス
により変化させ、これによつて多数キャリアを転送させ
る素子であり、前記した表面チャネルピンニングは、こ
のBCCDに見られる特徴的な現象である。
しかして、第５図（ａ）はゲート電極に印加される電圧
VGが“0"の場合でのBCCDの深さ方向のバンドを示してお
り、ECおよびEVは、それぞれに伝導帯，価電子帯の端を
示し、EFPは、Ｐ形シリコン基板のフエルミ準位で、基
板が接地されているために、この値は0Vに相当する。な
お、同図中，ハッチング部は、電子の存在する領域を示
している。
VGが“0"の場合でのBCCDの深さ方向のバンドを示してお
り、ECおよびEVは、それぞれに伝導帯，価電子帯の端を
示し、EFPは、Ｐ形シリコン基板のフエルミ準位で、基
板が接地されているために、この値は0Vに相当する。な
お、同図中，ハッチング部は、電子の存在する領域を示
している。
こゝで、BCCDにおける埋め込みチャネル層は、外部から
完全に空乏化されており、この部分に存在するドナー形
固定電荷によつて、バンドが下方に曲げられてポテンシ
ャルの極小値ψmin Oを生ずる。この極小値は、ゲート
電圧VGに依存しており、この依存性をグラフに示したの
が、第６図に見られる直線である。そしてこの場合、ゲ
ート電圧VGを増せば、この極小値も増すことになるが、
ゲート電圧VGに負電圧を印加させてゆくと、あるゲート
電圧VP以下では、そのポテンシャル極小値ψmin Pから
変化しなくなる。これは、ゲート電圧VGを負にもつてゆ
くと、ある電圧において、第５図（ｂ）で示したよう
に、酸化膜と埋め込みチャネル界面における埋め込みチ
ャネルの価電子帯の位置が、ｐ形シリコン基板中のそれ
と等しくなるためである。従つて、これ以上，ゲートに
負電圧を印加して、バンドを上方に曲げようとしても、
埋め込みチャネルと酸化膜界面には、BCCD周辺に存在す
るｐ形基板と同電位のチャネルストップ層から正孔が補
給されて、バンドの曲がりが固定されることになる。す
なわち，これが、いわゆる，表面チャネルピンニングと
呼ばれる現象である。
完全に空乏化されており、この部分に存在するドナー形
固定電荷によつて、バンドが下方に曲げられてポテンシ
ャルの極小値ψmin Oを生ずる。この極小値は、ゲート
電圧VGに依存しており、この依存性をグラフに示したの
が、第６図に見られる直線である。そしてこの場合、ゲ
ート電圧VGを増せば、この極小値も増すことになるが、
ゲート電圧VGに負電圧を印加させてゆくと、あるゲート
電圧VP以下では、そのポテンシャル極小値ψmin Pから
変化しなくなる。これは、ゲート電圧VGを負にもつてゆ
くと、ある電圧において、第５図（ｂ）で示したよう
に、酸化膜と埋め込みチャネル界面における埋め込みチ
ャネルの価電子帯の位置が、ｐ形シリコン基板中のそれ
と等しくなるためである。従つて、これ以上，ゲートに
負電圧を印加して、バンドを上方に曲げようとしても、
埋め込みチャネルと酸化膜界面には、BCCD周辺に存在す
るｐ形基板と同電位のチャネルストップ層から正孔が補
給されて、バンドの曲がりが固定されることになる。す
なわち，これが、いわゆる，表面チャネルピンニングと
呼ばれる現象である。
しかして、この表面チャネルピンニングは、埋め込みチ
ャネルのゲート電極側の端が、基板電位に固定されるた
めに生ずる現象であるから、ゲート電極に負電圧を印加
しなくても、ｎ形埋め込みチャネル層の表面にｐ形層を
設け、その電位をｐ形基板と同電位にすることによつて
も、同様な現象を実現できる。すなわち，このように構
成させることで、ゲート電位にかゝわりなく、バンドの
曲がりが固定されているため、結果的には、ゲート電極
が不要になる。
ャネルのゲート電極側の端が、基板電位に固定されるた
めに生ずる現象であるから、ゲート電極に負電圧を印加
しなくても、ｎ形埋め込みチャネル層の表面にｐ形層を
設け、その電位をｐ形基板と同電位にすることによつて
も、同様な現象を実現できる。すなわち，このように構
成させることで、ゲート電位にかゝわりなく、バンドの
曲がりが固定されているため、結果的には、ゲート電極
が不要になる。
第７図はこの状態の一例を表わしたBCCDにおけるところ
の，電荷転送方向と垂直な方向の概略断面図である。こ
の場合は、ｐ形半導体基板21でのｎ形埋め込みチャネル
層22の周囲にあつて、信号電荷をこの埋め込みチャネル
内に閉じ込めるためのチャネルストップ領域23を形成し
たものであり、同チャネルストップ領域23は、高濃度の
p+領域からなり、ｐ形半導体基板21と同電位にされてい
る。従つて、このようにｎ形埋め込みチャネル層22の表
面に、ｐ形の不純物領域24を設けるだけの構成により、
チャネルストップ領域23を介してその電位をｐ形半導体
基板21と同電位にすることができるのである。
の，電荷転送方向と垂直な方向の概略断面図である。こ
の場合は、ｐ形半導体基板21でのｎ形埋め込みチャネル
層22の周囲にあつて、信号電荷をこの埋め込みチャネル
内に閉じ込めるためのチャネルストップ領域23を形成し
たものであり、同チャネルストップ領域23は、高濃度の
p+領域からなり、ｐ形半導体基板21と同電位にされてい
る。従つて、このようにｎ形埋め込みチャネル層22の表
面に、ｐ形の不純物領域24を設けるだけの構成により、
チャネルストップ領域23を介してその電位をｐ形半導体
基板21と同電位にすることができるのである。
次に、この発明の一実施例を適用した電荷結合素子につ
き、第１図ないし第４図を参照して詳細に述べる。
き、第１図ないし第４図を参照して詳細に述べる。
この実施例は、シリアル転送用CCD間の接続構成を、イ
ンターライン転送方式による固体撮像素子に適用した場
合である。
ンターライン転送方式による固体撮像素子に適用した場
合である。
第１図はこの実施例によるCCDの概要構成を示す平面パ
ターン図、第２図は同上第１図のY-Y線部における概要
構成を模式的に示した断面図であつて、第１図中，前記
第８図と同一符号は同一または相当部分を示している。
ターン図、第２図は同上第１図のY-Y線部における概要
構成を模式的に示した断面図であつて、第１図中，前記
第８図と同一符号は同一または相当部分を示している。
これらの第１図および第２図においても、符号１は２次
元的に配列されたフォトダイオード、２は垂直CCDチャ
ネル３にフォトダイオード１から電荷を転送するための
転送ゲート、４は垂直CCDチャネル３の最終電極で、端
子φVLに接続されている。また、5,6は第1,および第２
の水平CCDチャネル、5a,6aはこれらの各水平CCDチャン
ル5,6を形成するｎ形の埋め込み層、７〜10は水平CCDの
転送電極であつて、この実施例では、２相駆動CCDの電
極を構成する電極7,8が、前記従来例の場合とは異なり
電気的に独立されて、それぞれに端子H1,H1′に接続さ
れ、かつ電極9,10が、端子H2に接続されている。さら
に、12は前記第１の水平CCDチャネル５と第２の水平CCD
チャネル６とを接続する転送チャネル、12aは前記した
不純物層にあたるｐ形の半導体層、12bは前記埋め込み
層5a,6aよりも不純物濃度を高くして形成したn+形の半
導体層であり、13はｐ形のシリコン半導体基板、14はｐ
形の高濃度半導体層によつて形成したチャネルストップ
層である。
元的に配列されたフォトダイオード、２は垂直CCDチャ
ネル３にフォトダイオード１から電荷を転送するための
転送ゲート、４は垂直CCDチャネル３の最終電極で、端
子φVLに接続されている。また、5,6は第1,および第２
の水平CCDチャネル、5a,6aはこれらの各水平CCDチャン
ル5,6を形成するｎ形の埋め込み層、７〜10は水平CCDの
転送電極であつて、この実施例では、２相駆動CCDの電
極を構成する電極7,8が、前記従来例の場合とは異なり
電気的に独立されて、それぞれに端子H1,H1′に接続さ
れ、かつ電極9,10が、端子H2に接続されている。さら
に、12は前記第１の水平CCDチャネル５と第２の水平CCD
チャネル６とを接続する転送チャネル、12aは前記した
不純物層にあたるｐ形の半導体層、12bは前記埋め込み
層5a,6aよりも不純物濃度を高くして形成したn+形の半
導体層であり、13はｐ形のシリコン半導体基板、14はｐ
形の高濃度半導体層によつて形成したチャネルストップ
層である。
そして、前記ｐ形半導体層12aは、第２図での紙面に垂
直な方向に存在するチャネルストップ層（図示せず）を
介してｐ形シリコン半導体基板13と電気的に接続されて
おり、このために前記転送チャネル12は、前記した表面
チャネルピンニングの状態にあつて、その内部のポテン
シャルは、電極７〜10の影響を受けることがない。
直な方向に存在するチャネルストップ層（図示せず）を
介してｐ形シリコン半導体基板13と電気的に接続されて
おり、このために前記転送チャネル12は、前記した表面
チャネルピンニングの状態にあつて、その内部のポテン
シャルは、電極７〜10の影響を受けることがない。
また、第３図は電荷の振り分け時に、前記第１図構成で
の各端子に印加されるクロックパルスのタイムチャート
を示しており、同図中，（ａ）〜（ｄ）として示すパル
スは、各々端子φVL,H1,H1′,H2に印加される。さら
に、第４図は前記第１図構成でのY-Y断面における各時
刻のポテンシャルの変化と信号電荷（図中斜線で表示）
の動きとを模式的に示した説明図であり、同図中，ΔV2
は電極８下のポテンシャルと電極９下のポテンシャルと
の差を示し、ΔV3は電極８下のポテンシャルと電極７下
のポテンシャルとの差を示している。
の各端子に印加されるクロックパルスのタイムチャート
を示しており、同図中，（ａ）〜（ｄ）として示すパル
スは、各々端子φVL,H1,H1′,H2に印加される。さら
に、第４図は前記第１図構成でのY-Y断面における各時
刻のポテンシャルの変化と信号電荷（図中斜線で表示）
の動きとを模式的に示した説明図であり、同図中，ΔV2
は電極８下のポテンシャルと電極９下のポテンシャルと
の差を示し、ΔV3は電極８下のポテンシャルと電極７下
のポテンシャルとの差を示している。
続いて、前記第１図実施例構成による固体撮像素子にお
いて、その電荷の振り分け動作を、これらの第３図およ
び第４図について述べる。
いて、その電荷の振り分け動作を、これらの第３図およ
び第４図について述べる。
この実施例の場合，クロックパルスは、前記従来例の場
合とは異なつて、３値のパルスが印加される。すなわ
ち，第３図において、まず、時刻t1で各端子φVL,H1,H2
に印加されるクロックパルスは、全て“H"レベルとな
り、垂直CCDチャネル３から水平CCDチャネル５の電極7,
9下のポテンシャルウエルに電荷が転送され、かつ時刻t
2になると、端子φVLが最低レベル“LL"となつて、この
垂直CCDチャネル３から水平CCDチャネル５への電荷の転
送が終了する。
合とは異なつて、３値のパルスが印加される。すなわ
ち，第３図において、まず、時刻t1で各端子φVL,H1,H2
に印加されるクロックパルスは、全て“H"レベルとな
り、垂直CCDチャネル３から水平CCDチャネル５の電極7,
9下のポテンシャルウエルに電荷が転送され、かつ時刻t
2になると、端子φVLが最低レベル“LL"となつて、この
垂直CCDチャネル３から水平CCDチャネル５への電荷の転
送が終了する。
ついで、時刻t3になると、端子H1に印加されるクロック
パルスが“H"レベルのまゝで、各端子H1′,H2に印加さ
れるクロックパルスが最低レベル“LL"となる。先にも
述べたように、BCCD内でのポテンシャルミニマムは、ピ
ンニングポテンシャルを越えて浅くなることはないが、
しかし、転送チャネル12に形成されているn+形半導体層
12bでのポテンシャルが、水平CCDチャネル５のピンニン
グポテンシャルよりも深くなつているため、第４図に示
したポテンシャル差ΔV4が生ずることになる。そして、
これにより水平CCDチャネル５の電極９下にあつた信号
電荷が、転送チャネル12を経て水平CCDチャネル６の電
極７下のポテンシャルウエルに転送される。なお、この
時，電極８には、電極9,10と同じく最低レベル“LL"の
クロックパルスが印加されているので、水平CCDチャネ
ル５の電極９下の電荷は、水平CCDチャネル５の電極７
下のポテンシャルウエルに対しては、そのポテンシャル
バリアΔV2のために転送されることがない。
パルスが“H"レベルのまゝで、各端子H1′,H2に印加さ
れるクロックパルスが最低レベル“LL"となる。先にも
述べたように、BCCD内でのポテンシャルミニマムは、ピ
ンニングポテンシャルを越えて浅くなることはないが、
しかし、転送チャネル12に形成されているn+形半導体層
12bでのポテンシャルが、水平CCDチャネル５のピンニン
グポテンシャルよりも深くなつているため、第４図に示
したポテンシャル差ΔV4が生ずることになる。そして、
これにより水平CCDチャネル５の電極９下にあつた信号
電荷が、転送チャネル12を経て水平CCDチャネル６の電
極７下のポテンシャルウエルに転送される。なお、この
時，電極８には、電極9,10と同じく最低レベル“LL"の
クロックパルスが印加されているので、水平CCDチャネ
ル５の電極９下の電荷は、水平CCDチャネル５の電極７
下のポテンシャルウエルに対しては、そのポテンシャル
バリアΔV2のために転送されることがない。
そして、時刻t4になると、前記各端子H1′,H2が“L"レ
ベルとなつて電荷の振り分けが完了するが，この時，水
平CCDチャネル５の電極７下のポテンシャルウエルに転
送されてきた電荷は、端子H1が“L"レベル，端子H2が
“H"レベルとなることがないので移動せず、その後，時
刻t5に至つて、前記各端子H1,H1′,H2が“L"レベルとな
り、以後，前記第９図の時刻t6以降と全く同様な動作が
なされるのである。
ベルとなつて電荷の振り分けが完了するが，この時，水
平CCDチャネル５の電極７下のポテンシャルウエルに転
送されてきた電荷は、端子H1が“L"レベル，端子H2が
“H"レベルとなることがないので移動せず、その後，時
刻t5に至つて、前記各端子H1,H1′,H2が“L"レベルとな
り、以後，前記第９図の時刻t6以降と全く同様な動作が
なされるのである。
なお、前記実施例構成においては、電子を信号電荷とし
て扱う場合について述べたが、正孔を信号電荷として扱
うようにしてもよく、この時は、半導体の形を全て反転
させ、かつクロックパルスの極性もまた反転させればよ
い。
て扱う場合について述べたが、正孔を信号電荷として扱
うようにしてもよく、この時は、半導体の形を全て反転
させ、かつクロックパルスの極性もまた反転させればよ
い。
以上詳述したように、この発明によれば、第１導電形の
半導体基板上に形成された第２導電形の垂直チャネル
と、この垂直チャネルに接続された第２導電形の第１の
水平チャネルと、この第１の水平チャネルに対して一定
の間隔で設けられた第２導電形の第２の水平チャネル
と、これらの第1,および第２の水平チャネルを接続する
第２導電形の転送チャネルとを有し、第1,および第２の
水平チャネル上に設けられるゲート電極群に、クロック
パルスを印加させて、第１の水平チャネル内の電荷を第
２の水平チャネルに転送させるようにした電荷結合素子
において、転送チャネルの上層に、半導体基板と同一導
電形，同一電位の不純物層を設け、この不純物層によつ
てピンニングポテンシャルを形成させるようにしたの
で、従来構成で必要とされた転送チャネル上の制御ゲー
ト電極を省略し得るもので、この結果，装置内部構成で
の各電極相互間の段差が解消されて、個々の電極の断
線，電極間のショートなどの不良を防止できて、高密度
のCCDを製造歩留りよく提供し得るなどの優れた特長を
有するものである。
半導体基板上に形成された第２導電形の垂直チャネル
と、この垂直チャネルに接続された第２導電形の第１の
水平チャネルと、この第１の水平チャネルに対して一定
の間隔で設けられた第２導電形の第２の水平チャネル
と、これらの第1,および第２の水平チャネルを接続する
第２導電形の転送チャネルとを有し、第1,および第２の
水平チャネル上に設けられるゲート電極群に、クロック
パルスを印加させて、第１の水平チャネル内の電荷を第
２の水平チャネルに転送させるようにした電荷結合素子
において、転送チャネルの上層に、半導体基板と同一導
電形，同一電位の不純物層を設け、この不純物層によつ
てピンニングポテンシャルを形成させるようにしたの
で、従来構成で必要とされた転送チャネル上の制御ゲー
ト電極を省略し得るもので、この結果，装置内部構成で
の各電極相互間の段差が解消されて、個々の電極の断
線，電極間のショートなどの不良を防止できて、高密度
のCCDを製造歩留りよく提供し得るなどの優れた特長を
有するものである。
第１図はこの発明に係る電荷結合素子の一実施例をイン
ターライン転送方式による固体撮像素子に適用した場合
でのCCDの概要構成を示す平面パターン図、第２図は同
上第１図のY-Y線部における概要構成を模式的に示した
断面図、第３図は同上第１図構成での各端子に印加され
るクロックパルスのタイムチャート、第４図は同上第１
図構成のY-Y断面の各時刻におけるポテンシャルの変化
と信号電荷の動きとを模式的に示した動作説明図、第５
図（ａ），（ｂ）はBCCDにおけるゲート電極に印加する
電圧と深さ方向のバンドとの関係を示した説明図、第６
図は同上ゲート電圧とポテンシャルの極小点との関係を
示した特性図、第７図は同上BCCDにおける電荷転送方向
と垂直な方向の概略断面図であり、また、第８図は従来
例での電荷結合素子をインターライン転送方式による固
体撮像素子に適用した場合でのCCDの概要構成を示す平
面パターン図、第９図は同上第８図構成での各端子に印
加されるクロックパルスのタイムチャート、第10図は同
上第８図構成のX-X断面の各時刻におけるポテンシャル
の変化と信号電荷の動きとを模式的に示した動作説明図
である。 １……フォトダイオード、２……転送ゲート、３……垂
直CCDチャネル、４……最終電極、5,6……水平CCDチャ
ネル、5a,6a……同上ｎ形埋め込み層、７〜10……電
極、12……転送チャネル、12a……ｐ形半導体層、12b…
…n+形半導体層、13……ｐ形シリコン半導体基板、14…
…チャネルストップ領域。
ターライン転送方式による固体撮像素子に適用した場合
でのCCDの概要構成を示す平面パターン図、第２図は同
上第１図のY-Y線部における概要構成を模式的に示した
断面図、第３図は同上第１図構成での各端子に印加され
るクロックパルスのタイムチャート、第４図は同上第１
図構成のY-Y断面の各時刻におけるポテンシャルの変化
と信号電荷の動きとを模式的に示した動作説明図、第５
図（ａ），（ｂ）はBCCDにおけるゲート電極に印加する
電圧と深さ方向のバンドとの関係を示した説明図、第６
図は同上ゲート電圧とポテンシャルの極小点との関係を
示した特性図、第７図は同上BCCDにおける電荷転送方向
と垂直な方向の概略断面図であり、また、第８図は従来
例での電荷結合素子をインターライン転送方式による固
体撮像素子に適用した場合でのCCDの概要構成を示す平
面パターン図、第９図は同上第８図構成での各端子に印
加されるクロックパルスのタイムチャート、第10図は同
上第８図構成のX-X断面の各時刻におけるポテンシャル
の変化と信号電荷の動きとを模式的に示した動作説明図
である。 １……フォトダイオード、２……転送ゲート、３……垂
直CCDチャネル、４……最終電極、5,6……水平CCDチャ
ネル、5a,6a……同上ｎ形埋め込み層、７〜10……電
極、12……転送チャネル、12a……ｐ形半導体層、12b…
…n+形半導体層、13……ｐ形シリコン半導体基板、14…
…チャネルストップ領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/335 Ｆ
Claims (1)
- 【請求項１】第１導電形の半導体基板上に形成された第
２導電形の垂直チャネルと、この垂直チャネルに接続さ
れた第２導電形の第１の水平チャネルと、この第１の水
平チャネルに対して一定の間隔で設けられた第２導電形
の第２の水平チャネルと、これらの第1,および第２の水
平チャネルを接続する第２導電形の転送チャネルとを有
し、前記第1,および第２の水平チャネル上に設けられる
ゲート電極群に、クロックパルスを印加させて、第１の
水平チャネル内の電荷を第２の水平チャネルに転送させ
るようにした電荷結合素子において、前記転送チャネル
の上層に、前記半導体基板と同一導電形，同一電位の不
純物層を形成して、そのチャネルポテンシャルを前記第
１の水平チャネルのピンニングポテンシャルよりも深く
設定させ、また、前記ゲート電極群については、電気的
に共通でない少なくとも３個以上の電極を単位として周
期的に配置させたことを特徴とする電荷結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224206A JPH0728030B2 (ja) | 1988-09-07 | 1988-09-07 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224206A JPH0728030B2 (ja) | 1988-09-07 | 1988-09-07 | 電荷結合素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0272637A JPH0272637A (ja) | 1990-03-12 |
| JPH0728030B2 true JPH0728030B2 (ja) | 1995-03-29 |
Family
ID=16810187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63224206A Expired - Lifetime JPH0728030B2 (ja) | 1988-09-07 | 1988-09-07 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728030B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2547622B2 (ja) * | 1988-08-26 | 1996-10-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JP2888207B2 (ja) * | 1996-10-01 | 1999-05-10 | 日本電気株式会社 | 固体撮像装置及びその駆動方法 |
-
1988
- 1988-09-07 JP JP63224206A patent/JPH0728030B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0272637A (ja) | 1990-03-12 |
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