JPH0727683B2 - Noise reduction circuit for audio signals - Google Patents
Noise reduction circuit for audio signalsInfo
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- JPH0727683B2 JPH0727683B2 JP21703784A JP21703784A JPH0727683B2 JP H0727683 B2 JPH0727683 B2 JP H0727683B2 JP 21703784 A JP21703784 A JP 21703784A JP 21703784 A JP21703784 A JP 21703784A JP H0727683 B2 JPH0727683 B2 JP H0727683B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、テープレコーダの可変速再生等に用いて好適
な、時間軸変換を伴うオーデイオ信号の雑音低減回路に
関する。Description: TECHNICAL FIELD The present invention relates to a noise reduction circuit for audio signals accompanied by time axis conversion, which is suitable for variable speed reproduction of a tape recorder and the like.
テープレコーダの記録内容を短時間で聴取するため、ま
たはそれを文字に書き起こすために、テープを標準走行
速度の例えば２倍または1/2倍の速度で走行させて、記
録された音声を再生させることが行なわれている。この
場合、再生された音声はその周波数が２倍または1/2倍
となつて、原音声より１オクターブ高くまたは低くな
り、聴感上、頗る不自然である。このため、第３図に示
すような時間軸変換回路を用いて、再生音声の高さを原
音声のそれと同じにしていた。以下に、この時間軸変換
回路について説明する。To listen to the recorded contents of the tape recorder in a short time, or to write it into characters, run the tape at a speed twice or half the standard running speed and play the recorded audio. It is being done. In this case, the frequency of the reproduced voice is doubled or halved, which is one octave higher or lower than the original voice, which is unnatural in terms of hearing. For this reason, the height of the reproduced voice is made the same as that of the original voice by using the time axis conversion circuit as shown in FIG. The time axis conversion circuit will be described below.
（10）は時間軸変換回路で、これは周知のように、２個
のメモリ（11）、（12）と２個のスイツチ（13）、（1
4）とから成り、入力信号が一方のメモリ（11）に、書
込みクロツク周波数fwで書込まれると同時に、他方のメ
モリ（12）に書込まれた信号が読出しクロツク周波数fr
で読出される。この書込み、読出しが両メモリ（11）、
（12）で適宜交互に行なわれ、これに同期して両スイツ
チ（13）、（14）が切換えられる。As is well known, (10) is a time axis conversion circuit, which has two memories (11) and (12) and two switches (13) and (1
4) and the input signal is written to one memory (11) at the write clock frequency fw, while the signal written to the other memory (12) is read clock frequency fr.
Read out. This writing and reading are both memory (11),
The steps (13) and (14) are switched alternately in synchronism with (12).
変換回路（10）の時間軸変換率Ｋは次の（１）式のよう
に表わされる。The time-axis conversion rate K of the conversion circuit (10) is expressed by the following equation (1).
Ｋ＝fw/fr ……（１） Ｋ＞１の場合、変換回路（10）は時間軸伸長を行ない、
Ｋ＜１の場合は時間軸圧縮を行なう。K = fw / fr (1) When K> 1, the conversion circuit (10) extends the time axis,
When K <1, time axis compression is performed.
なお、メモリ（11）、（12）としてはデジタルメモリが
用いられるようになつたので、変換回路（10）にはメモ
リ（11）、（12）の前にサンプルホールド回路（15）及
びアナログ／デジタル変換回路（16）が設けられ、変速
再生テープレコーダ（1V）からのアナログ音声信号がデ
ジタル化されてメモリ（11）、（12）に書込まれる。メ
モリ（11）、（12）から読出されたデジタル信号はデジ
タル／アナログ変換回路（17）によつてアナログ音声信
号に変換される。Since digital memories have come to be used as the memories (11) and (12), the conversion circuit (10) has a sample hold circuit (15) and an analog / digital converter before the memories (11) and (12). A digital conversion circuit (16) is provided, and the analog audio signal from the variable speed reproduction tape recorder (1V) is digitized and written in the memories (11) and (12). The digital signals read from the memories (11) and (12) are converted into analog voice signals by the digital / analog conversion circuit (17).
この場合、サンプリングによるスペクトラムの折返し
（aliasing）を避けるために、変換回路（10）の前後に
夫々低域フイルタ（２）、（３）が接続される。In this case, low-pass filters (2) and (3) are connected before and after the conversion circuit (10) in order to avoid aliasing of the spectrum due to sampling.
一方、テープレコーダ等の信号伝送系において発生する
雑音や歪を軽減するために、種々の方式の雑音低減回路
が知られている。On the other hand, various types of noise reduction circuits are known in order to reduce noise and distortion generated in a signal transmission system such as a tape recorder.
次に、第４図を参照しながら、本出願人の既提案に係わ
る雑音低減回路（特開昭56−107648号）について説明す
る。Next, with reference to FIG. 4, a noise reduction circuit (Japanese Patent Laid-Open No. 56-107648) relating to the present applicant's proposal will be described.
第４図において、入力端子（４）からの音声信号は、プ
リエンフアシス回路（21）及び圧縮器（22）において、
高域増強及びレベル圧縮等のエンコード処理を受けた
後、標準テープ走行速度のテープレコーダ（1S）の記録
系に供給される。また、テープレコーダ（1S）の再生信
号は、伸長器（32）及びデエンフアシス回路（31）にお
いて、レベル伸長及び高域減衰等のデコード処理を受け
る。In FIG. 4, the audio signal from the input terminal (4) is fed to the pre-emphasis circuit (21) and the compressor (22).
After being subjected to encoding processing such as high-frequency enhancement and level compression, it is supplied to the recording system of a standard tape running speed tape recorder (1S). The reproduction signal of the tape recorder (1S) is subjected to decoding processing such as level expansion and high frequency attenuation in the decompressor (32) and the de-emphasis circuit (31).
圧縮器（22）は電圧制御増幅器（以下VCAという）（2
3）、加重用エンフアシス回路（24）及び検波回路（2
5）から成り、VCA（23）の出力信号が加重回路（24）を
介して検波回路（25）に供給され、検波回路（25）の出
力直流電圧が制御電圧Vc23としてVCA（23）に供給され
る。The compressor (22) is a voltage controlled amplifier (hereinafter referred to as VCA) (2
3), weighting emphasis circuit (24) and detection circuit (2
5), the output signal of VCA (23) is supplied to the detection circuit (25) via the weighting circuit (24), and the output DC voltage of the detection circuit (25) is supplied to VCA (23) as the control voltage Vc 23. Supplied.
伸長器（32）はVCA（33）、加重用エンフアシス回路（3
4）及び検波器（35）から成り、VCA（33）の入力信号が
加重回路（34）を介して検波回路（35）に供給され、検
波回路（35）の出力直流電圧が制御電圧Vc33としてVCA
（33）に供給される。The expander (32) is the VCA (33) and the weighting emphasis circuit (3
4) and the detector (35), the input signal of the VCA (33) is supplied to the detector circuit (35) via the weighting circuit (34), and the output DC voltage of the detector circuit (35) is the control voltage Vc 33. As VCA
Supplied to (33).
圧縮器（22）のVCA（23）は、その利得G23と制御電圧Vc
23とが次の（２）式を満足するように構成される。但
し、ａは定数である。The VCA (23) of the compressor (22) has its gain G 23 and control voltage Vc.
23 and 23 are configured to satisfy the following expression (2). However, a is a constant.
G23＝a/Vc23 ……（２） また、加重用プリエンフアシス回路（24）を短絡した場
合、VCA（23）の入力、出力をｘ、ｙとして、 Vc23＝by ……（３） が成立するので（但し、ｂは定数である）、両式から
ｘ、ｙの関係は のように表わされる。G 23 = a / Vc 23 (2) When the weighting pre-emphasis circuit (24) is short-circuited, Vc 23 = by (3) Since it holds (however, b is a constant), the relation between x and y is It is expressed as.
伸長器（32）のVCA（33）は、その利得G33と制御電圧Vc
33とが次の（５）式の関係を満足するように構成され
る。The VCA (33) of the expander (32) has its gain G 33 and control voltage Vc.
33 and 33 are configured so as to satisfy the relationship of the following expression (5).
G33＝Vc33/a ……（５） また、加重用プリエンフアシス回路（34）を短絡した場
合、VCA（33）の入力、出力をｙ、ｚとして、 Vc33＝by ……（６） が成立するので、両式からｙ、ｚの関係は のように表わされる。G 33 = Vc 33 / a (5) When the weighting pre-emphasis circuit (34) is short-circuited, the VCA (33) input and output are given as y and z, and Vc 33 = by (6) Therefore, the relation between y and z is It is expressed as.
また、（４）、（７）両式から、圧縮器（22）の入力信
号ｘと伸長器（32）の出力信号ｚとが等しいことが判
る。なお、プリエンフアシス回路（21）及びデエンフア
シス回路（31）並びに圧縮器（22）及び伸長器（32）の
特性は互に相補関係にあり、それらの時定数は等しい。Further, it can be seen from both equations (4) and (7) that the input signal x of the compressor (22) and the output signal z of the decompressor (32) are equal. The characteristics of the pre-emphasis circuit (21), the de-emphasis circuit (31), the compressor (22) and the expander (32) are complementary to each other, and their time constants are equal.
上述のように、圧縮器（22）及び伸長器（32）の加重用
プリエンフアシス回路（24）及び（34）を短絡した場
合、雑音低減回路の最大出力レベル（MOL）は、デエン
フアシス回路（31）があるために、周波数が高くなるに
従つて減少する。雑音低減回路の実効スペクトル帯域幅
は信号レベルが高くなるに従つて減少し、いわゆるノイ
ズモジユレーシヨン等の聴感上好ましくない現象が生じ
る。As described above, when the weighting pre-emphasis circuits (24) and (34) of the compressor (22) and the expander (32) are short-circuited, the maximum output level (MOL) of the noise reduction circuit is the de-emphasis circuit (31). Therefore, as the frequency increases, it decreases. The effective spectrum bandwidth of the noise reduction circuit decreases as the signal level increases, and a phenomenon which is not preferable in terms of hearing such as so-called noise modulation occurs.
圧縮器（22）、伸長器（32）の加重用プリエンフアシス
回路（24）、（34）は高周波数領域におけるMOLの低下
を防止するためのものであつて、その特性を適宜設定す
ることによつて、雑音低減回路の性能を向上させること
ができる。The weighting pre-emphasis circuits (24) and (34) of the compressor (22) and the decompressor (32) are for preventing MOL deterioration in the high frequency region, and their characteristics can be set appropriately. Therefore, the performance of the noise reduction circuit can be improved.
第３図に示したような、時間軸変換を伴う信号伝送系の
雑音や歪を軽減するために、単に、第４図に示したよう
な雑音低減回路によつてエンコード及びデコードを行つ
ても、エンコード側の入力信号とデコード側の出力信号
のピツチが異なるため、出力信号が入力信号と一致せ
ず、即ちトラツカビリテイ（trackability）がとれず、
雑音低減回路は良好に作用しないという問題があつた。In order to reduce the noise and the distortion of the signal transmission system accompanied by the time axis conversion as shown in FIG. 3, the noise reduction circuit as shown in FIG. 4 may simply perform the encoding and decoding. , Since the pitch of the input signal on the encode side and the output signal on the decode side are different, the output signal does not match the input signal, that is, the trackability cannot be obtained,
There is a problem that the noise reduction circuit does not work well.
かゝる点に鑑み、本発明の目的は、時間軸変換を伴う信
号伝送系においても、入出力信号のトラツカビリテイを
とつて、良好な雑音低減効果を有する雑音低減回路を提
供することにある。In view of these points, an object of the present invention is to provide a noise reduction circuit having a good noise reduction effect by taking into account the input / output signal trafficability even in a signal transmission system involving time base conversion.
本発明は、オーディオ信号がプリエンファシス回路（2
1）及び圧縮器（22）に供給されて、プリエンファシス
処理及びダイナミックレンジ圧縮処理を受けたオーディ
オ信号が時間軸変換回路（10）に供給されて、その時間
軸がＫ倍となるように時間軸変換され、その時間軸変換
回路（10）の出力信号が伸長器（42）及びデエンファシ
ス回路（41）に供給されてダイナミックレンジ伸長処理
及びデエンファシス処理を受けるオーディオ信号の雑音
低減回路において、デエンファシス回路（41）の時定数
を、プリエンファシス回路（21）の時定数のＫ倍に設定
するようにしたオーディオ信号の雑音低減回路である。In the present invention, the audio signal is a pre-emphasis circuit (2
1) and the compressor (22), the pre-emphasis process and the dynamic range compression process are applied to the time axis conversion circuit (10), and the time axis is multiplied by K times. In the noise reduction circuit of the audio signal, the output signal of the time-axis conversion circuit (10) that has been axis-converted is supplied to the decompressor (42) and the de-emphasis circuit (41) and subjected to the dynamic range expansion process and the de-emphasis process, This is a noise reduction circuit for audio signals in which the time constant of the de-emphasis circuit (41) is set to K times the time constant of the pre-emphasis circuit (21).
かゝる本発明によれば、時間軸変換を伴う信号伝送系の
雑音低減処理においても、出力信号と入力信号とを充分
一致させることができる。According to the present invention, the output signal and the input signal can be sufficiently matched even in the noise reduction processing of the signal transmission system involving the time axis conversion.
以下、第１図を参照しながら、本発明によるオーデイオ
信号の雑音低減回路の一実施例について説明する。An embodiment of a noise reduction circuit for audio signals according to the present invention will be described below with reference to FIG.
第１図に本発明の一実施例の構成を示す。この第１図に
おいて、第３図及び第４図に対応する部分には同一の符
号を付して重複説明を省略する。FIG. 1 shows the configuration of an embodiment of the present invention. In FIG. 1, parts corresponding to those in FIGS. 3 and 4 are designated by the same reference numerals, and redundant description will be omitted.
第１図において、（41）及び（42）はデエンフアシス回
路及び伸長器であつて、デエンフアシス回路（41）の時
定数τ41は、時間軸変換回路（10）の変換率をＫとし
て、プリエンフアシス回路（21）の時定数τ21に対し
て、次の（８）式を満足するように設定される。In FIG. 1, (41) and (42) are a de-emphasis circuit and an expander, and the time constant τ 41 of the de-emphasis circuit (41) is the pre-emphasis circuit with the conversion rate of the time-axis conversion circuit (10) as K. The time constant τ 21 of (21) is set so as to satisfy the following expression (8).
τ41＝Ｋτ21 ……（８） 伸長器（42）は、第４図に示した伸長器（32）と同様の
構成であるので、対応する部分には１位の数字を同じく
する符号を付して詳細説明を省略する。但し、加重用の
プリエンフアシス回路（44）の時定数τ44は、圧縮器
（22）の加重用プリエンフアシス回路（24）の時定数τ
24に対して、次の（９）式を満足するように設定され
る。τ 41 = K τ 21 (8) Since the expander (42) has the same structure as the expander (32) shown in FIG. 4, the corresponding parts are designated by the same numeral. And detailed description thereof will be omitted. However, the time constant τ 44 of the weighting pre-emphasis circuit (44) is the time constant τ of the weighting pre-emphasis circuit (24) of the compressor (22).
24 is set to satisfy the following expression (9).
τ44＝Ｋτ24 ……（９） なお、（６）、（７）は入力端子、出力端子である。τ 44 = Kτ 24 (9) In addition, (6) and (7) are input terminals and output terminals.
かゝる構成によれば、デコード側のデエンフアシス回路
（41）及び伸長器（42）の加重用プリエンフアシス回路
（44）の時定数τ41、τ42が、時間軸変換回路（10）の
変換比Ｋと同率で変換されるので、伸長器（42）の時間
軸変換された入力信号と両時定数τ41、τ44との時間的
相対関係がエンコーダ側の入力信号と両プリエンフアシ
ス回路（21）、（24）の時定数τ21、τ24との時間的相
対関係と一致する。従つて、伸長器（42）の検波器（4
5）の出力電圧は、伸長器（42）の特性が圧縮器（22）
の特性の逆関数となるようにVCA（43）を制御して、端
子（７）に現れるデコード側の出力信号はエンコーダ側
の入力信号に対して充分にトラツカビリテイがとれたも
のとなり、良好な雑音低減効果が得られる。According to such a configuration, the time constants τ 41 and τ 42 of the de-emphasis circuit (41) on the decoding side and the weighting pre-emphasis circuit (44) of the expander (42) are converted to the conversion ratio of the time axis conversion circuit (10). Since it is converted at the same rate as K, the time relative relationship between the time-axis converted input signal of the expander (42) and both time constants τ 41 and τ 44 is the input signal on the encoder side and both pre-emphasis circuits (21). , (24) and the time constants τ 21 and τ 24 are consistent with the temporal relationship. Therefore, the detector (4) of the expander (42)
The output voltage of 5) depends on the characteristics of the expander (42) and the compressor (22).
The VCA (43) is controlled so that it becomes an inverse function of the characteristic of, and the output signal on the decoding side appearing at the terminal (7) becomes a signal with sufficient trackability with respect to the input signal on the encoder side. A reduction effect can be obtained.
なお、本実施例は、圧縮器（22）、伸長器（42）が独立
しているため、テープレコーダによる録音と変速再生の
ように、エンコードとデコードが異なる時点で行なわれ
るような場合にも好適である。In this embodiment, since the compressor (22) and the decompressor (42) are independent, even when encoding and decoding are performed at different times such as recording and variable speed reproduction by a tape recorder. It is suitable.
第１図に示した実施例にスクランブルされた信号が入力
される場合は、時間軸変換回路（10）のA/D変換器（1
5）とスイツチ（13）との間にデスクランブル回路を挿
入すればよい（第３図参照）。When the scrambled signal is input to the embodiment shown in FIG. 1, the A / D converter (1
A descrambling circuit may be inserted between the switch 5) and the switch 13 (see Fig. 3).
この場合、雑音低減回路のアタツクタイム、リカバリタ
イムはスクランブルセグメント長、例えば67msecに対し
て充分短かく、例えば1msec、10msecに設定されること
が望ましい。従つて、検波器（25）、（45）としては、
例えば本出願人によつて提案されたレベル検出回路（特
開昭57−164609号）が好適である。スイツチング雑音を
軽減するために、スイツチ（14）に代えてクロスフエー
ド回路を用いることもできる。また、アタックタイム、
リカバリタイムにつていも、時間軸変換率Ｋに比例した
ように設定することにより、信号飽絡線に関してトラッ
カビリティが保証されるので、望ましいシステムとな
る。In this case, the attack time and recovery time of the noise reduction circuit are sufficiently short with respect to the scramble segment length, for example, 67 msec, and are preferably set to 1 msec and 10 msec, for example. Therefore, the detectors (25) and (45) are
For example, the level detection circuit proposed by the present applicant (Japanese Patent Laid-Open No. 57-164609) is suitable. In order to reduce the switching noise, a cross fade circuit may be used instead of the switch (14). Also, attack time,
Even for the recovery time, by setting the recovery time in proportion to the time-axis conversion rate K, the trackability with respect to the signal saturation line is guaranteed, so that the system becomes a desirable one.
次に、第２図を参照しながら、本発明によるオーデイオ
信号の雑音低減回路の他の実施例について説明する。Next, another embodiment of the noise reduction circuit for audio signals according to the present invention will be described with reference to FIG.
第２図に本発明の他の実施例の構成を示す。この第２図
において、第１図、第３図及び第４図に対応する部分に
は同一の符号を付して重複説明を省略する。FIG. 2 shows the configuration of another embodiment of the present invention. In FIG. 2, parts corresponding to those in FIGS. 1, 3, and 4 are designated by the same reference numerals, and duplicate description will be omitted.
第２図において、（46）は伸長器であつて、VCA（43）
と遅延線（47）から成り、遅延線（47）を介して圧縮器
（22）のVCA（23）の制御電圧が伸長器（46）のVCA（4
3）に供給される。遅延線（47）は時間軸変換回路（1
0）における時間遅れを補償する。In Fig. 2, (46) is an expander, and VCA (43)
And a delay line (47), the control voltage of the VCA (23) of the compressor (22) passes through the delay line (47) and the control voltage of the VCA (4) of the expander (46).
3) Supplied to. The delay line (47) is a time axis conversion circuit (1
Compensate for the time delay in 0).
本実施例の作用効果は前述の第１図の実施例と同様であ
つて、変速テープレコーダ（1V）の再生信号を時間軸変
換するような、雑音低減回路のエンコード、デコードが
同時点で行なわれる場合において、第１図の実施例より
も簡単な構成で入力信号及び出力信号のトラツカビリテ
イをとることができて、良好な雑音低減効果が得られ
る。The operation and effect of this embodiment are the same as those of the embodiment shown in FIG. 1 described above, and the noise reduction circuit is encoded and decoded at the same point so that the reproduction signal of the variable speed tape recorder (1V) is converted on the time axis. In this case, it is possible to obtain the trackability of the input signal and the output signal with a simpler configuration than that of the embodiment of FIG. 1, and obtain a good noise reduction effect.
以上詳述のように、本発明によれば、オーディオ信号が
プリエンファシス回路及び圧縮器に供給されて、プリエ
ンファシス処理及びダイナミックレンジ圧縮処理を受け
たオーディオ信号が時間軸変換回路に供給されて、その
時間軸がＫ倍となるように時間軸変換され、その時間軸
変換回路の出力信号が伸長器及びデエンファシス回路に
供給されてダイナミックレンジ伸長処理及びデエンファ
シス処理を受けるオーディオ信号の雑音低減回路におい
て、デエンファシス回路の時定数を、上記プリエンファ
シス回路の時定数のＫ倍に設定するようにしたので、出
力信号と入力信号とを十分一致させることができ、即
ち、トラツカビリテイがとれて、良好な雑音低減効果を
有する雑音低減回路を得ることができる。As described above in detail, according to the present invention, the audio signal is supplied to the pre-emphasis circuit and the compressor, and the audio signal subjected to the pre-emphasis process and the dynamic range compression process is supplied to the time axis conversion circuit, A noise reduction circuit for an audio signal which is time-axis converted so that its time axis becomes K times, and the output signal of the time-axis conversion circuit is supplied to a decompressor and a de-emphasis circuit and subjected to dynamic range expansion processing and de-emphasis processing. In the above, since the time constant of the de-emphasis circuit is set to K times the time constant of the pre-emphasis circuit, the output signal and the input signal can be sufficiently matched, that is, the trackability is good and good. It is possible to obtain a noise reduction circuit having a great noise reduction effect.
第１図は本発明によるオーデイオ信号の雑音低減回路の
一実施例を示すブロツク図、第２図は本発明の他の実施
例を示すブロツク図、第３図は本発明の説明に供するブ
ロツク図、第４図は従来の雑音低減回路の構成例を示す
ブロツク図である。 （10）は時間軸変換回路、（21）はプリエンフアシス回
路、（22）は圧縮器、（31），（41）はデエンフアシス
回路、（32），（42），（46）は伸張器である。FIG. 1 is a block diagram showing an embodiment of an audio signal noise reduction circuit according to the present invention, FIG. 2 is a block diagram showing another embodiment of the present invention, and FIG. 3 is a block diagram used for explaining the present invention. , FIG. 4 is a block diagram showing a configuration example of a conventional noise reduction circuit. (10) is a time axis conversion circuit, (21) is a pre-emphasis circuit, (22) is a compressor, (31) and (41) are de-emphasis circuits, and (32), (42) and (46) are decompressors. .
Claims (1)
び圧縮器に供給されて、プリエンファシス処理及びダイ
ナミックレンジ圧縮処理を受けたオーディオ信号が時間
軸変換回路に供給されて、その時間軸がＫ倍となるよう
に時間軸変換され、該時間軸変換回路の出力信号が伸長
器及びデエンファシス回路に供給されてダイナミックレ
ンジ伸長処理及びデエンファシス処理を受けるオーディ
オ信号の雑音低減回路において、 上記デエンファシス回路の時定数を、上記プリエンファ
シス回路の時定数のＫ倍に設定するようにしたことを特
徴とするオーディオ信号の雑音低減回路。1. An audio signal is supplied to a pre-emphasis circuit and a compressor, and an audio signal subjected to pre-emphasis processing and dynamic range compression processing is supplied to a time axis conversion circuit, and its time axis becomes K times. In the noise reduction circuit of the audio signal, the output signal of the time-axis conversion circuit is supplied to the expander and the de-emphasis circuit and subjected to the dynamic range expansion process and the de-emphasis process. A noise reduction circuit for an audio signal, wherein the constant is set to K times the time constant of the pre-emphasis circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21703784A JPH0727683B2 (en) | 1984-10-16 | 1984-10-16 | Noise reduction circuit for audio signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21703784A JPH0727683B2 (en) | 1984-10-16 | 1984-10-16 | Noise reduction circuit for audio signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194273A JPS6194273A (en) | 1986-05-13 |
| JPH0727683B2 true JPH0727683B2 (en) | 1995-03-29 |
Family
ID=16697846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21703784A Expired - Fee Related JPH0727683B2 (en) | 1984-10-16 | 1984-10-16 | Noise reduction circuit for audio signals |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727683B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2611205B2 (en) * | 1986-09-16 | 1997-05-21 | ソニー株式会社 | Recording and playback device |
-
1984
- 1984-10-16 JP JP21703784A patent/JPH0727683B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6194273A (en) | 1986-05-13 |
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