JPH07273447A - Ceramic circuit board and its manufacture - Google Patents
Ceramic circuit board and its manufactureInfo
- Publication number
- JPH07273447A JPH07273447A JP8406194A JP8406194A JPH07273447A JP H07273447 A JPH07273447 A JP H07273447A JP 8406194 A JP8406194 A JP 8406194A JP 8406194 A JP8406194 A JP 8406194A JP H07273447 A JPH07273447 A JP H07273447A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic
- glaze layer
- circuit board
- electrodes
- ceramic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は，セラミック基板の上
に，薄膜回路形成用のグレーズ層を設けた，セラミック
回路基板及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ceramic circuit board in which a glaze layer for forming a thin film circuit is provided on a ceramic board, and a method for manufacturing the same.
【０００２】[0002]
【従来技術】従来，セラミック回路基板としては，図１
７，図１８に示すごとく，セラミック基板６１の表面に
グレーズ層９及び電極５１１，５２１を設けたものがあ
る。グレーズ層９の表面には，薄膜回路３が設けられて
いる。薄膜回路３は，上記電極５１１，５２１と接続し
ている。2. Description of the Related Art Conventionally, as a ceramic circuit board, FIG.
7, there is a ceramic substrate 61 having a glaze layer 9 and electrodes 511 and 521 provided on the surface thereof. The thin film circuit 3 is provided on the surface of the glaze layer 9. The thin film circuit 3 is connected to the electrodes 511 and 521.
【０００３】グレーズ層１は，図１８に示すごとく，電
極５１１，５２１を除いて，セラミック基板６１の表面
全体に形成されている。グレーズ層９は，セラミック基
板６１の表面粗さを補い，薄膜回路３の形成に必要な表
面平滑性を付与する作用を有する。また，電極５１１，
５２１は，セラミック基板６１に設けたビアホール５１
２，５２２を介して，その他方の表面に設けた外部接続
用の端子５１９，５２９を有している。As shown in FIG. 18, the glaze layer 1 is formed on the entire surface of the ceramic substrate 61 except the electrodes 511 and 521. The glaze layer 9 has a function of supplementing the surface roughness of the ceramic substrate 61 and imparting the surface smoothness necessary for forming the thin film circuit 3. In addition, the electrodes 511,
521 is a via hole 51 provided in the ceramic substrate 61.
Terminals 519 and 529 for external connection, which are provided on the other surface through 2, 522, are provided.
【０００４】次に，上記セラミック回路基板の製造方法
について説明する。まず，図１９，図２０に示すごと
く，低温焼成セラミックのグリーンシート６０１に，個
片化基板に応じた位置に多数のビアホール５１２，５２
２を設ける。次いで，ビアホール５１２，５２２内に導
電ペーストを充填する。次いで，グリーンシート６０１
上に，導電ペーストを印刷して，ビアホール５１２，５
２２に電気的に接続された電極５１１，５２１を形成す
る。Next, a method of manufacturing the ceramic circuit board will be described. First, as shown in FIGS. 19 and 20, a large number of via holes 512 and 52 are formed on the green sheet 601 of the low temperature fired ceramic at positions corresponding to the individual substrates.
2 is provided. Next, the via holes 512 and 522 are filled with a conductive paste. Then, the green sheet 601
Conductive paste is printed on the via holes 512, 5
Electrodes 511 and 521 electrically connected to 22 are formed.
【０００５】次に，図１９〜図２１に示すごとく，グリ
ーンシート６０１の上の電極５１１，５２１を除く全表
面に，グレーズ層用のガラスペースト９０を塗布する。
次いで，これらを１０００℃以下の低温で焼成する。こ
れにより，図２２に示すごとく，グリーンシート及びガ
ラスペーストが焼結して，セラミック基板６１及びグレ
ーズ層９が形成される。Next, as shown in FIGS. 19 to 21, a glass paste 90 for a glaze layer is applied to the entire surface of the green sheet 601 except the electrodes 511 and 521.
Then, these are fired at a low temperature of 1000 ° C. or lower. As a result, as shown in FIG. 22, the green sheet and the glass paste are sintered to form the ceramic substrate 61 and the glaze layer 9.
【０００６】その後，グレーズ層９の表面に，薄膜回路
３を形成し，電極５１１，５２１と薄膜回路３とを電気
的に接続する。その後，図２２に示すＫ−Ｋ線に沿っ
て，上記セラミック基板６１を切断して，個片化基板と
する。これにより，図１７，１８に示すセラミック回路
基板９９を得る。After that, the thin film circuit 3 is formed on the surface of the glaze layer 9, and the electrodes 511, 521 and the thin film circuit 3 are electrically connected. After that, the ceramic substrate 61 is cut along the line KK shown in FIG. 22 to obtain individual substrates. As a result, the ceramic circuit board 99 shown in FIGS.
【０００７】[0007]
【解決しようとする課題】しかしながら，上記セラミッ
ク回路基板の製造方法においては，図１９〜図２１に示
すごとく，グリーンシート６０１の全表面に，グレーズ
層用のガラスペースト９０を塗布している。セラミック
基板６１の熱膨張係数は，４〜６×１０-6／℃である。
グレーズ層９の熱膨張係数は，６〜７×１０-6／℃であ
る。However, in the above-mentioned method for manufacturing a ceramic circuit board, as shown in FIGS. 19 to 21, the glass paste 90 for the glaze layer is applied to the entire surface of the green sheet 601. The coefficient of thermal expansion of the ceramic substrate 61 is 4 to 6 × 10 -6 / ° C.
The thermal expansion coefficient of the glaze layer 9 is 6 to 7 × 10 -6 / ° C.
【０００８】そのため，セラミック基板６１とグレーズ
層９との熱膨張率の差により，両者の熱収縮率が異な
る。それ故，図２３に示すごとく，セラミック基板６１
には，グレーズ層９の側に凸方向の反りＲが発生する。
このため，グレーズ層９の表面に，薄膜回路３を正確に
形成することが困難である。Therefore, due to the difference in the coefficient of thermal expansion between the ceramic substrate 61 and the glaze layer 9, the coefficient of thermal contraction between the two differs. Therefore, as shown in FIG.
, A warp R in the convex direction occurs on the glaze layer 9 side.
Therefore, it is difficult to accurately form the thin film circuit 3 on the surface of the glaze layer 9.
【０００９】そこで，グレーズ層９の厚みを薄くするこ
とが考えられるが，グレーズ層９の表面が粗くなり，セ
ラミック基板６１の表面の欠陥を補うことができず，薄
膜回路３の形成が困難となる。また，グレーズ層形成用
のガラスペーストのバインダーを増量して，ガラスペー
ストの焼成による収縮を大きくすることが考えられる。
しかし，この場合には，焼成時の脱バインダー性が悪く
なり，グレーズ層にポアが発生しやすくなる。Therefore, it is conceivable to reduce the thickness of the glaze layer 9, but the surface of the glaze layer 9 becomes rough and the defects on the surface of the ceramic substrate 61 cannot be compensated, making it difficult to form the thin film circuit 3. Become. It is also possible to increase the amount of the binder of the glass paste for forming the glaze layer to increase the shrinkage of the glass paste due to firing.
However, in this case, the binder removal property during firing becomes poor, and pores are easily generated in the glaze layer.
【００１０】そこで，本発明はかかる従来の問題点に鑑
み，セラミック基板の反りを抑制し，グレーズ層の表面
平滑性を確保することができる，セラミック回路基板及
びその製造方法を提供しようとするものである。In view of such conventional problems, the present invention is intended to provide a ceramic circuit board and its manufacturing method capable of suppressing the warp of the ceramic board and ensuring the surface smoothness of the glaze layer. Is.
【００１１】[0011]
【課題の解決手段】本発明は，セラミックのグリーンシ
ートに，個片化基板に応じた位置に多数の電極を形成
し，その後，上記電極の間において，グレーズ層用のガ
ラスペーストを帯状に塗布し，次いで，これらを同時焼
成して，焼結させることにより，グリーンシートをセラ
ミック基板となし，また上記ガラスペーストを帯状のグ
レーズ層とし，次に，上記帯状のグレーズ層の表面に，
上記電極に接続されるべき薄膜回路を形成し，その後セ
ラミック基板を切断して個片化基板を得ることを特徴と
するセラミック回路基板の製造方法にある。According to the present invention, a large number of electrodes are formed on a ceramic green sheet at positions corresponding to individual substrates, and then a glass paste for a glaze layer is applied in a band shape between the electrodes. Then, these are co-fired and sintered to form the green sheet as a ceramic substrate, the glass paste as a strip-shaped glaze layer, and then the surface of the strip-shaped glaze layer.
A method of manufacturing a ceramic circuit board is characterized in that a thin film circuit to be connected to the electrodes is formed, and then the ceramic board is cut to obtain an individualized board.
【００１２】本発明において最も注目すべきことは，複
数の電極の間において，ガラスペーストを帯状に塗布し
て，帯状のグレーズ層を形成したことである。同時焼成
後のグレーズ層の幅は，５ｍｍ以下であることが好まし
い。５ｍｍを超える場合には，焼成によりセラミック基
板に反りが発生するおそれがある。What is most noticeable in the present invention is that a band-shaped glaze layer is formed by applying glass paste in a band shape between a plurality of electrodes. The width of the glaze layer after co-firing is preferably 5 mm or less. If it exceeds 5 mm, the ceramic substrate may be warped due to firing.
【００１３】同時焼成後において，隣接するグレーズ層
の間の幅は，０．２ｍｍ以上であることが好ましい。
０．２ｍｍ未満の場合には，焼成によりセラミック基板
に反りが発生するおそれがある。After co-firing, the width between adjacent glaze layers is preferably 0.2 mm or more.
If it is less than 0.2 mm, the ceramic substrate may be warped by firing.
【００１４】同時焼成後のグレーズ層の厚みは，３０〜
７０μｍであることが好ましい。３０μｍ未満の場合に
は，薄膜回路形成に必要な表面平滑性を得ることが困難
となる。一方，７０μｍを超える場合には，セラミック
基板に反りが発生するおそれがある。グレーズ層形成用
のガラスペーストは，焼成後に，上記のグレーズ層の寸
法となるように塗布する。ガラスペーストの塗布方法と
しては，例えばスクリーン印刷法等がある。The thickness of the glaze layer after co-firing is 30 to
It is preferably 70 μm. If it is less than 30 μm, it becomes difficult to obtain the surface smoothness necessary for forming a thin film circuit. On the other hand, if it exceeds 70 μm, the ceramic substrate may be warped. The glass paste for forming the glaze layer is applied so as to have the above-mentioned size of the glaze layer after firing. As a method for applying the glass paste, there is, for example, a screen printing method.
【００１５】上記電極の形成前に，グリーンシートにお
ける，個片化基板に対応する位置にビアホールを穿設
し，該ビアホールの中に導電ペーストを充填することが
できる。これにより，セラミック基板の表裏両面の導通
を図ることができる。上記セラミックのグリーンシート
は，複数枚を積層し，熱圧着して，多層のセラミック基
板を形成することができる。Before forming the electrodes, via holes may be formed in the green sheet at positions corresponding to the individualized substrates, and the via holes may be filled with a conductive paste. As a result, electrical continuity can be achieved between the front and back surfaces of the ceramic substrate. A plurality of ceramic green sheets may be laminated and thermocompression bonded to form a multilayer ceramic substrate.
【００１６】上記同時焼成は，一般に，８００〜１００
０℃の低い温度で行われる。８００℃未満の場合には，
グリーンシート又はガラスペーストの焼結が不完全とな
るおそれがある。一方，１０００℃を超える場合には，
グレーズ層が発泡するおそれがある。The above-mentioned co-firing is generally 800-100.
It is carried out at a low temperature of 0 ° C. If the temperature is below 800 ℃,
The green sheet or glass paste may be incompletely sintered. On the other hand, when the temperature exceeds 1000 ° C,
The glaze layer may foam.
【００１７】上記グレーズ層形成用のガラスペースト
は，例えば，ＰｂＯ−ＳｉＯ2 ─Ｂ2Ｏ3 系のガラス成
分と，バインダーとの混合物である。上記セラミックの
グリーンシートは，ＣａＯ−ＳｉＯ2 −Ａｌ2 Ｏ3 ─Ｂ
2 Ｏ3 系等のガラス成分と，アルミナと，バインダー
と，可塑剤と，溶剤との混合物である。The glass paste for forming the glaze layer is, for example, a mixture of a PbO--SiO 2 --B 2 O 3 type glass component and a binder. The ceramic green sheet, CaO-SiO 2 -Al 2 O 3 ─B
It is a mixture of a glass component such as 2 O 3 system, alumina, a binder, a plasticizer, and a solvent.
【００１８】上記電極の導電ペーストは，Ａｇ−Ｐｄ，
Ａｇ−Ｐｔ等のペーストである。上記薄膜回路は，Ｎｉ
−Ｃｏ等の磁気材料，Ａｕ等の発熱材料，Ｔａ等の抵抗
材料等がある。上記ビアホールの導電ペーストは，Ａ
ｇ，Ａｇ−Ｐｄ等のペーストである。The conductive paste for the electrodes is Ag-Pd,
It is a paste such as Ag-Pt. The thin film circuit is Ni
There are magnetic materials such as —Co and the like, heat generating materials such as Au, and resistance materials such as Ta. The conductive paste for the via hole is A
It is a paste of g, Ag-Pd, or the like.
【００１９】次に，上記の製造方法により作製されたセ
ラミック回路基板としては，例えば，セラミック基板の
表面にグレーズ層と複数の電極とを設け，該グレーズ層
の表面に薄膜回路を設け，上記薄膜回路は上記電極に接
続してなるセラミック回路基板において，上記グレーズ
層は，上記電極の間において，セラミック基板の表面の
一部分に帯状に形成されていることを特徴とするセラミ
ック回路基板がある。Next, as the ceramic circuit board manufactured by the above manufacturing method, for example, a glaze layer and a plurality of electrodes are provided on the surface of the ceramic board, and a thin film circuit is provided on the surface of the glaze layer, and the thin film is formed. There is a ceramic circuit board in which a circuit is connected to the electrodes, and the glaze layer is formed in a band shape on a part of the surface of the ceramic board between the electrodes.
【００２０】上記帯状のグレーズ層の幅は，５ｍｍ以下
であることが好ましい。５ｍｍを超える場合には，焼成
によりセラミック基板に反りが発生するおそれがある。
上記グレーズ層の厚みは，３０〜７０μｍであることが
好ましい。３０μｍ未満の場合には，薄膜回路の形成に
必要な表面平滑性を得ることが困難となる。一方，７０
μｍを超える場合には，それに見合う効果は得られな
い。上記グレーズ層は，複数の電極の間に設けられてい
る。グレーズ層は，電極の一部を露出させて設けられて
いるか，又は，電極の全部を露出させて設けられてい
る。The width of the strip-shaped glaze layer is preferably 5 mm or less. If it exceeds 5 mm, the ceramic substrate may be warped due to firing.
The thickness of the glaze layer is preferably 30 to 70 μm. When the thickness is less than 30 μm, it becomes difficult to obtain the surface smoothness necessary for forming a thin film circuit. On the other hand, 70
If it exceeds μm, the corresponding effect cannot be obtained. The glaze layer is provided between the plurality of electrodes. The glaze layer is provided by exposing a part of the electrode, or is provided by exposing the entire electrode.
【００２１】上記個片化されたセラミック基板は，グレ
ーズ層の長手方向に沿った，側端部を有することが好ま
しい。これにより，セラミック基板の表面を有効に利用
でき，回路設計の自由度が向上する。更に，上記と同様
の理由により，グレーズ層の長手方向及びその幅方向に
沿った側端部を有することが好ましい。[0021] It is preferable that the singulated ceramic substrate has side end portions along the longitudinal direction of the glaze layer. As a result, the surface of the ceramic substrate can be effectively used, and the degree of freedom in circuit design is improved. Further, for the same reason as above, it is preferable to have side end portions along the longitudinal direction and the width direction of the glaze layer.
【００２２】上記薄膜回路と電極との間は，電気的に接
続している。また，上記薄膜回路は，電極に直接に接続
していてもよいし，上記薄膜回路と異なる材料よりなる
導体パターンを介して接続していてもよい。上記セラミ
ック回路基板は，例えば，複数枚のセラミック基板を積
層，圧着したものである。セラミック回路基板に導電性
のビアホールを設けて，その表裏両面，又はその内部に
も，導体パターンを形成し，これらの電気的導通を図る
ことができる。The thin film circuit and the electrodes are electrically connected. Further, the thin film circuit may be directly connected to the electrode, or may be connected via a conductor pattern made of a material different from that of the thin film circuit. The ceramic circuit board is, for example, one in which a plurality of ceramic boards are laminated and pressure-bonded. Conductive via holes are provided in the ceramic circuit board, and conductor patterns are formed on both the front and back surfaces of the ceramic circuit board or inside thereof, so that electrical conduction between these can be achieved.
【００２３】[0023]
【作用及び効果】本発明のセラミック回路基板の製造方
法においては，上記電極の間に，グレーズ層用のガラス
ペーストを帯状に塗布している。そのため，グレーズ層
形成用のガラスペーストとセラミックのグリーンシート
とを同時焼成する際に，グレーズ層形成部分におけるセ
ラミック基板の反りが，グレーズ層の未形成部分で緩和
される。また，上記の焼成収縮率の差に基づく反りの緩
和は，帯状のガラスペーストの幅方向だけでなく，長手
方向にも及ぶ。従って，セラミック基板の反りを著しく
抑制することができる。In the method of manufacturing a ceramic circuit board according to the present invention, the glass paste for the glaze layer is applied in a band shape between the electrodes. Therefore, when the glass paste for forming the glaze layer and the ceramic green sheet are co-fired, the warp of the ceramic substrate in the glaze layer forming portion is relaxed in the glaze layer not forming portion. Further, the above-mentioned relaxation of the warp due to the difference in the firing shrinkage extends not only in the width direction of the band-shaped glass paste but also in the longitudinal direction. Therefore, the warp of the ceramic substrate can be significantly suppressed.
【００２４】また，上記製造方法によれば，セラミック
基板における反りの発生を抑制し，グレーズ層の表面平
滑性を確保したセラミック回路基板が得られる。本発明
によれば，セラミック基板の反りを抑制し，グレーズ層
の表面平滑性を確保することができる，セラミック回路
基板及びその製造方法を提供することができる。Further, according to the above-mentioned manufacturing method, it is possible to obtain a ceramic circuit board in which the warpage of the ceramic board is suppressed and the surface smoothness of the glaze layer is secured. According to the present invention, it is possible to provide a ceramic circuit board and a method for manufacturing the same, which can suppress the warpage of the ceramic board and ensure the surface smoothness of the glaze layer.
【００２５】[0025]
実施例１ 本発明の実施例にかかるセラミック回路基板について，
図１〜図１３を用いて説明する。本例のセラミック回路
基板は，図１に示すごとく，２枚のセラミック基板６
１，６２よりなる。上方のセラミック基板６１の表面に
は，複数の電極５１１，５２１とグレーズ層１とを設け
ている。グレーズ層１の表面には，薄膜回路３を設けて
いる。薄膜回路３は，電極５１１，５２１と電気的に接
続している。Example 1 Regarding a ceramic circuit board according to an example of the present invention,
This will be described with reference to FIGS. The ceramic circuit board of this example has two ceramic boards 6 as shown in FIG.
It consists of 1,62. A plurality of electrodes 511 and 521 and the glaze layer 1 are provided on the surface of the upper ceramic substrate 61. A thin film circuit 3 is provided on the surface of the glaze layer 1. The thin film circuit 3 is electrically connected to the electrodes 511 and 521.
【００２６】複数の電極５１１，５２１の間には，図
１，図２に示すごとく，グレーズ層１が帯状に形成され
ている。グレーズ層１は，セラミック基板６１の表面の
一部分に帯状に形成されている。グレーズ層１は，セラ
ミック基板６１の表面粗さを補い，薄膜回路３の形成に
必要な表面平滑性を付与する。電極５１１，５２１は，
その一部分をグレーズ層１から露出させ，その露出部分
において，薄膜パターン３と接続している。A glaze layer 1 is formed in a band shape between the plurality of electrodes 511 and 521, as shown in FIGS. The glaze layer 1 is formed in a band shape on a part of the surface of the ceramic substrate 61. The glaze layer 1 supplements the surface roughness of the ceramic substrate 61 and imparts the surface smoothness necessary for forming the thin film circuit 3. The electrodes 511 and 521 are
A part of it is exposed from the glaze layer 1, and the exposed part is connected to the thin film pattern 3.
【００２７】セラミック基板６１は，電極５１１，５２
１と接続したビアホール５１２，５２２を有している。
セラミック基板６２は，その上面に，上記ビアホール５
１２，５２２と接続している導体パターン５１３，５２
３と，その下面に外部接続用の端子５１９，５２９と，
上記導体パターンと端子とを電気的に接続するビアホー
ル５１７，５２７とを有している。セラミック回路基板
１９の大きさは３ｍｍ×３ｍｍである。帯状のグレーズ
層の幅Ｗは２．２ｍｍである。グレーズ層１とセラミッ
ク回路基板１９の側端部との間隙ｄは０．４ｍｍであ
る。グレーズ層１の厚みは４０μｍである。The ceramic substrate 61 has electrodes 511 and 52.
It has via holes 512 and 522 connected to No. 1.
The ceramic substrate 62 has the via hole 5 on the upper surface thereof.
Conductor patterns 513 and 52 connected to 12,522
3 and terminals 519 and 529 for external connection on the lower surface thereof,
It has via holes 517 and 527 for electrically connecting the conductor pattern and the terminals. The size of the ceramic circuit board 19 is 3 mm × 3 mm. The width W of the strip-shaped glaze layer is 2.2 mm. The gap d between the glaze layer 1 and the side end of the ceramic circuit board 19 is 0.4 mm. The glaze layer 1 has a thickness of 40 μm.
【００２８】次に，上記セラミック回路基板の製造方法
について，図３〜１３を用いて説明する。まず，上層の
セラミック基板となるグリーンシートを形成する。即
ち，ＣａＯ−ＳｉＯ2 −Ａｌ2 Ｏ3 ─Ｂ2 Ｏ3 系ガラス
６０重量％とアルミナ４０重量％とを混合し，バインダ
ー，可塑剤，及び溶剤を加えて，スラリーにする。次
に，このスラリーから常法のドクターブレード法により
厚さ０．４ｍｍのグリーンシートを得る。このグリーン
シートを１５０ｍｍ×１５０ｍｍに切断する。Next, a method of manufacturing the ceramic circuit board will be described with reference to FIGS. First, a green sheet to be the upper ceramic substrate is formed. That, CaO-SiO 2 -Al 2 O 3 ─B 2 O 3 system was mixed with 60 wt% alumina 40 wt% glass, a binder and a plasticizer, and a solvent is added to the slurry. Next, a 0.4 mm-thick green sheet is obtained from this slurry by a conventional doctor blade method. This green sheet is cut into 150 mm × 150 mm.
【００２９】次に，図５に示すごとく，パンチング法に
より，グリーンシート６０１に，個片化基板に応じた位
置に，多数のビアホール５１２，５２２を穿設する。次
に，ビアホール５１２，５２２内に，Ａｇ系ペーストを
充填する。次いで，グリーンシート６０１の上面にＡｇ
−Ｐｄ系ペーストを印刷して，電極５１１，５１２を形
成する。Next, as shown in FIG. 5, a large number of via holes 512 and 522 are formed in the green sheet 601 by the punching method at positions corresponding to the individual substrates. Next, the via holes 512 and 522 are filled with Ag paste. Then, Ag is applied to the upper surface of the green sheet 601.
-Pd-based paste is printed to form the electrodes 511 and 512.
【００３０】また，上記上層のグリーンシートと同様に
して，図７に示すごとく，下層のセラミック基板となる
グリーンシート６０２を成形し，更に，Ａｇ系ペースト
を充填したビアホール５１７，５２７を形成し，その上
下両面に，Ａｇ−Ｐｄ系ペーストで，導体パターン５１
３，５２３，及び端子５１９，５２９を形成する。次い
で，これら２枚のグリーンシート６０１，６０２を上下
に積層し，図８に示すごとく，位置合わせを行い，１０
０℃，５０ｋｇ／ｃｍ2 で熱圧着して，一体化する。Similarly to the above-mentioned upper-layer green sheet, as shown in FIG. 7, a lower-layer ceramic substrate green sheet 602 is formed, and further, via holes 517 and 527 filled with Ag paste are formed. The conductor pattern 51 is formed on the upper and lower surfaces with Ag-Pd based paste.
3, 523 and terminals 519, 529 are formed. Next, these two green sheets 601 and 602 are stacked on top of each other and aligned as shown in FIG.
It is integrated by thermocompression bonding at 0 ° C and 50 kg / cm 2 .
【００３１】次に，図９に示すごとく，電極５１１，５
２１の間に，グレーズ層形成用のガラスペースト１０を
帯状にスクリーン印刷する。ガラスペーストは，ＰｂＯ
─ＳｉＯ2 ─Ｂ2 Ｏ3 系ガラス成分とバインダーとを混
合したものである。帯状のガラスペースト１０の大きさ
は，図１０に示すごとく，幅Ｗ′２．７５ｍｍ，間隔
Ｄ′１．０ｍｍ，厚み５０μｍである。次いで，グリー
ンシートの周囲の不要部分を切断して除去した。Next, as shown in FIG. 9, the electrodes 511, 5
During the period 21, the glass paste 10 for forming the glaze layer is screen-printed in a strip shape. Glass paste is PbO
--SiO 2 --B 2 O 3 It is a mixture of a glass component and a binder. As shown in FIG. 10, the strip-shaped glass paste 10 has a width W'2.75 mm, an interval D'1.0 mm, and a thickness 50 μm. Then, unnecessary portions around the green sheet were cut and removed.
【００３２】次に，上記グリーンシート６０１，６０２
を上記ガラスペースト１０と共に空気中，９００℃，２
０分間保持の条件で，同時焼成する。これにより，グリ
ーンシート６０１，６０２及びガラスペースト１０が焼
結して，セラミック基板６１，６２及びグレーズ層１の
一体焼結体が得られた。また，電極５１１，５１２およ
びビアホール５１２，５２２の導電ペーストも焼結し
た。Next, the green sheets 601 and 602
With glass paste 10 in air at 900 ° C. for 2
Simultaneous firing is performed under the condition of holding for 0 minutes. As a result, the green sheets 601 and 602 and the glass paste 10 were sintered, and an integral sintered body of the ceramic substrates 61 and 62 and the glaze layer 1 was obtained. The conductive paste of the electrodes 511, 512 and the via holes 512, 522 was also sintered.
【００３３】図１１に示すごとく，セラミック基板６１
は７５ｍｍ×７５ｍｍと，グレーズ層１の幅は２．２ｍ
ｍと，その厚みは４０μｍと，隣接するグレーズ層１の
間隙Ｄは０．８ｍｍであった。セラミック基板６１，６
２の熱膨張係数は５．５×１０-6／℃であった。グレー
ズ層１の熱膨張係数は，６．４×１０-6／℃であった。
上記一体焼結体の反りは３０〜６０μｍであった。グレ
ーズ層１の表面粗さは０．０２〜０．０３μＲａであっ
た。As shown in FIG. 11, the ceramic substrate 61
Is 75 mm × 75 mm, and the width of the glaze layer 1 is 2.2 m
m, the thickness thereof was 40 μm, and the gap D between the adjacent glaze layers 1 was 0.8 mm. Ceramic substrate 61,6
The coefficient of thermal expansion of No. 2 was 5.5 × 10 −6 / ° C. The thermal expansion coefficient of the glaze layer 1 was 6.4 × 10 −6 / ° C.
The warp of the integrated sintered body was 30 to 60 μm. The surface roughness of the glaze layer 1 was 0.02 to 0.03 μRa.
【００３４】次に，図１２，図１３に示すごとく，グレ
ーズ層１の表面に，蒸着法及びフォトリソ法により，磁
気材料（Ｎｉ，Ｃｏ）よりなる薄膜回路３を形成する。
次に，グレーズ層１の長手方向及びその幅方向に沿って
（図１２，図１３中のＪ−Ｊ線），上記セラミック基板
６１，６２を切断し，個片化基板とする。これにより，
図１，図２に示すセラミック回路基板１９が得られる。Next, as shown in FIGS. 12 and 13, a thin film circuit 3 made of a magnetic material (Ni, Co) is formed on the surface of the glaze layer 1 by vapor deposition and photolithography.
Next, the ceramic substrates 61 and 62 are cut along the longitudinal direction and the width direction of the glaze layer 1 (line JJ in FIGS. 12 and 13) to obtain individual substrates. By this,
The ceramic circuit board 19 shown in FIGS. 1 and 2 is obtained.
【００３５】比較例１ 本比較例においては，グレーズ層形成用のガラスペース
トを印刷を，電極を除く，グリーンシートの全表面に形
成した。ガラスペーストの印刷厚みは，５０μｍであ
る。その他は，実施例１と同様にして，２枚のグリーン
シートを積層，圧着し，その上面にグレーズ層を形成し
て，これらを同時焼成した。得られた一体焼結体には，
１８０〜２６０μｍの反りが発生した。また，グレーズ
層の表面粗さは，０．０２〜０．０３μＲａであった。
焼成後のグレーズ層の厚みは４０μｍであった。Comparative Example 1 In this comparative example, a glass paste for forming a glaze layer was printed on the entire surface of the green sheet except for the electrodes. The printed thickness of the glass paste is 50 μm. Otherwise, in the same manner as in Example 1, two green sheets were laminated and pressure-bonded, a glaze layer was formed on the upper surface thereof, and these were co-fired. In the obtained integrated sintered body,
A warp of 180 to 260 μm occurred. The surface roughness of the glaze layer was 0.02 to 0.03 μRa.
The thickness of the glaze layer after firing was 40 μm.
【００３６】比較例２ 本比較例においては，上記比較例１のグレーズ層形成用
のガラスペーストの印刷厚みを，２０μｍとした。その
他は上記比較例１と同様である。得られた一体焼結体に
は，３０〜６０μｍの反りが発生した。また，グレーズ
層の表面粗さは，０．０９〜０．１７μＲａであった。
焼成後のグレーズ層の厚みは１６μｍであった。上記比
較例１，２を，実施例１と比較し，表１にまとめて示し
た。Comparative Example 2 In this Comparative Example, the printing thickness of the glass paste for forming the glaze layer of Comparative Example 1 was set to 20 μm. Others are the same as those in Comparative Example 1 above. A warp of 30 to 60 μm occurred in the obtained integral sintered body. The surface roughness of the glaze layer was 0.09 to 0.17 μRa.
The thickness of the glaze layer after firing was 16 μm. The above Comparative Examples 1 and 2 are compared with Example 1 and are summarized in Table 1.
【００３７】同表より知られるように，本発明のセラミ
ック回路基板は，セラミック基板の反りが著しく低かっ
た。また，薄膜回路の形成に必要なグレーズ層の表面平
滑性も確保できた。この理由は，図１１に示すごとく，
電極５１１，５１２の間において，グレーズ層形成用の
ガラスペーストを帯状に塗布しているため，グレーズ層
形成用のガラスペーストとセラミックのグリーンシート
とを同時焼成する際に，両者の焼成収縮率の差が緩和さ
れるためであると考えられる。As is known from the table, the ceramic circuit board of the present invention had a significantly low warp of the ceramic board. Moreover, the surface smoothness of the glaze layer necessary for forming the thin film circuit was secured. The reason for this is as shown in FIG.
Since the glass paste for forming the glaze layer is applied in a band shape between the electrodes 511 and 512, when the glass paste for forming the glaze layer and the ceramic green sheet are co-fired, the firing shrinkage ratio of both is reduced. It is thought that this is because the difference is eased.
【００３８】[0038]
【表１】 [Table 1]
【００３９】実施例２ 本例のセラミック回路基板１９は，図１４に示すごと
く，１枚のセラミック基板６１からなる。セラミック基
板６１の上面には，複数の電極５１１，５２１と，該電
極の間に帯状に形成されたグレーズ層１とを有してい
る。セラミック基板６１は，その下面に形成した導体パ
ターン５１９，５２９と，該導体パターンと電極５１
１，５２１とを接続するビアホール５１２，５２２とを
有している。その他は，実施例１と同様である。本例に
おいても，実施例１と同様の効果を得ることができる。Embodiment 2 The ceramic circuit board 19 of this embodiment is composed of one ceramic board 61 as shown in FIG. On the upper surface of the ceramic substrate 61, a plurality of electrodes 511 and 521 and the glaze layer 1 formed in a strip shape between the electrodes are provided. The ceramic substrate 61 has conductor patterns 519 and 529 formed on the lower surface thereof, and the conductor patterns and electrodes 51.
Via holes 512 and 522 for connecting with 1, 521. Others are the same as in the first embodiment. Also in this example, the same effect as that of the first embodiment can be obtained.
【００４０】実施例３ 本例のセラミック回路基板１９は，図１５に示すごと
く，１枚のセラミック基板６１よりなり，電極５１１，
５２１が外部接続用の端子として働いている。本例にお
いては，ビアホールはなく，セラミック基板６１の上面
にだけ，薄膜回路等の回路を設けている。その他は，実
施例１と同様である。本例においても，実施例１と同様
の効果を得ることができる。Example 3 As shown in FIG. 15, the ceramic circuit board 19 of this example is composed of one ceramic board 61, and has electrodes 511 and
521 functions as a terminal for external connection. In this example, there is no via hole, and a circuit such as a thin film circuit is provided only on the upper surface of the ceramic substrate 61. Others are the same as in the first embodiment. Also in this example, the same effect as that of the first embodiment can be obtained.
【００４１】実施例４ 本例のセラミック回路基板１９においては，図１６に示
すごとく，電極５１１，５２１が，グレーズ層１と接触
しておらず，グレーズ層１の表面に形成された薄膜回路
３と上記電極５１１，５２１とは，導体パターン２１，
２２により接続されている。グレーズ層１の幅ｗは，
２．２ｍｍである。グレーズ層１とセラミック回路基板
１９の側端部との間隙ｄは，０．４ｍｍである。その他
は，実施例３と同様である。本例においても，実施例３
と同様の効果を得ることができる。Example 4 In the ceramic circuit board 19 of this example, as shown in FIG. 16, the electrodes 511 and 521 were not in contact with the glaze layer 1 and the thin film circuit 3 formed on the surface of the glaze layer 1 And the electrodes 511, 521 are the conductor pattern 21,
It is connected by 22. The width w of the glaze layer 1 is
It is 2.2 mm. The gap d between the glaze layer 1 and the side end of the ceramic circuit board 19 is 0.4 mm. Others are the same as in the third embodiment. Also in this example, the third embodiment
The same effect as can be obtained.
【図１】実施例１のセラミック回路基板で，図２のＡ−
Ａ線矢視断面図。FIG. 1 is a ceramic circuit board according to a first embodiment, which corresponds to FIG.
A line arrow sectional view.
【図２】実施例１のセラミック回路基板の平面図。FIG. 2 is a plan view of the ceramic circuit board according to the first embodiment.
【図３】実施例１の，グリーンシートの正面図。FIG. 3 is a front view of the green sheet according to the first embodiment.
【図４】実施例１の，グリーンシートの平面図。FIG. 4 is a plan view of the green sheet according to the first embodiment.
【図５】図６のＢ−Ｂ線矢視断面図。5 is a sectional view taken along the line BB of FIG.
【図６】実施例１の，ビアホール及び電極を形成したグ
リーンシートの一部平面図。FIG. 6 is a partial plan view of the green sheet of Example 1 in which a via hole and an electrode are formed.
【図７】実施例１の，２枚のグリーンシートの配置図。FIG. 7 is a layout diagram of two green sheets according to the first embodiment.
【図８】実施例１の，積層圧着したグリーンシートの断
面図。FIG. 8 is a cross-sectional view of a laminated and pressure-bonded green sheet of Example 1.
【図９】図１０の，Ｃ−Ｃ線矢視断面図。9 is a sectional view taken along the line CC of FIG.
【図１０】実施例１の，グレーズ層形成用のガラスペー
ストを印刷したグリーンシートの一部平面図。FIG. 10 is a partial plan view of the green sheet on which the glass paste for forming the glaze layer of Example 1 is printed.
【図１１】実施例１の，帯状のグレーズ層を有するセラ
ミック基板の平面図。FIG. 11 is a plan view of a ceramic substrate having a belt-shaped glaze layer according to the first embodiment.
【図１２】図１３のＺ−Ｚ線矢視断面図。12 is a cross-sectional view taken along the line ZZ of FIG.
【図１３】実施例１の，薄膜回路及び導体パターンを印
刷したセラミック基板の平面図。FIG. 13 is a plan view of a ceramic substrate on which a thin film circuit and a conductor pattern are printed according to the first embodiment.
【図１４】実施例２のセラミック回路基板の断面図。FIG. 14 is a cross-sectional view of the ceramic circuit board according to the second embodiment.
【図１５】実施例３のセラミック回路基板の断面図。FIG. 15 is a cross-sectional view of the ceramic circuit board according to the third embodiment.
【図１６】実施例４のセラミック回路基板の断面図。FIG. 16 is a cross-sectional view of the ceramic circuit board according to the fourth embodiment.
【図１７】従来例のセラミック回路基板で，図１８のＥ
−Ｅ線矢視断面図。FIG. 17 shows a conventional ceramic circuit board, which is shown in FIG.
-E line arrow sectional view.
【図１８】従来例のセラミック回路基板の平面図。FIG. 18 is a plan view of a conventional ceramic circuit board.
【図１９】図２０のＦ−Ｆ線矢視断面図。19 is a cross-sectional view taken along the line FF of FIG.
【図２０】従来例の，グレーズ層形成用のガラスペース
トを印刷したグリーンシートの一部平面図。FIG. 20 is a partial plan view of a conventional green sheet on which a glass paste for forming a glaze layer is printed.
【図２１】従来例の，グレーズ層形成用のガラスペース
トを印刷したグリーンシートの平面図。FIG. 21 is a plan view of a conventional green sheet on which a glass paste for forming a glaze layer is printed.
【図２２】従来例の，切断位置を示すセラミック基板の
断面図。FIG. 22 is a sectional view of a ceramic substrate showing a cutting position in a conventional example.
【図２３】従来例の問題点を示す説明図。FIG. 23 is an explanatory diagram showing a problem of the conventional example.
１．．．グレーズ層， １０．．．ガラスペースト， １９．．．セラミック回路基板， ２１，２２．．．導体パターン， ３．．．薄膜回路， ５１１，５１２．．．電極， ５１２，５２２．．．ビアホール， ５１９，５２９．．．端子， ６０１，６０２．．．グリーンシート， ６１，６２．．．セラミック基板， 1. ． ． Glaze layer, 10. ． ． Glass paste, 19. ． ． Ceramic circuit board, 21, 22. ． ． Conductor pattern, 3. ． ． Thin film circuit, 511, 512. ． ． Electrodes, 512, 522. ． ． Via hole, 519, 529. ． ． Terminals, 601, 602. ． ． Green sheet, 61, 62. ． ． Ceramic substrate,
Claims (8)
基板に応じた位置に複数の電極を形成し，その後，上記
電極の間において，グレーズ層用のガラスペーストを帯
状に塗布し，次いで，これらを同時焼成して，焼結させ
ることにより，グリーンシートをセラミック基板とな
し，また上記ガラスペーストを帯状のグレーズ層とし，
次に，上記帯状のグレーズ層の表面に，上記電極に接続
されるべき薄膜回路を形成し，その後セラミック基板を
切断して個片化基板を得ることを特徴とするセラミック
回路基板の製造方法。1. A plurality of electrodes are formed on a ceramic green sheet at positions corresponding to individual substrates, and then a glass paste for a glaze layer is applied in a band shape between the electrodes. By co-firing and sintering, the green sheet is made into a ceramic substrate, and the above glass paste is made into a band-shaped glaze layer,
Next, a method for manufacturing a ceramic circuit board, characterized in that a thin film circuit to be connected to the electrodes is formed on the surface of the belt-shaped glaze layer, and then the ceramic board is cut to obtain an individualized board.
て，上記帯状のグレーズ層の幅は，５ｍｍ以下であるこ
とを特徴とするセラミック回路基板の製造方法。2. The method for manufacturing a ceramic circuit board according to claim 1, wherein the width of the belt-shaped glaze layer is 5 mm or less after co-firing.
において，隣接する上記グレーズ層の間隙の幅は，０．
２ｍｍ以上であることを特徴とするセラミック回路基板
の製造方法。3. The width of the gap between the adjacent glaze layers after the co-firing according to claim 1, or 2.
A method of manufacturing a ceramic circuit board, which is 2 mm or more.
極の形成前に，グリーンシートの個片化基板に対応する
位置にビアホールを穿設し，該ビアホールに導電ペース
トを充填することを特徴とするセラミック回路基板の製
造方法。4. The method according to claim 1, wherein a via hole is formed at a position corresponding to the individualized substrate of the green sheet before the formation of the electrode, and the via hole is filled with a conductive paste. A method of manufacturing a characteristic ceramic circuit board.
数の電極とを設け，該グレーズ層の表面に薄膜回路を設
け，上記薄膜回路は上記電極に接続してなるセラミック
回路基板において，上記グレーズ層は，上記電極の間に
おいて，セラミック基板の表面の一部分に帯状に形成さ
れていることを特徴とするセラミック回路基板。5. A ceramic circuit board comprising a ceramic substrate provided with a glaze layer and a plurality of electrodes on the surface thereof, a thin film circuit provided on the surface of the glaze layer, and the thin film circuit being connected to the electrodes. Is a strip-shaped ceramic circuit board formed on a part of the surface of the ceramic substrate between the electrodes.
層の幅は，５ｍｍ以下であることを特徴とするセラミッ
ク回路基板。6. The ceramic circuit board according to claim 5, wherein the strip-shaped glaze layer has a width of 5 mm or less.
ック回路基板は，複数枚のセラミック基板からなること
を特徴とするセラミック回路基板。7. The ceramic circuit board according to claim 5, wherein the ceramic circuit board comprises a plurality of ceramic boards.
ラミック基板は，グレーズ層の長手方向に沿った，側端
部を有することを特徴とするセラミック回路基板。8. The ceramic circuit board according to claim 5, 6, or 7, wherein the ceramic substrate has side end portions along the longitudinal direction of the glaze layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8406194A JPH07273447A (en) | 1994-03-29 | 1994-03-29 | Ceramic circuit board and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8406194A JPH07273447A (en) | 1994-03-29 | 1994-03-29 | Ceramic circuit board and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273447A true JPH07273447A (en) | 1995-10-20 |
Family
ID=13819988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8406194A Pending JPH07273447A (en) | 1994-03-29 | 1994-03-29 | Ceramic circuit board and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273447A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7224040B2 (en) | 2003-11-28 | 2007-05-29 | Gennum Corporation | Multi-level thin film capacitor on a ceramic substrate |
| US8569142B2 (en) | 2003-11-28 | 2013-10-29 | Blackberry Limited | Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same |
| US9232655B2 (en) | 2013-12-24 | 2016-01-05 | Nichia Corporation | Wiring substrate and light emitting device |
| US9617303B2 (en) | 2006-12-18 | 2017-04-11 | Takeda Pharmaceutical Company Limited | Sustained-release composition and method for producing the same |
-
1994
- 1994-03-29 JP JP8406194A patent/JPH07273447A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7224040B2 (en) | 2003-11-28 | 2007-05-29 | Gennum Corporation | Multi-level thin film capacitor on a ceramic substrate |
| US7875956B2 (en) | 2003-11-28 | 2011-01-25 | Paratek Microwave, Inc. | Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same |
| US8569142B2 (en) | 2003-11-28 | 2013-10-29 | Blackberry Limited | Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same |
| US9617303B2 (en) | 2006-12-18 | 2017-04-11 | Takeda Pharmaceutical Company Limited | Sustained-release composition and method for producing the same |
| US9232655B2 (en) | 2013-12-24 | 2016-01-05 | Nichia Corporation | Wiring substrate and light emitting device |
| US9680078B2 (en) | 2013-12-24 | 2017-06-13 | Nichia Corporation | Wiring substrate and light emitting device |
| US10069054B2 (en) | 2013-12-24 | 2018-09-04 | Nichia Corporation | Wiring substrate and light emitting device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002368422A (en) | Multilayer ceramic board and its manufacturing method | |
| JPS5842639B2 (en) | Manufacturing method of ceramic wiring board | |
| JP2001251024A (en) | Multilayer aggregation substrate and method for manufacturing multilayer ceramic part | |
| JPH10308584A (en) | Ceramic multilayered board and its manufacture | |
| JPH07273447A (en) | Ceramic circuit board and its manufacture | |
| US6875526B2 (en) | Composite devices of laminate type and processes for producing same | |
| JP2000306711A (en) | Multiple chip resistor and production thereof | |
| US7205650B2 (en) | Composite devices of laminate type and processes | |
| JP2005268672A (en) | Substrate | |
| JP3091378B2 (en) | Ceramic multilayer substrate | |
| JP3248294B2 (en) | Chip inductor and manufacturing method thereof | |
| JPH07221433A (en) | Ceramic circuit board and its manufacture | |
| JPH10294561A (en) | Highly de-bindered multilayered wiring board and its manufacture | |
| JPH08134388A (en) | Electrically conductive ink | |
| JPH0645758A (en) | Multilayer ceramic board and manufacture thereof | |
| JPH04219993A (en) | Multilayer ceramic board and its manufacture | |
| JPH07202428A (en) | Production of multilayer circuit board | |
| JP2001111220A (en) | Multilayer ceramic board and manufacturing method therefor | |
| JP4485142B2 (en) | Manufacturing method of chip parts | |
| JPH01278088A (en) | Composite circuit board and its manufacture | |
| JPH0555045A (en) | Chip inductor and its manufacture | |
| JP2000340413A (en) | Multiple chip resistor and its manufacture | |
| JP2569716B2 (en) | Method of manufacturing multilayer thick film IC substrate | |
| JP2001358430A (en) | Method of manufacturing wiring board | |
| JPH04221886A (en) | Thick film multilayer circuit board and manufacture thereof |