JPH07266600A - サーマルヘッド駆動回路及びサーマルヘッド及び印字装置 - Google Patents
サーマルヘッド駆動回路及びサーマルヘッド及び印字装置Info
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- JPH07266600A JPH07266600A JP5868094A JP5868094A JPH07266600A JP H07266600 A JPH07266600 A JP H07266600A JP 5868094 A JP5868094 A JP 5868094A JP 5868094 A JP5868094 A JP 5868094A JP H07266600 A JPH07266600 A JP H07266600A
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Abstract
(57)【要約】
【目的】 シリアルデータ入力とヘッド駆動を同時に行
うブロック分割型サーマルヘッド駆動回路において、デ
ータ入力時の誤動作を防止する。 【構成】 クロック信号43に同期してシリアルデータ
42をシフトレジスタ10に順次入力し、パラレル変換
して出力する。このパラレル出力はトランジスタ群16
を駆動して、端子DO1,DO2,等に接続された図示
しない発熱抵抗体を選択的に通電発熱させる。このよう
な構成のサーマルヘッド駆動用IC34を複数用い、こ
れらのICを2つのブロックに分割し、印字を行うブロ
ックと印字データ入力を行うブロックとを交互に変更し
ながら印字動作とデータ入力動作とを同時並列的に行
う。この場合、クロック信号43を所定時間だけ遅延さ
せる遅延回路38を設け、各ブロックにおける発熱抵抗
体素子の駆動期間の初期の所定期間(ヘッド電圧不安定
期間)のみデータ入力を抑制する。
うブロック分割型サーマルヘッド駆動回路において、デ
ータ入力時の誤動作を防止する。 【構成】 クロック信号43に同期してシリアルデータ
42をシフトレジスタ10に順次入力し、パラレル変換
して出力する。このパラレル出力はトランジスタ群16
を駆動して、端子DO1,DO2,等に接続された図示
しない発熱抵抗体を選択的に通電発熱させる。このよう
な構成のサーマルヘッド駆動用IC34を複数用い、こ
れらのICを2つのブロックに分割し、印字を行うブロ
ックと印字データ入力を行うブロックとを交互に変更し
ながら印字動作とデータ入力動作とを同時並列的に行
う。この場合、クロック信号43を所定時間だけ遅延さ
せる遅延回路38を設け、各ブロックにおける発熱抵抗
体素子の駆動期間の初期の所定期間(ヘッド電圧不安定
期間)のみデータ入力を抑制する。
Description
【0001】
【産業上の利用分野】本発明はサーマルヘッドに係わ
り、特にサーマルヘッド素子を駆動するための回路及び
装置に関する。
り、特にサーマルヘッド素子を駆動するための回路及び
装置に関する。
【0002】
【従来の技術】従来から、サーマルプリンタやファクシ
ミリ等には、熱により印字を行う機器が用いられてい
る。この種の機器は、発熱抵抗体を所定個数並列的に配
列したサーマルヘッドを備え、この発熱抵抗体への通電
を印字データに応じて制御することにより選択的に各抵
抗体を発熱させ、必要な文字等を印字するようにしてい
る。
ミリ等には、熱により印字を行う機器が用いられてい
る。この種の機器は、発熱抵抗体を所定個数並列的に配
列したサーマルヘッドを備え、この発熱抵抗体への通電
を印字データに応じて制御することにより選択的に各抵
抗体を発熱させ、必要な文字等を印字するようにしてい
る。
【0003】このようなプリンタでは、印字データは、
通常、シリアルデータとして入力された後パラレルデー
タに変換され、さらに、このパラレルデータによって印
字ドライバを駆動し、各発熱抵抗体素子を選択的に通電
発熱させるようになっている。
通常、シリアルデータとして入力された後パラレルデー
タに変換され、さらに、このパラレルデータによって印
字ドライバを駆動し、各発熱抵抗体素子を選択的に通電
発熱させるようになっている。
【0004】入力されたシリアルデータをパラレルデー
タに変換する手段としては、例えば多段のフリップフロ
ップからなるシフトレジスタ等が用いられる。すなわ
ち、一定周期のクロック信号に同期して、入力されるシ
リアルデータを順次取り込み、所定のドット数分のデー
タ入力が終了した時点でこれらを一挙にパラレル出力す
るのである。
タに変換する手段としては、例えば多段のフリップフロ
ップからなるシフトレジスタ等が用いられる。すなわ
ち、一定周期のクロック信号に同期して、入力されるシ
リアルデータを順次取り込み、所定のドット数分のデー
タ入力が終了した時点でこれらを一挙にパラレル出力す
るのである。
【0005】シフトレジスタから出力されたパラレルデ
ータは、発熱抵抗体を通電駆動するドライバに印加され
るが、その印加時間は通常ストローブ信号と呼ばれる制
御信号により規制され、その印加時間の長短に応じて発
熱抵抗体の発熱量が制御される。
ータは、発熱抵抗体を通電駆動するドライバに印加され
るが、その印加時間は通常ストローブ信号と呼ばれる制
御信号により規制され、その印加時間の長短に応じて発
熱抵抗体の発熱量が制御される。
【0006】このようなサーマルプリンタでは、従来よ
り、発熱抵抗体をいくつかのブロックに分割し、各ブロ
ックごとに印字制御を行うことにより並列性を高め、高
速動作の実現が図られている。すなわち、分割した発熱
抵抗体の各ブロックに対応してシフトレジスタもブロッ
クに分割し、各ブロック間でデータ入力(シリアル・パ
ラレル変換)とデータ出力(ドライバ駆動による印字動
作)を交互かつ同時に制御することが行われている。こ
の場合、シフトレジスタのうちのあるブロックからパラ
レルデータを出力して発熱抵抗体ドライバを駆動してい
る間に、他のシフトレジスタブロックにはシリアルデー
タ入力が行われていることとなる。
り、発熱抵抗体をいくつかのブロックに分割し、各ブロ
ックごとに印字制御を行うことにより並列性を高め、高
速動作の実現が図られている。すなわち、分割した発熱
抵抗体の各ブロックに対応してシフトレジスタもブロッ
クに分割し、各ブロック間でデータ入力(シリアル・パ
ラレル変換)とデータ出力(ドライバ駆動による印字動
作)を交互かつ同時に制御することが行われている。こ
の場合、シフトレジスタのうちのあるブロックからパラ
レルデータを出力して発熱抵抗体ドライバを駆動してい
る間に、他のシフトレジスタブロックにはシリアルデー
タ入力が行われていることとなる。
【0007】
【発明が解決しようとする課題】上記のようなシフトレ
ジスタを複数ブロックに分割して各ブロック間でデータ
入力とデータ出力とを交互かつ同時に行う場合には、次
のような問題が生じる。通常、ドライバによって各発熱
抵抗体に印加される駆動電圧(ヘッド通電電圧)は24
V、データ入力の同期用クロック信号は5Vが採用さ
れ、両者の接地GNDは共通としている。この場合、図
4(a)に示すようなローアクティブのストローブ信号
の立ち下がりと同時に発熱抵抗体に24Vが印加される
が、その初期においては、同図(b)に示すように、3
〜4V程度のオーバーシュートが生じる不安定となる。
このため、接地を24V系と共通とする5V系もレベル
が変動する。このような不安定な状態において、同図
(c)に示すシリアル入力同期用クロック信号(5V
系)によってデータ入力が行われると、誤動作を招来す
る。
ジスタを複数ブロックに分割して各ブロック間でデータ
入力とデータ出力とを交互かつ同時に行う場合には、次
のような問題が生じる。通常、ドライバによって各発熱
抵抗体に印加される駆動電圧(ヘッド通電電圧)は24
V、データ入力の同期用クロック信号は5Vが採用さ
れ、両者の接地GNDは共通としている。この場合、図
4(a)に示すようなローアクティブのストローブ信号
の立ち下がりと同時に発熱抵抗体に24Vが印加される
が、その初期においては、同図(b)に示すように、3
〜4V程度のオーバーシュートが生じる不安定となる。
このため、接地を24V系と共通とする5V系もレベル
が変動する。このような不安定な状態において、同図
(c)に示すシリアル入力同期用クロック信号(5V
系)によってデータ入力が行われると、誤動作を招来す
る。
【0008】この発明は、かかる課題を解決するために
なされたもので、シリアルデータ入力とヘッド駆動を同
時に行う制御方式をとるサーマルヘッドにおいて、デー
タ入力の誤動作を効果的に防止できるサーマルヘッド駆
動回路を得ることを目的とする。
なされたもので、シリアルデータ入力とヘッド駆動を同
時に行う制御方式をとるサーマルヘッドにおいて、デー
タ入力の誤動作を効果的に防止できるサーマルヘッド駆
動回路を得ることを目的とする。
【0009】
【課題を解決するための手段】請求項1記載の発明に係
るサーマルヘッド駆動回路は、印字データに応じて選択
的に通電発熱する発熱抵抗体素子を有し、前記発熱抵抗
体素子を少なくとも2つのブロックに分割し、印字を行
うブロックと印字データ入力を行うブロックとを交互に
変更しながら印字動作とデータ入力動作とを同時並列的
に行う印字装置において、各ブロックにおける発熱抵抗
体素子の駆動期間の初期の所定期間のみデータ入力を抑
制するデータ入力抑制手段を設けたことを特徴とするも
のである。
るサーマルヘッド駆動回路は、印字データに応じて選択
的に通電発熱する発熱抵抗体素子を有し、前記発熱抵抗
体素子を少なくとも2つのブロックに分割し、印字を行
うブロックと印字データ入力を行うブロックとを交互に
変更しながら印字動作とデータ入力動作とを同時並列的
に行う印字装置において、各ブロックにおける発熱抵抗
体素子の駆動期間の初期の所定期間のみデータ入力を抑
制するデータ入力抑制手段を設けたことを特徴とするも
のである。
【0010】請求項2記載の発明に係るサーマルヘッド
駆動回路は、印字データに応じて選択的に通電発熱する
発熱抵抗体素子を有し、前記発熱抵抗体素子を少なくと
も2つのブロックに分割してブロック分割印字を行う印
字装置において、(i) 前記発熱抵抗体素子の各ブロック
に対応して設けられ、各ブロックに対してシリアル入力
された印字データをパラレル変換して出力するシフトレ
ジスタと、(ii)このシフトレジスタの各ブロックから出
力されたパラレルデータに基づき、対応する発熱抵抗体
素子を選択的に通電加熱して駆動する駆動手段と、(ii
i) 印字を行うブロックと印字データ入力を行うブロッ
クとを交互に変更させて印字動作とデータ入力動作とを
同時並列的に制御する制御手段と、(iv)発熱抵抗体素子
の各駆動期間の初期の所定期間のみ前記印字データ入力
を抑制するデータ入力抑制手段と、を具備することを特
徴とするものである。
駆動回路は、印字データに応じて選択的に通電発熱する
発熱抵抗体素子を有し、前記発熱抵抗体素子を少なくと
も2つのブロックに分割してブロック分割印字を行う印
字装置において、(i) 前記発熱抵抗体素子の各ブロック
に対応して設けられ、各ブロックに対してシリアル入力
された印字データをパラレル変換して出力するシフトレ
ジスタと、(ii)このシフトレジスタの各ブロックから出
力されたパラレルデータに基づき、対応する発熱抵抗体
素子を選択的に通電加熱して駆動する駆動手段と、(ii
i) 印字を行うブロックと印字データ入力を行うブロッ
クとを交互に変更させて印字動作とデータ入力動作とを
同時並列的に制御する制御手段と、(iv)発熱抵抗体素子
の各駆動期間の初期の所定期間のみ前記印字データ入力
を抑制するデータ入力抑制手段と、を具備することを特
徴とするものである。
【0011】請求項3記載の発明に係るサーマルヘッド
駆動回路は、請求項2において、前記データ入力抑制手
段は、前記印字データの入力同期に必要なクロック信号
を所定時間だけ遅延させて前記シフトレジスタに入力す
る遅延手段であることを特徴とするものである。
駆動回路は、請求項2において、前記データ入力抑制手
段は、前記印字データの入力同期に必要なクロック信号
を所定時間だけ遅延させて前記シフトレジスタに入力す
る遅延手段であることを特徴とするものである。
【0012】請求項4記載の発明に係るサーマルヘッド
は、請求項1又は請求項2又は請求項3記載のサーマル
ヘッド駆動回路を備えたことを特徴とするものである。
は、請求項1又は請求項2又は請求項3記載のサーマル
ヘッド駆動回路を備えたことを特徴とするものである。
【0013】請求項5記載の発明に係る印字装置は、請
求項4記載のサーマルヘッドを備えたことを特徴とする
ものである。
求項4記載のサーマルヘッドを備えたことを特徴とする
ものである。
【0014】
【作用】請求項1及び請求項2記載の発明では、発熱抵
抗体素子を少なくとも2つのブロックに分割して、印字
を行うブロックと印字データ入力を行うブロックとを交
互に変更しながら印字動作とデータ入力動作を同時並列
的に行うが、各ブロックにおける発熱抵抗体素子の駆動
期間の初期の所定期間においては、データ入力が抑制さ
れる。
抗体素子を少なくとも2つのブロックに分割して、印字
を行うブロックと印字データ入力を行うブロックとを交
互に変更しながら印字動作とデータ入力動作を同時並列
的に行うが、各ブロックにおける発熱抵抗体素子の駆動
期間の初期の所定期間においては、データ入力が抑制さ
れる。
【0015】請求項3記載の発明では、各ブロックにお
ける発熱抵抗体素子の駆動期間の初期の所定期間におけ
るデータ入力抑制は、シフトレジスタへのクロック信号
の入力を所定時間だけ遅延することによって達成され
る。
ける発熱抵抗体素子の駆動期間の初期の所定期間におけ
るデータ入力抑制は、シフトレジスタへのクロック信号
の入力を所定時間だけ遅延することによって達成され
る。
【0016】
【実施例】以下、図面に基づき本発明を詳細に説明す
る。
る。
【0017】図1は、本発明の一実施例におけるサーマ
ルヘッド駆動ICを表したものである。このサーマルヘ
ッド駆動用IC34(以下、単にIC34という。)
は、64ビットの駆動出力端子DO1〜DO64を有
し、これらの出力端子は、それぞれ図示しない発熱抵抗
体に接続されている。各発熱抵抗体の通電駆動を制御す
るための印字データはシリアルデータとしてシリアル入
力端子SIから入力され、データ入力の同期をとるため
のクロック信号はクロック端子CLKから入力されるよ
うになっている。
ルヘッド駆動ICを表したものである。このサーマルヘ
ッド駆動用IC34(以下、単にIC34という。)
は、64ビットの駆動出力端子DO1〜DO64を有
し、これらの出力端子は、それぞれ図示しない発熱抵抗
体に接続されている。各発熱抵抗体の通電駆動を制御す
るための印字データはシリアルデータとしてシリアル入
力端子SIから入力され、データ入力の同期をとるため
のクロック信号はクロック端子CLKから入力されるよ
うになっている。
【0018】この回路は、シフトレジスタ10、アンド
ゲート群14、出力ドライバとしてのトランジスタ群1
6、及び入力選択回路24を有している。
ゲート群14、出力ドライバとしてのトランジスタ群1
6、及び入力選択回路24を有している。
【0019】シフトレジスタ10は、64個のフリップ
フロップを縦続した構成であり、シリアル入力端子SI
から入力されるシリアルデータを、クロック端子CLK
からアンドゲート26を介して入力されるクロック信号
に同期して順次シフトし、64ビットのパラレルデータ
に変換して出力するものである。
フロップを縦続した構成であり、シリアル入力端子SI
から入力されるシリアルデータを、クロック端子CLK
からアンドゲート26を介して入力されるクロック信号
に同期して順次シフトし、64ビットのパラレルデータ
に変換して出力するものである。
【0020】アンドゲート群14は、64個のアンドゲ
ートから構成されており、シフトレジスタ10より出力
されたパラレルデータと、ストローブ端子STB(−)
から入力され入力選択回路24のアンドゲート28を介
して出力されるストローブ信号信号とのアンドをそれぞ
れとって出力する。このストローブ信号は、シフトレジ
スタ10の出力がトランジスタ群16の各FETのゲー
トに印加される時間の長さを制御するための信号であ
り、これにより発熱抵抗体の発熱量が決定される。
ートから構成されており、シフトレジスタ10より出力
されたパラレルデータと、ストローブ端子STB(−)
から入力され入力選択回路24のアンドゲート28を介
して出力されるストローブ信号信号とのアンドをそれぞ
れとって出力する。このストローブ信号は、シフトレジ
スタ10の出力がトランジスタ群16の各FETのゲー
トに印加される時間の長さを制御するための信号であ
り、これにより発熱抵抗体の発熱量が決定される。
【0021】トランジスタ群16は、64個のFET
(電界効果型トランジスタ)から構成されている。但
し、パイポーラ型トランジスタであってもよい。アンド
ゲート群14を構成する各アンドゲートの出力はトラン
ジスタ群16を構成する各FETのゲートに接続されて
いる。各FETのソース・ドレイン間には、図示しない
発熱抵抗体が接続されており、各発熱抵抗体には図示し
ない出力電圧VH (=24V)が印加される。
(電界効果型トランジスタ)から構成されている。但
し、パイポーラ型トランジスタであってもよい。アンド
ゲート群14を構成する各アンドゲートの出力はトラン
ジスタ群16を構成する各FETのゲートに接続されて
いる。各FETのソース・ドレイン間には、図示しない
発熱抵抗体が接続されており、各発熱抵抗体には図示し
ない出力電圧VH (=24V)が印加される。
【0022】入力選択回路24は、クロック端子CLK
とシフトレジスタ10との間に介在するアンドゲート2
6、ストローブ端子STB(−)とアンドゲート群14
との間に介在するアンドゲート28、及びこれらアンド
ゲート26及び28に出力を与えるEXOR(排他的論
理和ゲート)30を備えている。
とシフトレジスタ10との間に介在するアンドゲート2
6、ストローブ端子STB(−)とアンドゲート群14
との間に介在するアンドゲート28、及びこれらアンド
ゲート26及び28に出力を与えるEXOR(排他的論
理和ゲート)30を備えている。
【0023】EXOR30の入力端は、それぞれプルア
ップされるとともに、選択信号端子SEL1及びSEL
2に接続されており、SEL1からの入力とSEL2か
らの入力とが一致するときに“L”(ロー)、相違する
ときに“H”(ハイ)を出力する。EXOR30の出力
はインバータ32を介して遅延回路38に接続され、こ
の遅延回路38の出力はアンドゲート26に接続されて
いる。従って、EXOR30の出力が“L”(すなわ
ち、遅延回路38の出力が“L”)のときにのみ、クロ
ック信号がシフトレジスタ10に入力される。また、E
XOR30の出力はアンドゲート28にも直接入力され
ており、従って、EXOR30の出力が“H”のときに
のみストローブ信号がアンドゲート14に入力されるよ
うになっている。
ップされるとともに、選択信号端子SEL1及びSEL
2に接続されており、SEL1からの入力とSEL2か
らの入力とが一致するときに“L”(ロー)、相違する
ときに“H”(ハイ)を出力する。EXOR30の出力
はインバータ32を介して遅延回路38に接続され、こ
の遅延回路38の出力はアンドゲート26に接続されて
いる。従って、EXOR30の出力が“L”(すなわ
ち、遅延回路38の出力が“L”)のときにのみ、クロ
ック信号がシフトレジスタ10に入力される。また、E
XOR30の出力はアンドゲート28にも直接入力され
ており、従って、EXOR30の出力が“H”のときに
のみストローブ信号がアンドゲート14に入力されるよ
うになっている。
【0024】なお、端子GND及びGND2は接地端子
であり、端子SOはシリアル出力端子である。このシリ
アル出力端子SOは、後述するように複数のICを順次
接続するために用いられるものである。
であり、端子SOはシリアル出力端子である。このシリ
アル出力端子SOは、後述するように複数のICを順次
接続するために用いられるものである。
【0025】図2は、図1に示したIC34を4個用い
て構成したサーマルヘッド駆動回路を表したものであ
る。この回路は、IC34を2個ずつA及びBブロック
に割り当て、2ブロック分割印字を可能にした構成であ
る。なお、図の簡略化のため、各IC34の出力端子D
O及びこれに接続される発熱抵抗体36は1個のみ示し
ているが実際はそれぞれ64個接続される。
て構成したサーマルヘッド駆動回路を表したものであ
る。この回路は、IC34を2個ずつA及びBブロック
に割り当て、2ブロック分割印字を可能にした構成であ
る。なお、図の簡略化のため、各IC34の出力端子D
O及びこれに接続される発熱抵抗体36は1個のみ示し
ているが実際はそれぞれ64個接続される。
【0026】各ブロックにおいて配置、2個のIC34
が縦続接続されている。すなわち、一方のICのシリア
ル出力端子SOが他方のシリアル入力端子SIに接続さ
れ、1ブロック=128ビットに構成されている。ま
た、Aブロックに属するIC34の選択信号端子SEL
1は電源VDDにプルアップ接続され、Bブロックに属す
るIC34の選択信号端子SEL2は接地GNDにプル
ダウン接続されている。選択信号端子SEL2には、各
ブロック共通の選択信号が入力されている。さらに、入
力データ、駆動信号、ストローブ信号は、各ブロック共
通の信号線から入力されるようになっている。
が縦続接続されている。すなわち、一方のICのシリア
ル出力端子SOが他方のシリアル入力端子SIに接続さ
れ、1ブロック=128ビットに構成されている。ま
た、Aブロックに属するIC34の選択信号端子SEL
1は電源VDDにプルアップ接続され、Bブロックに属す
るIC34の選択信号端子SEL2は接地GNDにプル
ダウン接続されている。選択信号端子SEL2には、各
ブロック共通の選択信号が入力されている。さらに、入
力データ、駆動信号、ストローブ信号は、各ブロック共
通の信号線から入力されるようになっている。
【0027】以上のような構成のサーマルヘッド駆動回
路の動作を説明する。
路の動作を説明する。
【0028】図1に示すIC34において、シリアル入
力端子SIから印字データとしてのシリアルデータを入
力し、シフトレジスタ10のデータ端子に与える。一
方、クロック入力端子CLKから入力されるクロック信
号は、遅延回路38の出力によりゲートされるアンドゲ
ート26の一入力端に入力される。
力端子SIから印字データとしてのシリアルデータを入
力し、シフトレジスタ10のデータ端子に与える。一
方、クロック入力端子CLKから入力されるクロック信
号は、遅延回路38の出力によりゲートされるアンドゲ
ート26の一入力端に入力される。
【0029】今、図2のAブロックの場合について考え
ると、選択信号端子SEL1は“H”に固定されてい
る。従って、選択信号端子SEL2の入力を“H”とす
ると、両信号レベル者が一致し、EXOR30は“L”
を出力する。このため、遅延回路38の出力は所定時間
t遅れて“H”となり、クロック信号43がシフトレジ
スタ10に入力される。これにより、シフトレジスタ1
0では、入力されるシリアルデータ42がクロック信号
43に同期して取り込まれ、順次シフトされる。ここで
は、Aブロック(Bブロックも同じ)は2個の64ビッ
トのIC34を縦続接続して構成しているため、都合1
28ビットのデータが連続的に取り込まれる。
ると、選択信号端子SEL1は“H”に固定されてい
る。従って、選択信号端子SEL2の入力を“H”とす
ると、両信号レベル者が一致し、EXOR30は“L”
を出力する。このため、遅延回路38の出力は所定時間
t遅れて“H”となり、クロック信号43がシフトレジ
スタ10に入力される。これにより、シフトレジスタ1
0では、入力されるシリアルデータ42がクロック信号
43に同期して取り込まれ、順次シフトされる。ここで
は、Aブロック(Bブロックも同じ)は2個の64ビッ
トのIC34を縦続接続して構成しているため、都合1
28ビットのデータが連続的に取り込まれる。
【0030】このとき、アンドゲート28では、EXO
R30の出力が“L”のため、ストローブ信号44の反
転信号は出力されず、その出力は“L”となる。このた
め、アンドゲート群14はすべて閉じた状態となり、シ
フトレジスタ10のパラレル出力はトランジスタ群16
の各ゲートには印加されず、印字は行われない。
R30の出力が“L”のため、ストローブ信号44の反
転信号は出力されず、その出力は“L”となる。このた
め、アンドゲート群14はすべて閉じた状態となり、シ
フトレジスタ10のパラレル出力はトランジスタ群16
の各ゲートには印加されず、印字は行われない。
【0031】さて、Aブロックの2個のIC34のシフ
トレジスタ10に128ビットのシリアルデータが取り
込まれた所で、選択信号端子SEL2への入力を“L”
に変更する。これにより、両信号レベル者が相違し、E
XOR30は“H”を出力する。このため、所定時間遅
れてアンドゲート26は閉じられ、クロック信号43の
入力停止によりシリアルデータ42の取り込みも停止す
る。
トレジスタ10に128ビットのシリアルデータが取り
込まれた所で、選択信号端子SEL2への入力を“L”
に変更する。これにより、両信号レベル者が相違し、E
XOR30は“H”を出力する。このため、所定時間遅
れてアンドゲート26は閉じられ、クロック信号43の
入力停止によりシリアルデータ42の取り込みも停止す
る。
【0032】このとき、アンドゲート28はEXOR3
0の出力“H”によって開き、ストローブ信号44の反
転信号、すなわち“H”レベルが出力され、アンドゲー
ト群14をすべて開く。これにより、シフトレジスタ1
0のパラレル出力が一挙にトランジスタ群16のゲート
に印加される。
0の出力“H”によって開き、ストローブ信号44の反
転信号、すなわち“H”レベルが出力され、アンドゲー
ト群14をすべて開く。これにより、シフトレジスタ1
0のパラレル出力が一挙にトランジスタ群16のゲート
に印加される。
【0033】トランジスタ群16は、パラレルデータの
値(H,L)に応じてオン又はオフし、これにより64
個の発熱抵抗体が電圧VH (24V)により選択的に通
電され、発熱する。通電時間はストローブ信号の発生時
間であるため、このストローブ信号の発生時間により発
熱量を制御できる。
値(H,L)に応じてオン又はオフし、これにより64
個の発熱抵抗体が電圧VH (24V)により選択的に通
電され、発熱する。通電時間はストローブ信号の発生時
間であるため、このストローブ信号の発生時間により発
熱量を制御できる。
【0034】一方、Bブロックにおいては、Aブロック
と全く反対の動作が行われる。すなわち、Aブロックが
シリアルデータ入力中はBブロックではデータ印字を行
い、Aブロックがデータ印字中はBブロックではシリア
ルデータ入力を行う。
と全く反対の動作が行われる。すなわち、Aブロックが
シリアルデータ入力中はBブロックではデータ印字を行
い、Aブロックがデータ印字中はBブロックではシリア
ルデータ入力を行う。
【0035】従って、AブロックとBブロックの動作
は、図3に示すような関係となる。この図に示すよう
に、選択信号SEL2(同図(b))が“H”のとき
は、Aブロックにおいてクロック信号43(同図
(a))に従ってシリアルデータ42(同図(c))が
入力される一方、Bブロックではストローブ信号44に
よりデータ印字が行われる。すなわち、選択信号SEL
2が“H”のときには、Aブロックに属するIC34の
EXOR30の出力は“L”、Bブロックに属するIC
34のEXOR30の出力は“H”となる。従って、A
ブロックにおいては、アンドゲート26の出力が“H”
となってデータ入力が行われ、Bブロックにおいては、
アンドゲート28の出力が“L”となってストローブ信
号44の発生期間に印字が行われるのである。
は、図3に示すような関係となる。この図に示すよう
に、選択信号SEL2(同図(b))が“H”のとき
は、Aブロックにおいてクロック信号43(同図
(a))に従ってシリアルデータ42(同図(c))が
入力される一方、Bブロックではストローブ信号44に
よりデータ印字が行われる。すなわち、選択信号SEL
2が“H”のときには、Aブロックに属するIC34の
EXOR30の出力は“L”、Bブロックに属するIC
34のEXOR30の出力は“H”となる。従って、A
ブロックにおいては、アンドゲート26の出力が“H”
となってデータ入力が行われ、Bブロックにおいては、
アンドゲート28の出力が“L”となってストローブ信
号44の発生期間に印字が行われるのである。
【0036】一方、選択信号SEL2(同図(b))が
“L”のときは、Bブロックにおいてクロック信号43
(同図(a))に従ってシリアルデータ42(同図
(c))が入力される一方、Aブロックではストローブ
信号44によりデータ印字が行われる。すなわち、選択
信号SELが“L”のときには、Aブロックに属するI
C34のEXOR30の出力は“H”、Bブロックに属
するIC34のEXOR30の出力は“L”となる。従
って、Aブロックにおいては、アンドゲート28の出力
が“H”となってストローブ信号44の発生期間に印字
が行われ、Bブロックにおいては、アンドゲート26の
出力が“L”となってデータ入力が行われるのである。
“L”のときは、Bブロックにおいてクロック信号43
(同図(a))に従ってシリアルデータ42(同図
(c))が入力される一方、Aブロックではストローブ
信号44によりデータ印字が行われる。すなわち、選択
信号SELが“L”のときには、Aブロックに属するI
C34のEXOR30の出力は“H”、Bブロックに属
するIC34のEXOR30の出力は“L”となる。従
って、Aブロックにおいては、アンドゲート28の出力
が“H”となってストローブ信号44の発生期間に印字
が行われ、Bブロックにおいては、アンドゲート26の
出力が“L”となってデータ入力が行われるのである。
【0037】ところが、遅延回路38(図1)の出力は
EXOR30の出力よりも所定時間tだけ遅延されてい
るため、アンドゲート26が開くタイミング、すなわち
クロック信号43の入力開始時期はストローブ信号44
の開始時期よりも時間tだけ遅れる。これにより、シリ
アルデータの入力開始時期はデータ印字開始時期よりも
時間tだけ遅れる(図3(c),(d))。すなわち、
印字開始の初期におけるヘッド電圧不安定期間t(例え
ば5μsec程度)においてはデータ入力が行われず、
接地レベルの変動に伴う5V系の変動によってデータ入
力時に誤動作が生ずるのを回避できる。
EXOR30の出力よりも所定時間tだけ遅延されてい
るため、アンドゲート26が開くタイミング、すなわち
クロック信号43の入力開始時期はストローブ信号44
の開始時期よりも時間tだけ遅れる。これにより、シリ
アルデータの入力開始時期はデータ印字開始時期よりも
時間tだけ遅れる(図3(c),(d))。すなわち、
印字開始の初期におけるヘッド電圧不安定期間t(例え
ば5μsec程度)においてはデータ入力が行われず、
接地レベルの変動に伴う5V系の変動によってデータ入
力時に誤動作が生ずるのを回避できる。
【0038】このように、本実施例では、IC34を用
いてブロック分割印字を行う場合、選択信号端子SEL
1又はSEL2のいずれかの電位をブロックごとに異な
る電位とし、残った選択信号端子SEL2又はSEL1
に選択信号を入力することで、単一仕様のIC34を用
いかつ1つのストローブ信号のみを用いて高速の印字が
可能であると同時に、遅延回路38の存在により、一方
のブロックにおける印字開始後のヘッド電圧不安定期間
での他のブロックでのデータ入力を抑制できる。従っ
て、高速印字動作を行う場合のデータ入力時の不安定要
素を除去でき、信頼性が確保される。
いてブロック分割印字を行う場合、選択信号端子SEL
1又はSEL2のいずれかの電位をブロックごとに異な
る電位とし、残った選択信号端子SEL2又はSEL1
に選択信号を入力することで、単一仕様のIC34を用
いかつ1つのストローブ信号のみを用いて高速の印字が
可能であると同時に、遅延回路38の存在により、一方
のブロックにおける印字開始後のヘッド電圧不安定期間
での他のブロックでのデータ入力を抑制できる。従っ
て、高速印字動作を行う場合のデータ入力時の不安定要
素を除去でき、信頼性が確保される。
【0039】なお本実施例では、ラッチレス制御、すな
わちシフトレジスタ10のパラレル出力を一端ラッチす
ることなくドライバを駆動して印字する制御方式につい
て説明したが、これに限るものではなく、ラッチを用い
た制御方式においても、ブロック分割印字を行う限り、
上記遅延回路によるデータ入力タイミングの遅延制御は
有効である。
わちシフトレジスタ10のパラレル出力を一端ラッチす
ることなくドライバを駆動して印字する制御方式につい
て説明したが、これに限るものではなく、ラッチを用い
た制御方式においても、ブロック分割印字を行う限り、
上記遅延回路によるデータ入力タイミングの遅延制御は
有効である。
【0040】
【発明の効果】以上説明したように、本発明によれば、
発熱抵抗体素子を少なくとも2つのブロックに分割し、
印字を行うブロックと印字データ入力を行うブロックと
を交互に変更しながら印字動作とデータ入力動作を同時
並列的に行う場合において、各ブロックにおける発熱抵
抗体素子の駆動期間の初期の所定期間はデータ入力を抑
制することとしたので、発熱抵抗体の駆動開始直後の電
圧不安定時期はデータ入力は行われない。このため、ブ
ロック分割方式での高速印字動作を行う場合のデータ入
力時の不安定要素を除去でき、信頼性を確保することが
できるという効果がある。
発熱抵抗体素子を少なくとも2つのブロックに分割し、
印字を行うブロックと印字データ入力を行うブロックと
を交互に変更しながら印字動作とデータ入力動作を同時
並列的に行う場合において、各ブロックにおける発熱抵
抗体素子の駆動期間の初期の所定期間はデータ入力を抑
制することとしたので、発熱抵抗体の駆動開始直後の電
圧不安定時期はデータ入力は行われない。このため、ブ
ロック分割方式での高速印字動作を行う場合のデータ入
力時の不安定要素を除去でき、信頼性を確保することが
できるという効果がある。
【図1】本発明の一実施例におけるサーマルヘッド駆動
ICを示すブロック図である。
ICを示すブロック図である。
【図2】このサーマルヘッド駆動ICで構成したサーマ
ルヘッド駆動回路を示すブロック図である。
ルヘッド駆動回路を示すブロック図である。
【図3】このサーマルヘッド駆動回路の動作を示すタイ
ミング図である。
ミング図である。
【図4】従来のサーマルヘッド駆動回路の同期を示すタ
イミング図である。
イミング図である。
10 シフトレジスタ 14 アンドゲート群 16 トランジスタ群 24 入力選択回路 26,28 アンドゲート 30 EXOR 34 サーマルヘッド駆動用IC 36 発熱抵抗体 38 遅延回路 42 シリアルデータ 43 クロック信号 44 ストローブ信号
Claims (5)
- 【請求項1】 印字データに応じて選択的に通電発熱す
る発熱抵抗体素子を有し、前記発熱抵抗体素子を少なく
とも2つのブロックに分割し、印字を行うブロックと印
字データ入力を行うブロックとを交互に変更しながら印
字動作とデータ入力動作とを同時並列的に行う印字装置
において、 各ブロックにおける発熱抵抗体素子の駆動期間の初期の
所定期間のみデータ入力を抑制するデータ入力抑制手段
を設けたことを特徴とするサーマルヘッド駆動回路。 - 【請求項2】 印字データに応じて選択的に通電発熱す
る発熱抵抗体素子を有し、前記発熱抵抗体素子を少なく
とも2つのブロックに分割してブロック分割印字を行う
印字装置において、 前記発熱抵抗体素子の各ブロックに対応して設けられ、
各ブロックに対してシリアル入力された印字データをパ
ラレル変換して出力するシフトレジスタと、 このシフトレジスタの各ブロックから出力されたパラレ
ルデータに基づき、対応する発熱抵抗体素子を選択的に
通電加熱して駆動する駆動手段と、 印字を行うブロックと印字データ入力を行うブロックと
を交互に変更させて印字動作とデータ入力動作とを同時
並列的に制御する制御手段と、 発熱抵抗体素子の各駆動期間の初期の所定期間のみ前記
印字データ入力を抑制するデータ入力抑制手段と、 を具備することを特徴とするサーマルヘッド駆動回路。 - 【請求項3】 請求項2において、 前記データ入力抑制手段は、前記印字データの入力同期
に必要なクロック信号を所定時間だけ遅延させて前記シ
フトレジスタに入力する遅延手段であることを特徴とす
るサーマルヘッド駆動回路。 - 【請求項4】 請求項1又は請求項2又は請求項3記載
のサーマルヘッド駆動回路を備えたことを特徴とするサ
ーマルヘッド。 - 【請求項5】 請求項4記載のサーマルヘッドを備えた
ことを特徴とする印字装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5868094A JPH07266600A (ja) | 1994-03-29 | 1994-03-29 | サーマルヘッド駆動回路及びサーマルヘッド及び印字装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5868094A JPH07266600A (ja) | 1994-03-29 | 1994-03-29 | サーマルヘッド駆動回路及びサーマルヘッド及び印字装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07266600A true JPH07266600A (ja) | 1995-10-17 |
Family
ID=13091287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5868094A Pending JPH07266600A (ja) | 1994-03-29 | 1994-03-29 | サーマルヘッド駆動回路及びサーマルヘッド及び印字装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07266600A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009241379A (ja) * | 2008-03-31 | 2009-10-22 | Konica Minolta Holdings Inc | 液滴吐出システム |
US20160347062A1 (en) * | 2014-08-28 | 2016-12-01 | Funai Electric Co., Ltd. | Chip layout to enable multiple heater chip vertical resolutions |
-
1994
- 1994-03-29 JP JP5868094A patent/JPH07266600A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009241379A (ja) * | 2008-03-31 | 2009-10-22 | Konica Minolta Holdings Inc | 液滴吐出システム |
US20160347062A1 (en) * | 2014-08-28 | 2016-12-01 | Funai Electric Co., Ltd. | Chip layout to enable multiple heater chip vertical resolutions |
US9802404B2 (en) * | 2014-08-28 | 2017-10-31 | Funai Electric Co., Ltd. | Chip layout to enable multiple heater chip vertical resolutions |
CN109624509A (zh) * | 2014-08-28 | 2019-04-16 | 船井电机株式会社 | 基于流体喷射芯片的打印方法 |
CN109624509B (zh) * | 2014-08-28 | 2020-10-16 | 船井电机株式会社 | 基于流体喷射芯片的打印方法 |
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