JPH07266600A - サーマルヘッド駆動回路及びサーマルヘッド及び印字装置 - Google Patents

Abstract

(57)【要約】 【目的】 シリアルデータ入力とヘッド駆動を同時に行
うブロック分割型サーマルヘッド駆動回路において、デ
ータ入力時の誤動作を防止する。 【構成】 クロック信号４３に同期してシリアルデータ
４２をシフトレジスタ１０に順次入力し、パラレル変換
して出力する。このパラレル出力はトランジスタ群１６
を駆動して、端子ＤＯ１，ＤＯ２，等に接続された図示
しない発熱抵抗体を選択的に通電発熱させる。このよう
な構成のサーマルヘッド駆動用ＩＣ３４を複数用い、こ
れらのＩＣを２つのブロックに分割し、印字を行うブロ
ックと印字データ入力を行うブロックとを交互に変更し
ながら印字動作とデータ入力動作とを同時並列的に行
う。この場合、クロック信号４３を所定時間だけ遅延さ
せる遅延回路３８を設け、各ブロックにおける発熱抵抗
体素子の駆動期間の初期の所定期間（ヘッド電圧不安定
期間）のみデータ入力を抑制する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はサーマルヘッドに係わ
り、特にサーマルヘッド素子を駆動するための回路及び
装置に関する。

【０００２】

【従来の技術】従来から、サーマルプリンタやファクシ
ミリ等には、熱により印字を行う機器が用いられてい
る。この種の機器は、発熱抵抗体を所定個数並列的に配
列したサーマルヘッドを備え、この発熱抵抗体への通電
を印字データに応じて制御することにより選択的に各抵
抗体を発熱させ、必要な文字等を印字するようにしてい
る。

【０００３】このようなプリンタでは、印字データは、
通常、シリアルデータとして入力された後パラレルデー
タに変換され、さらに、このパラレルデータによって印
字ドライバを駆動し、各発熱抵抗体素子を選択的に通電
発熱させるようになっている。

【０００４】入力されたシリアルデータをパラレルデー
タに変換する手段としては、例えば多段のフリップフロ
ップからなるシフトレジスタ等が用いられる。すなわ
ち、一定周期のクロック信号に同期して、入力されるシ
リアルデータを順次取り込み、所定のドット数分のデー
タ入力が終了した時点でこれらを一挙にパラレル出力す
るのである。

【０００５】シフトレジスタから出力されたパラレルデ
ータは、発熱抵抗体を通電駆動するドライバに印加され
るが、その印加時間は通常ストローブ信号と呼ばれる制
御信号により規制され、その印加時間の長短に応じて発
熱抵抗体の発熱量が制御される。

【０００６】このようなサーマルプリンタでは、従来よ
り、発熱抵抗体をいくつかのブロックに分割し、各ブロ
ックごとに印字制御を行うことにより並列性を高め、高
速動作の実現が図られている。すなわち、分割した発熱
抵抗体の各ブロックに対応してシフトレジスタもブロッ
クに分割し、各ブロック間でデータ入力（シリアル・パ
ラレル変換）とデータ出力（ドライバ駆動による印字動
作）を交互かつ同時に制御することが行われている。こ
の場合、シフトレジスタのうちのあるブロックからパラ
レルデータを出力して発熱抵抗体ドライバを駆動してい
る間に、他のシフトレジスタブロックにはシリアルデー
タ入力が行われていることとなる。

【０００７】

【発明が解決しようとする課題】上記のようなシフトレ
ジスタを複数ブロックに分割して各ブロック間でデータ
入力とデータ出力とを交互かつ同時に行う場合には、次
のような問題が生じる。通常、ドライバによって各発熱
抵抗体に印加される駆動電圧（ヘッド通電電圧）は２４
Ｖ、データ入力の同期用クロック信号は５Ｖが採用さ
れ、両者の接地ＧＮＤは共通としている。この場合、図
４（ａ）に示すようなローアクティブのストローブ信号
の立ち下がりと同時に発熱抵抗体に２４Ｖが印加される
が、その初期においては、同図（ｂ）に示すように、３
〜４Ｖ程度のオーバーシュートが生じる不安定となる。
このため、接地を２４Ｖ系と共通とする５Ｖ系もレベル
が変動する。このような不安定な状態において、同図
（ｃ）に示すシリアル入力同期用クロック信号（５Ｖ
系）によってデータ入力が行われると、誤動作を招来す
る。

【０００８】この発明は、かかる課題を解決するために
なされたもので、シリアルデータ入力とヘッド駆動を同
時に行う制御方式をとるサーマルヘッドにおいて、デー
タ入力の誤動作を効果的に防止できるサーマルヘッド駆
動回路を得ることを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の発明に係
るサーマルヘッド駆動回路は、印字データに応じて選択
的に通電発熱する発熱抵抗体素子を有し、前記発熱抵抗
体素子を少なくとも２つのブロックに分割し、印字を行
うブロックと印字データ入力を行うブロックとを交互に
変更しながら印字動作とデータ入力動作とを同時並列的
に行う印字装置において、各ブロックにおける発熱抵抗
体素子の駆動期間の初期の所定期間のみデータ入力を抑
制するデータ入力抑制手段を設けたことを特徴とするも
のである。

【００１０】請求項２記載の発明に係るサーマルヘッド
駆動回路は、印字データに応じて選択的に通電発熱する
発熱抵抗体素子を有し、前記発熱抵抗体素子を少なくと
も２つのブロックに分割してブロック分割印字を行う印
字装置において、(i) 前記発熱抵抗体素子の各ブロック
に対応して設けられ、各ブロックに対してシリアル入力
された印字データをパラレル変換して出力するシフトレ
ジスタと、(ii)このシフトレジスタの各ブロックから出
力されたパラレルデータに基づき、対応する発熱抵抗体
素子を選択的に通電加熱して駆動する駆動手段と、(ii
i) 印字を行うブロックと印字データ入力を行うブロッ
クとを交互に変更させて印字動作とデータ入力動作とを
同時並列的に制御する制御手段と、(iv)発熱抵抗体素子
の各駆動期間の初期の所定期間のみ前記印字データ入力
を抑制するデータ入力抑制手段と、を具備することを特
徴とするものである。

【００１１】請求項３記載の発明に係るサーマルヘッド
駆動回路は、請求項２において、前記データ入力抑制手
段は、前記印字データの入力同期に必要なクロック信号
を所定時間だけ遅延させて前記シフトレジスタに入力す
る遅延手段であることを特徴とするものである。

【００１２】請求項４記載の発明に係るサーマルヘッド
は、請求項１又は請求項２又は請求項３記載のサーマル
ヘッド駆動回路を備えたことを特徴とするものである。

【００１３】請求項５記載の発明に係る印字装置は、請
求項４記載のサーマルヘッドを備えたことを特徴とする
ものである。

【００１４】

【作用】請求項１及び請求項２記載の発明では、発熱抵
抗体素子を少なくとも２つのブロックに分割して、印字
を行うブロックと印字データ入力を行うブロックとを交
互に変更しながら印字動作とデータ入力動作を同時並列
的に行うが、各ブロックにおける発熱抵抗体素子の駆動
期間の初期の所定期間においては、データ入力が抑制さ
れる。

【００１５】請求項３記載の発明では、各ブロックにお
ける発熱抵抗体素子の駆動期間の初期の所定期間におけ
るデータ入力抑制は、シフトレジスタへのクロック信号
の入力を所定時間だけ遅延することによって達成され
る。

【００１６】

【実施例】以下、図面に基づき本発明を詳細に説明す
る。

【００１７】図１は、本発明の一実施例におけるサーマ
ルヘッド駆動ＩＣを表したものである。このサーマルヘ
ッド駆動用ＩＣ３４（以下、単にＩＣ３４という。）
は、６４ビットの駆動出力端子ＤＯ１〜ＤＯ６４を有
し、これらの出力端子は、それぞれ図示しない発熱抵抗
体に接続されている。各発熱抵抗体の通電駆動を制御す
るための印字データはシリアルデータとしてシリアル入
力端子ＳＩから入力され、データ入力の同期をとるため
のクロック信号はクロック端子ＣＬＫから入力されるよ
うになっている。

【００１８】この回路は、シフトレジスタ１０、アンド
ゲート群１４、出力ドライバとしてのトランジスタ群１
６、及び入力選択回路２４を有している。

【００１９】シフトレジスタ１０は、６４個のフリップ
フロップを縦続した構成であり、シリアル入力端子ＳＩ
から入力されるシリアルデータを、クロック端子ＣＬＫ
からアンドゲート２６を介して入力されるクロック信号
に同期して順次シフトし、６４ビットのパラレルデータ
に変換して出力するものである。

【００２０】アンドゲート群１４は、６４個のアンドゲ
ートから構成されており、シフトレジスタ１０より出力
されたパラレルデータと、ストローブ端子ＳＴＢ（−）
から入力され入力選択回路２４のアンドゲート２８を介
して出力されるストローブ信号信号とのアンドをそれぞ
れとって出力する。このストローブ信号は、シフトレジ
スタ１０の出力がトランジスタ群１６の各ＦＥＴのゲー
トに印加される時間の長さを制御するための信号であ
り、これにより発熱抵抗体の発熱量が決定される。

【００２１】トランジスタ群１６は、６４個のＦＥＴ
（電界効果型トランジスタ）から構成されている。但
し、パイポーラ型トランジスタであってもよい。アンド
ゲート群１４を構成する各アンドゲートの出力はトラン
ジスタ群１６を構成する各ＦＥＴのゲートに接続されて
いる。各ＦＥＴのソース・ドレイン間には、図示しない
発熱抵抗体が接続されており、各発熱抵抗体には図示し
ない出力電圧ＶH （＝２４Ｖ）が印加される。

【００２２】入力選択回路２４は、クロック端子ＣＬＫ
とシフトレジスタ１０との間に介在するアンドゲート２
６、ストローブ端子ＳＴＢ（−）とアンドゲート群１４
との間に介在するアンドゲート２８、及びこれらアンド
ゲート２６及び２８に出力を与えるＥＸＯＲ（排他的論
理和ゲート）３０を備えている。

【００２３】ＥＸＯＲ３０の入力端は、それぞれプルア
ップされるとともに、選択信号端子ＳＥＬ１及びＳＥＬ
２に接続されており、ＳＥＬ１からの入力とＳＥＬ２か
らの入力とが一致するときに“Ｌ”（ロー）、相違する
ときに“Ｈ”（ハイ）を出力する。ＥＸＯＲ３０の出力
はインバータ３２を介して遅延回路３８に接続され、こ
の遅延回路３８の出力はアンドゲート２６に接続されて
いる。従って、ＥＸＯＲ３０の出力が“Ｌ”（すなわ
ち、遅延回路３８の出力が“Ｌ”）のときにのみ、クロ
ック信号がシフトレジスタ１０に入力される。また、Ｅ
ＸＯＲ３０の出力はアンドゲート２８にも直接入力され
ており、従って、ＥＸＯＲ３０の出力が“Ｈ”のときに
のみストローブ信号がアンドゲート１４に入力されるよ
うになっている。

【００２４】なお、端子ＧＮＤ及びＧＮＤ２は接地端子
であり、端子ＳＯはシリアル出力端子である。このシリ
アル出力端子ＳＯは、後述するように複数のＩＣを順次
接続するために用いられるものである。

【００２５】図２は、図１に示したＩＣ３４を４個用い
て構成したサーマルヘッド駆動回路を表したものであ
る。この回路は、ＩＣ３４を２個ずつＡ及びＢブロック
に割り当て、２ブロック分割印字を可能にした構成であ
る。なお、図の簡略化のため、各ＩＣ３４の出力端子Ｄ
Ｏ及びこれに接続される発熱抵抗体３６は１個のみ示し
ているが実際はそれぞれ６４個接続される。

【００２６】各ブロックにおいて配置、２個のＩＣ３４
が縦続接続されている。すなわち、一方のＩＣのシリア
ル出力端子ＳＯが他方のシリアル入力端子ＳＩに接続さ
れ、１ブロック＝１２８ビットに構成されている。ま
た、Ａブロックに属するＩＣ３４の選択信号端子ＳＥＬ
１は電源ＶDDにプルアップ接続され、Ｂブロックに属す
るＩＣ３４の選択信号端子ＳＥＬ２は接地ＧＮＤにプル
ダウン接続されている。選択信号端子ＳＥＬ２には、各
ブロック共通の選択信号が入力されている。さらに、入
力データ、駆動信号、ストローブ信号は、各ブロック共
通の信号線から入力されるようになっている。

【００２７】以上のような構成のサーマルヘッド駆動回
路の動作を説明する。

【００２８】図１に示すＩＣ３４において、シリアル入
力端子ＳＩから印字データとしてのシリアルデータを入
力し、シフトレジスタ１０のデータ端子に与える。一
方、クロック入力端子ＣＬＫから入力されるクロック信
号は、遅延回路３８の出力によりゲートされるアンドゲ
ート２６の一入力端に入力される。

【００２９】今、図２のＡブロックの場合について考え
ると、選択信号端子ＳＥＬ１は“Ｈ”に固定されてい
る。従って、選択信号端子ＳＥＬ２の入力を“Ｈ”とす
ると、両信号レベル者が一致し、ＥＸＯＲ３０は“Ｌ”
を出力する。このため、遅延回路３８の出力は所定時間
ｔ遅れて“Ｈ”となり、クロック信号４３がシフトレジ
スタ１０に入力される。これにより、シフトレジスタ１
０では、入力されるシリアルデータ４２がクロック信号
４３に同期して取り込まれ、順次シフトされる。ここで
は、Ａブロック（Ｂブロックも同じ）は２個の６４ビッ
トのＩＣ３４を縦続接続して構成しているため、都合１
２８ビットのデータが連続的に取り込まれる。

【００３０】このとき、アンドゲート２８では、ＥＸＯ
Ｒ３０の出力が“Ｌ”のため、ストローブ信号４４の反
転信号は出力されず、その出力は“Ｌ”となる。このた
め、アンドゲート群１４はすべて閉じた状態となり、シ
フトレジスタ１０のパラレル出力はトランジスタ群１６
の各ゲートには印加されず、印字は行われない。

【００３１】さて、Ａブロックの２個のＩＣ３４のシフ
トレジスタ１０に１２８ビットのシリアルデータが取り
込まれた所で、選択信号端子ＳＥＬ２への入力を“Ｌ”
に変更する。これにより、両信号レベル者が相違し、Ｅ
ＸＯＲ３０は“Ｈ”を出力する。このため、所定時間遅
れてアンドゲート２６は閉じられ、クロック信号４３の
入力停止によりシリアルデータ４２の取り込みも停止す
る。

【００３２】このとき、アンドゲート２８はＥＸＯＲ３
０の出力“Ｈ”によって開き、ストローブ信号４４の反
転信号、すなわち“Ｈ”レベルが出力され、アンドゲー
ト群１４をすべて開く。これにより、シフトレジスタ１
０のパラレル出力が一挙にトランジスタ群１６のゲート
に印加される。

【００３３】トランジスタ群１６は、パラレルデータの
値（Ｈ，Ｌ）に応じてオン又はオフし、これにより６４
個の発熱抵抗体が電圧ＶH （２４Ｖ）により選択的に通
電され、発熱する。通電時間はストローブ信号の発生時
間であるため、このストローブ信号の発生時間により発
熱量を制御できる。

【００３４】一方、Ｂブロックにおいては、Ａブロック
と全く反対の動作が行われる。すなわち、Ａブロックが
シリアルデータ入力中はＢブロックではデータ印字を行
い、Ａブロックがデータ印字中はＢブロックではシリア
ルデータ入力を行う。

【００３５】従って、ＡブロックとＢブロックの動作
は、図３に示すような関係となる。この図に示すよう
に、選択信号ＳＥＬ２（同図（ｂ））が“Ｈ”のとき
は、Ａブロックにおいてクロック信号４３（同図
（ａ））に従ってシリアルデータ４２（同図（ｃ））が
入力される一方、Ｂブロックではストローブ信号４４に
よりデータ印字が行われる。すなわち、選択信号ＳＥＬ
２が“Ｈ”のときには、Ａブロックに属するＩＣ３４の
ＥＸＯＲ３０の出力は“Ｌ”、Ｂブロックに属するＩＣ
３４のＥＸＯＲ３０の出力は“Ｈ”となる。従って、Ａ
ブロックにおいては、アンドゲート２６の出力が“Ｈ”
となってデータ入力が行われ、Ｂブロックにおいては、
アンドゲート２８の出力が“Ｌ”となってストローブ信
号４４の発生期間に印字が行われるのである。

【００３６】一方、選択信号ＳＥＬ２（同図（ｂ））が
“Ｌ”のときは、Ｂブロックにおいてクロック信号４３
（同図（ａ））に従ってシリアルデータ４２（同図
（ｃ））が入力される一方、Ａブロックではストローブ
信号４４によりデータ印字が行われる。すなわち、選択
信号ＳＥＬが“Ｌ”のときには、Ａブロックに属するＩ
Ｃ３４のＥＸＯＲ３０の出力は“Ｈ”、Ｂブロックに属
するＩＣ３４のＥＸＯＲ３０の出力は“Ｌ”となる。従
って、Ａブロックにおいては、アンドゲート２８の出力
が“Ｈ”となってストローブ信号４４の発生期間に印字
が行われ、Ｂブロックにおいては、アンドゲート２６の
出力が“Ｌ”となってデータ入力が行われるのである。

【００３７】ところが、遅延回路３８（図１）の出力は
ＥＸＯＲ３０の出力よりも所定時間ｔだけ遅延されてい
るため、アンドゲート２６が開くタイミング、すなわち
クロック信号４３の入力開始時期はストローブ信号４４
の開始時期よりも時間ｔだけ遅れる。これにより、シリ
アルデータの入力開始時期はデータ印字開始時期よりも
時間ｔだけ遅れる（図３（ｃ），（ｄ））。すなわち、
印字開始の初期におけるヘッド電圧不安定期間ｔ（例え
ば５μｓｅｃ程度）においてはデータ入力が行われず、
接地レベルの変動に伴う５Ｖ系の変動によってデータ入
力時に誤動作が生ずるのを回避できる。

【００３８】このように、本実施例では、ＩＣ３４を用
いてブロック分割印字を行う場合、選択信号端子ＳＥＬ
１又はＳＥＬ２のいずれかの電位をブロックごとに異な
る電位とし、残った選択信号端子ＳＥＬ２又はＳＥＬ１
に選択信号を入力することで、単一仕様のＩＣ３４を用
いかつ１つのストローブ信号のみを用いて高速の印字が
可能であると同時に、遅延回路３８の存在により、一方
のブロックにおける印字開始後のヘッド電圧不安定期間
での他のブロックでのデータ入力を抑制できる。従っ
て、高速印字動作を行う場合のデータ入力時の不安定要
素を除去でき、信頼性が確保される。

【００３９】なお本実施例では、ラッチレス制御、すな
わちシフトレジスタ１０のパラレル出力を一端ラッチす
ることなくドライバを駆動して印字する制御方式につい
て説明したが、これに限るものではなく、ラッチを用い
た制御方式においても、ブロック分割印字を行う限り、
上記遅延回路によるデータ入力タイミングの遅延制御は
有効である。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
発熱抵抗体素子を少なくとも２つのブロックに分割し、
印字を行うブロックと印字データ入力を行うブロックと
を交互に変更しながら印字動作とデータ入力動作を同時
並列的に行う場合において、各ブロックにおける発熱抵
抗体素子の駆動期間の初期の所定期間はデータ入力を抑
制することとしたので、発熱抵抗体の駆動開始直後の電
圧不安定時期はデータ入力は行われない。このため、ブ
ロック分割方式での高速印字動作を行う場合のデータ入
力時の不安定要素を除去でき、信頼性を確保することが
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例におけるサーマルヘッド駆動
ＩＣを示すブロック図である。

【図２】このサーマルヘッド駆動ＩＣで構成したサーマ
ルヘッド駆動回路を示すブロック図である。

【図３】このサーマルヘッド駆動回路の動作を示すタイ
ミング図である。

【図４】従来のサーマルヘッド駆動回路の同期を示すタ
イミング図である。

【符号の説明】

１０ シフトレジスタ １４ アンドゲート群 １６ トランジスタ群 ２４ 入力選択回路 ２６，２８ アンドゲート ３０ ＥＸＯＲ ３４ サーマルヘッド駆動用ＩＣ ３６ 発熱抵抗体 ３８ 遅延回路 ４２ シリアルデータ ４３ クロック信号 ４４ ストローブ信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 印字データに応じて選択的に通電発熱す
   る発熱抵抗体素子を有し、前記発熱抵抗体素子を少なく
   とも２つのブロックに分割し、印字を行うブロックと印
   字データ入力を行うブロックとを交互に変更しながら印
   字動作とデータ入力動作とを同時並列的に行う印字装置
   において、 各ブロックにおける発熱抵抗体素子の駆動期間の初期の
   所定期間のみデータ入力を抑制するデータ入力抑制手段
   を設けたことを特徴とするサーマルヘッド駆動回路。
2. 【請求項２】 印字データに応じて選択的に通電発熱す
   る発熱抵抗体素子を有し、前記発熱抵抗体素子を少なく
   とも２つのブロックに分割してブロック分割印字を行う
   印字装置において、 前記発熱抵抗体素子の各ブロックに対応して設けられ、
   各ブロックに対してシリアル入力された印字データをパ
   ラレル変換して出力するシフトレジスタと、 このシフトレジスタの各ブロックから出力されたパラレ
   ルデータに基づき、対応する発熱抵抗体素子を選択的に
   通電加熱して駆動する駆動手段と、 印字を行うブロックと印字データ入力を行うブロックと
   を交互に変更させて印字動作とデータ入力動作とを同時
   並列的に制御する制御手段と、 発熱抵抗体素子の各駆動期間の初期の所定期間のみ前記
   印字データ入力を抑制するデータ入力抑制手段と、 を具備することを特徴とするサーマルヘッド駆動回路。
3. 【請求項３】 請求項２において、 前記データ入力抑制手段は、前記印字データの入力同期
   に必要なクロック信号を所定時間だけ遅延させて前記シ
   フトレジスタに入力する遅延手段であることを特徴とす
   るサーマルヘッド駆動回路。
4. 【請求項４】 請求項１又は請求項２又は請求項３記載
   のサーマルヘッド駆動回路を備えたことを特徴とするサ
   ーマルヘッド。
5. 【請求項５】 請求項４記載のサーマルヘッドを備えた
   ことを特徴とする印字装置。