JP2000289255A - プリンタの制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 プリンタの印刷を実行させる起動信号の入力
中に、次のデータをメモリに取り込むタイミング信号が
入力されることを防止し、これによってノイズの発生を
抑える。 【解決手段】 本発明は、印刷画素を形成するための複
数の発熱素子を駆動させるためのグループ分けされた駆
動回路Ｔｒと、印刷画素データを一時的に保持する第１
の記憶回路１１と、所定のタイミング信号に基いて前記
第１の記憶回路の印刷画素データを並列に入力して一時
的に保持する第２の記憶回路１２と、該第２の記憶回路
内の印刷画素データを、各駆動回路に取り込ませる起動
信号Ｓｔを発生する起動信号発生回路と、該起動信号に
基いて、駆動回路に対し、その各グループ毎に所定時間
ずらして起動信号Ｓｔ₁〜Ｓｔ₄を与える遅延回路１３
と、駆動回路の各グループに与えられた起動信号が有効
な間は、第２の記憶回路１２にタイミング信号が与えら
れることを禁止するタイミング信号制御回路１４とを備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、駆動回路により複
数の発熱素子を独立して加熱駆動して、印刷画素を形成
するサーマル式のラインプリンタにおける制御装置に関
する。

【０００２】

【従来の技術】サーマル式のラインプリンタは、行方向
に配列した多数の発熱素子を加熱駆動することにより、
１行分のデータを並列に同時に印刷する方式のプリンタ
である。この種のプリンタの印刷制御は、以下の通りで
ある。すなわち、シフトレジスタに格納された画素デー
タ（１又は０のデータ）を、ラッチ信号に基いてラッチ
内にパラレル転送する。次いで、各発熱素子を駆動する
駆動回路をそのストローブ信号によりオンして、前記ラ
ッチ内のデータを取り込み、該データに従って発熱素子
を加熱する。ここで、前記複数の駆動回路は、複数の駆
動回路を備えた複数のドライバＩＣを使用することによ
って実現する。

【０００３】しかしながら、前記プリンタの制御におい
ては、駆動すべき発熱素子が多い場合、駆動回路にスト
ローブ信号を入力した時点で、電流が急激に変動してこ
れがノイズを発生させ、ドライバＩＣに誤動作、延いて
は印刷の乱れを生じさせることがあった。

【０００４】そこで、この問題を回避するため、従来、
前記ストローブ信号を与えるタイミングをずらす遅延回
路を備え、各ドライバＩＣ毎にストローブ信号を与える
タイミングをずらすように構成したプリンタの制御装置
がある。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来の遅延回路を用いたプリンタの制御においては、次の
行のデータをラッチに取り込むためのラッチ信号が、前
記遅延されたストローブ信号の入力中に与えられること
がある。この場合、複数のドライバＩＣへの通電が同時
に遮断され、急激な電圧降下が起き、これがノイズを発
生させることがあった。また、途中で遮断されたストロ
ーブ信号に係る駆動回路は、発熱素子に十分な量の電流
を与えることができず、その結果、発熱素子の加熱量が
不十分となって、印刷品質が低下するという問題があっ
た。

【０００６】本発明の目的は、前記従来の課題を解決
し、前記遅延されたストローブ信号の入力中に、次のラ
ッチ信号が入力されることを防止し、これによって前記
ノイズの発生を抑えるプリンタの制御装置を提供するこ
とにある。

【０００７】

【課題を解決するための手段】前記目的を達成するため
本発明のプリンタの制御装置は、印刷画素を形成するた
めの複数の発熱素子と、前記各発熱素子を駆動させるた
めの前記発熱素子に対応して設けられた駆動回路であっ
て、複数のグループに区分けされたものと、前記発熱素
子の数に対応した印刷画素データを一時的に保持する第
１の記憶回路と、所定のタイミング信号に基いて前記第
１の記憶回路に保持された印刷画素データを並列に入力
して一時的に保持する第２の記憶回路と、前記第２の記
憶回路に保持された印刷画素データを、前記各駆動回路
に取り込ませる起動信号を発生する起動信号発生回路
と、前記起動信号発生回路からの起動信号に基いて、前
記駆動回路に対し、前記駆動回路の各グループ毎に所定
時間ずらして前記起動信号を与える遅延回路と、前記駆
動回路の各グループに与えられた起動信号が有効な間
は、前記第２の記憶回路に前記タイミング信号が与えら
れることを禁止するタイミング信号制御回路とを備えて
構成される。

【０００８】前記構成において、遅延回路によって遅延
された起動信号が各駆動回路に与えられている間に、次
のデータを第２の記憶回路に取り込むためのタイミング
信号が与えられた場合、前記タイミング信号制御回路
は、前記第２の記憶回路にタイミング信号が入力される
のを禁止する。これによって、駆動回路の一斉遮断が防
止され、これに基くノイズの発生がなくなる。

【０００９】本発明において、前記タイミング信号制御
回路は、前記遅延回路から前記駆動回路の各グループに
出力される起動信号を入力する入力端子と１つの出力端
子を備えた第１のゲート回路であって、前記入力端子か
ら入力される全ての起動信号が有効でない場合に、前記
出力端子から所定の値を出力するものと、前記第１のゲ
ート回路の出力端子から前記所定の値が出力されている
場合にのみ前記タイミング信号を前記第２の記憶回路に
与える第２のゲート回路とを備えて構成することもがき
る。

【００１０】また、本発明において、前記タイミング信
号制御回路は、前記駆動回路の最初のグループに起動信
号が与えられてから所定時間を計測するタイマー回路
と、前記タイマー回路により所定時間が経過した場合に
のみ前記タイミング信号を前記第２の記憶回路に与える
ゲート回路とを備えて構成することもできる。

【００１１】

【発明の実施の形態】以下、本発明の一実施形態を図面
に沿って説明する。図１は、本発明のプリンタの制御装
置の一実施形態に係る回路図である。図において、プリ
ンタは１行分の印刷画素データを同時に印刷するための
多数の発熱素子（抵抗体）Ｒ₁〜Ｒ_nを有する。発熱素子
Ｒ₁〜Ｒ_nは、印刷媒体としての感熱紙の幅方向に沿って
延びる印刷ヘッドの先端に配列され、その選択的な加熱
駆動によって、用紙上に１行分の画素を同時に形成す
る。

【００１２】発熱素子Ｒ₁〜Ｒ_nには、実施例において４
つのドライバＩＣＤｒ₁〜Ｄｒ₄が、その駆動素子として
接続されている。各ドライバＩＣＤｒ₁〜Ｄｒ₄は、それ
ぞれ、前記複数の発熱素子を駆動するための複数の駆動
回路を備えており、これら４つのドライバＩＣＤｒ₁〜
Ｄｒ₄によって、全ての発熱素子Ｒ₁〜Ｒ_nが加熱駆動さ
れる。一つの実施例において６４０個の発熱素子に対し
て、各ドライバＩＣが１６０個の発熱素子に接続されこ
れを駆動する。

【００１３】各ドライバＩＣＤｒ₁〜Ｄｒ₄の各駆動回路
は、１つのトランジスタＴｒと、トランジスタＴｒのベ
ースにその出力端を接続したＡＮＤ回路１０で構成され
る。ＡＮＤ回路１０は、後述する遅延回路１３からのス
トローブ信号Ｓｔ₁〜Ｓｔ₄及びラッチ１２からの印刷画
素データを入力し、両信号が「Ｈｉｇｈ」であるとき
に、トランジスタＴｒを駆動させる。すなわち、印刷画
素データとして「印刷」を意味する「１」のデータが与
えられているときに、前記ストローブ信号が「Ｌｏｗ」
から「Ｈｉｇｈ」、すなわち有効に遷移されると、ＡＮ
Ｄ回路１０から「Ｈｉｇｈ」が出力され、トランジスタ
Ｔｒが駆動される。これによって対応する発熱素子Ｒ₁
〜Ｒ_nが加熱され、感熱紙の対応領域はこの熱パルスを
受けて発色する。

【００１４】本実施形態に係るプリンタは、１行分の印
刷画素データを一時的に記憶するために、シフトレジス
タ１１及びラッチ１２を有する。シフトレジスタ１１に
は、クロック信号に同期して１行分の印刷画素データが
入力され、保持される。なお、印刷画素データは、１行
分の各印刷画素に対応するデータであり、「印刷」を意
味する「１」及び「印刷しない」を意味する「０」のビ
ット列で構成される。ラッチ１２は、シフトレジスタ１
１にパラレルに接続され、シフトレジスタ上の各ビット
データを、同時並列的に、その対応する記憶領域に移送
して保持する。シフトレジスタ１１からラッチ１２への
データの転送タイミングは、ラッチ信号制御回路１４か
ら出力される信号（以下、これを出力ラッチ信号Ｌ_out
という）のラッチ１２への入力タイミングによって制御
される。前述のようにラッチ１２の各記憶領域は、ドラ
イバＩＣＤｒ₁〜Ｄｒ₄のＡＮＤ回路１０の入力端に接続
されており、出力ラッチ信号Ｌ_outの入力によりラッチ
１２に新たなデータが取り込まれると、その内容に応じ
てＡＮＤ回路１０への入力データが直ちに変化される。

【００１５】遅延回路１３は、ストローブ信号Ｓｔを入
力し、該ストローブ信号Ｓｔの入力タイミングに対し所
定時間遅れて出力される４つのストローブ信号（以下、
これを遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄という）を生成
する。遅延回路１３に入力されるストローブ信号Ｓｔ
は、印刷のタイミングに合わせて「Ｈｉｇｈ」に遷移さ
れ、所定時間これを維持した後、「Ｌｏｗ」に戻され
る。発熱素子Ｒ₁〜Ｒ_nは、略ストローブ信号Ｓｔの「Ｈ
ｉｇｈ」の期間加熱されることとなるので、印刷に好適
な発熱期間を考慮して、「Ｈｉｇｈ」の期間を定める。
なお、本明細書ではこの「Ｈｉｇｈ」の期間をストロー
ブ信号Ｓｔが有効であるという。

【００１６】遅延回路１３の４つの遅延ストローブ信号
Ｓｔ₁〜Ｓｔ₄は、それぞれ４つのドライバＩＣＤｒ₁〜
Ｄｒ₄に対応し、それらの各ＡＮＤ回路１０に入力され
る。すなわち、１つ目のドライバＩＣＤｒ₁の各ＡＮＤ
回路１０には、遅延ストローブ信号Ｓｔ₁が、２つ目の
ドライバＩＣＤｒ₂の各ＡＮＤ回路１０には、遅延スト
ローブ信号Ｓｔ₂が、３つ目のドライバＩＣＤｒ₃の各Ａ
ＮＤ回路１０には、遅延ストローブ信号Ｓｔ₃が、４つ
目のドライバＩＣＤｒ₄の各ＡＮＤ回路１０には、遅延
ストローブ信号Ｓｔ₄が、それぞれ入力される。ドライ
バＩＣＤｒ₁に入力される遅延ストローブ信号Ｓｔ₁は、
ストローブ信号Ｓｔが遅延回路１３に入力されてから所
定の遅延時間を与えずに「Ｈｉｇｈ」、すなわち有効に
される。ドライバＩＣＤｒ₂に入力される遅延ストロー
ブ信号Ｓｔ₂は、遅延ストローブ信号Ｓｔ₁が「Ｈｉｇ
ｈ」に遷移してから、所定の遅延時間Ｔ₁遅れて「Ｈｉ
ｇｈ」にされる。ドライバＩＣＤｒ₃に入力される遅延
ストローブ信号Ｓｔ₃は、遅延ストローブ信号Ｓｔ₂が
「Ｈｉｇｈ」に遷移してから前記遅延時間Ｔ₁遅れて
「Ｈｉｇｈ」にされる。また、ドライバＩＣＤｒ₄に入
力される遅延ストローブ信号Ｓｔ₄は、遅延ストローブ
信号Ｓｔ₃が「Ｈｉｇｈ」に遷移されてから前記遅延時
間Ｔ₁遅れて「Ｈｉｇｈ」にされる。以上により、最初
の遅延ストローブ信号Ｓｔ₁が「Ｈｉｇｈ」に遷移され
てから、最後の遅延ストローブ信号Ｓｔ₄が「Ｈｉｇ
ｈ」に遷移されるまでに、遅延時間Ｔ₁の３倍の遅延が
与えられる。従って、１つの遅延ストローブ信号の有効
期間をＴ₂とした場合、これら４つの遅延ストローブ信
号Ｓｔ₁〜Ｓｔ₄の有効期間は、３Ｔ₁＋Ｔ₂である（図４
を参照）。

【００１７】前記各ドライバＩＣのＡＮＤ回路１０は、
それに与えられる遅延ストローブ信号が「Ｈｉｇｈ」で
ある期間に、ラッチ１２のデータに従って、トランジス
タＴｒを駆動する。前記遅延回路１３の働きにより各ド
ライバＩＣＤｒ₁〜Ｄｒ₄に与えられる遅延ストローブ信
号Ｓｔ₁〜Ｓｔ₄の立ち上がり及び立ち下がりのタイミン
グは、各ドライバＩＣ毎にずらされているので、同時立
ち上がり及び立ち下がりの際の急激な電流変動が回避さ
れる。

【００１８】ラッチ信号制御回路１４は、ラッチ信号Ｌ
_inが、前記遅延ストローブ信号の有効期間中に入力され
た場合に、これがラッチ１２に与えられるのを禁止する
ためのものである。すなわち、ラッチ信号制御回路１４
は、ラッチ信号Ｌ_inが遅延ストローブ信号の有効期間
外、すなわち全ての遅延ストローブ信号が「Ｌｏｗ」の
状態にあるときには、そのままラッチ信号をラッチ１２
へ出力し（出力ラッチ信号Ｌ_out）、ラッチ信号Ｌ_inが
遅延ストローブ信号の有効期間中、すなわち何れかの遅
延ストローブ信号が「Ｈｉｇｈ」の状態にあるときに
は、ラッチ信号を出力しない。 図２は、前記ラッチ信
号制御回路１４の一実施例を示している。この実施例に
おいて、ラッチ信号制御回路１４は、ＮＯＲ回路２０及
びＡＮＤ回路２１の２つの論理回路で構成される。ＮＯ
Ｒ回路２０は、遅延回路１３からの４つの遅延ストロー
ブ信号Ｓｔ₁〜Ｓｔ₄を入力とし、これら全てが「Ｌｏ
ｗ」の状態にあるときに「Ｈｉｇｈ」を出力し、何れか
のストローブ信号が「Ｈｉｇｈ」の状態にあるときに
は、「Ｌｏｗ」を出力する。

【００１９】ＡＮＤ回路２１は、前記ＮＯＲ回路２０か
らの出力及びラッチ信号Ｌ_inを入力とし、双方が「Ｈｉ
ｇｈ」の状態にあるときにのみ、ラッチ信号Ｌ_outとし
て「Ｈｉｇｈ」を出力し、それ以外の状態のときには、
「Ｌｏｗ」を出力する。

【００２０】前記構成により遅延回路１３から何れかの
遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄が出力されているとき
に、ラッチ信号Ｌ_inが入力されると、ＡＮＤ回路２１
は、これをラッチ１２へ出力しない。このようにして、
遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄が有効である間に、ラ
ッチ１２へラッチ信号が入力されることが禁止される。

【００２１】図３は、前記ラッチ信号制御回路１４の他
の実施例を示している。この実施例において、ラッチ信
号制御回路１４は、タイマー回路３０及びＡＮＤ回路３
１で構成されている。タイマー回路３０は、ストローブ
信号Ｓｔ（又は１つ目の遅延ストローブ信号Ｓｔ₁）が
入力されるタイミングで起動（リセット）され、所定時
間「Ｈｉｇｈ」を出力する。そして、所定時間経過後に
出力を初期の「Ｌｏｗ」に遷移する。この所定時間は、
全遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄の有効期間、すなわ
ち３Ｔ₁＋Ｔ₂にセットされる。従って、タイマー回路３
０は、全遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄が有効である
間だけ、「Ｈｉｇｈ」を出力する。

【００２２】ＡＮＤ回路３１は、前記タイマー回路３０
の反転出力及びラッチ信号Ｌ_inを入力とし、双方が「Ｈ
ｉｇｈ」の状態にあるときのみ、ラッチ信号Ｌ_outとし
て「Ｈｉｇｈ」を出力し、それ以外の状態のときには、
「Ｌｏｗ」を出力する。

【００２３】前記構成によりストローブ信号Ｓｔが与え
られてから、タイマー回路３０が所定時間を計測してい
るときに、ラッチ信号Ｌ_inが入力された場合、ＡＮＤ回
路３１は、これをラッチ１２へ出力しない。このように
して、遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄が有効である間
に、ラッチ１２へラッチ信号が入力されることが禁止さ
れる。

【００２４】図４は、前記実施形態に係る制御装置にお
ける信号のタイミングチャートを示している。本図及び
図１に従って、以下、本制御装置の動作について説明す
る。図では、特に遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄の有
効期間中に入力される入力ラッチ信号Ｌ_in及びラッチ信
号制御回路１４の出力である出力ラッチ信号Ｌ_outの状
態に留意されたい。

【００２５】図で示されるように、１行分の印刷画素デ
ータＤは、クロック信号Ｃに同期してシフトレジスタ１
１に取り込まれる。その後、ラッチ信号制御回路１４
に、ラッチ信号Ｌ_inが入力されると、ラッチ信号制御回
路１４は、遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄が有効であ
るかどうかに応じて、ラッチ信号Ｌ_outを出力する。ラ
ッチ１２は、このラッチ信号Ｌ_outを受けて、シフトレ
ジスタの印刷画素データＤを取り込む。

【００２６】一方、印刷開始のタイミングで、ストロー
ブ信号Ｓｔが遅延回路１３に入力される。遅延回路１３
は、これを起点として４つの遅延ストローブ信号Ｓｔ₁
〜Ｓｔ₄をＴ₁時間の遅れを与えながら、ドライバＩＣＤ
ｒ₁〜Ｄｒ₄の各駆動回路へ出力する。１つ目の遅延スト
ローブ信号Ｓｔ₁が１つ目のドライバＩＣＤｒ₁の各駆動
回路へ与えられると、ラッチ１２内の対応する領域の印
刷画素データが読み出され、それに従って、対応する発
熱素子Ｒが加熱駆動される。このタイミングにＴ₁時間
だけ遅れて、２つ目の遅延ストローブ信号Ｓｔ₂が２つ
目のドライバＩＣＤｒ₂の各駆動回路へ与えられる。こ
れによってラッチ１２内の対応する領域の印刷画素デー
タが読み出され、それに従って、対応する発熱素子Ｒが
加熱駆動される。同様に、Ｔ₁時間だけ送れて、順次遅
延ストローブ信号Ｓｔ₃及びＳｔ₄がドライバＩＣＤｒ₃
及びＤｒ₄の各駆動回路へ与えられ、対応する発熱素子
Ｒが加熱駆動される。このように各ドライバＩＣＤｒ₁
〜Ｄｒ₄の駆動開始時間及び駆動終了時間は、Ｔ₁だけず
らされており、これに対応する電流波形Ｖ_Hは、図４に
示すようにメサ型状となり、急激な電流の立ち上がり及
び立ち下がりが回避される。

【００２７】ここで、前記遅延ストローブ信号Ｓｔ₁〜
Ｓｔ₄の有効期間（図中、期間Ｔ）中に、ラッチ信号制
御回路１４にラッチ信号Ｌ_inが与えられた場合を考える
（図中符号４０）。この場合、ラッチ信号制御回路１４
は、前述のようにこれをラッチ１２に出力しない。これ
によって、複数のドライバＩＣに亘る駆動回路の切り替
えが回避され、前記電流波形Ｖ_Hの状態が維持される。

【００２８】以上、本発明の一実施形態を図面に沿って
説明したが、本発明は前記実施形態において示された事
項に限定されず、特許請求の範囲及び発明の詳細な説明
の記載、並びに周知の技術に基づいて、当業者がその変
更・応用を行うことができる範囲が含まれる。前記実施
形態においては、本発明の制御装置の一回路構成例を示
したに過ぎず、他の周知の方法によって、本発明に係る
制御装置を構成することが可能である。前記実施形態に
おいては、ドライバＩＣの数を４としたが、本発明の適
用範囲は、ドライバＩＣの個数に拘わらない。例えば、
１つのドライバＩＣ内の駆動回路を複数のグループに分
け、それぞれに遅延ストローブ信号を与えるように構成
したものであってもよい。

【００２９】

【発明の効果】以上の如く本発明によれば、遅延回路に
よって遅延された起動信号が各駆動回路に与えられてい
る間に、次のデータを第２の記憶回路に取り込むための
タイミング信号が与えられた場合、前記タイミング信号
制御回路は、前記第２の記憶回路にタイミング信号が入
力されるのを禁止する。これによって、駆動回路の一斉
遮断が防止され、急激な電流降下がなくなる。その結
果、ノイズの発生がなくなり、装置の誤動作及び印刷品
質の低下の問題が回避される。

【図面の簡単な説明】

【図１】本発明のプリンタの制御装置の一実施形態に係
る回路図である。

【図２】本発明に係るラッチ信号制御回路の一実施例を
示す回路図である。

【図３】本発明に係るラッチ信号制御回路の他の実施例
を示す回路図である。

【図４】本発明に係る制御装置における信号のタイミン
グチャートである。

【符号の説明】

１０ ＡＮＤ回路 １１ シフトレジスタ １２ ラッチ １３ 遅延回路 １４ ラッチ信号制御回路 ２０ ＮＯＲ回路 ２１ ＡＮＤ回路 ３０ タイマー回路 ３１ ＡＮＤ回路 Ｒ₁〜Ｒ_n 発熱素子 Ｄｒ₁〜Ｄｒ₄ ドライバＩＣ Ｔｒ トランジスタ Ｌ_in 入力ラッチ信号 Ｌ_out 出力ラッチ信号 Ｓｔ ストローブ信号 Ｓｔ₁〜Ｓｔ₄ 遅延ストローブ信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 印刷画素を形成するための複数の発熱素
   子と、 前記各発熱素子を駆動させるための前記発熱素子に対応
   して設けられた駆動回路であって、複数のグループに区
   分けされたものと、 前記発熱素子の数に対応した印刷画素データを一時的に
   保持する第１の記憶回路と、 所定のタイミング信号に基いて前記第１の記憶回路に保
   持された印刷画素データを並列に入力して一時的に保持
   する第２の記憶回路と、 前記第２の記憶回路に保持された印刷画素データを、前
   記各駆動回路に取り込ませる起動信号を発生する起動信
   号発生回路と、 前記起動信号発生回路からの起動信号に基いて、前記駆
   動回路に対し、前記駆動回路の各グループ毎に所定時間
   ずらして前記起動信号を与える遅延回路と、 前記駆動回路の各グループに与えられた起動信号が有効
   な間は、前記第２の記憶回路に前記タイミング信号が与
   えられることを禁止するタイミング信号制御回路と、を
   備えたことを特徴とするプリンタの制御装置。
2. 【請求項２】 前記タイミング信号制御回路は、 前記遅延回路から前記駆動回路の各グループに出力され
   る起動信号を入力する入力端子と１つの出力端子を備え
   た第１のゲート回路であって、前記入力端子から入力さ
   れる全ての起動信号が有効でない場合に、前記出力端子
   から所定の値を出力するものと、 前記第１のゲート回路の出力端子から前記所定の値が出
   力されている場合にのみ前記タイミング信号を前記第２
   の記憶回路に与える第２のゲート回路と、を備えたこと
   を特徴とする請求項１記載のプリンタの制御装置。
3. 【請求項３】 前記タイミング信号制御回路は、 前記駆動回路の最初のグループに起動信号が与えられて
   から所定時間を計測するタイマー回路と、 前記タイマー回路により所定時間が経過した場合にのみ
   前記タイミング信号を前記第２の記憶回路に与えるゲー
   ト回路と、を備えたことを特徴とする請求項１記載のプ
   リンタの制御装置。