JP2000289255A - プリンタの制御装置 - Google Patents
プリンタの制御装置Info
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Abstract
中に、次のデータをメモリに取り込むタイミング信号が
入力されることを防止し、これによってノイズの発生を
抑える。 【解決手段】 本発明は、印刷画素を形成するための複
数の発熱素子を駆動させるためのグループ分けされた駆
動回路Trと、印刷画素データを一時的に保持する第1
の記憶回路11と、所定のタイミング信号に基いて前記
第1の記憶回路の印刷画素データを並列に入力して一時
的に保持する第2の記憶回路12と、該第2の記憶回路
内の印刷画素データを、各駆動回路に取り込ませる起動
信号Stを発生する起動信号発生回路と、該起動信号に
基いて、駆動回路に対し、その各グループ毎に所定時間
ずらして起動信号St1〜St4を与える遅延回路13
と、駆動回路の各グループに与えられた起動信号が有効
な間は、第2の記憶回路12にタイミング信号が与えら
れることを禁止するタイミング信号制御回路14とを備
える。
Description
数の発熱素子を独立して加熱駆動して、印刷画素を形成
するサーマル式のラインプリンタにおける制御装置に関
する。
に配列した多数の発熱素子を加熱駆動することにより、
1行分のデータを並列に同時に印刷する方式のプリンタ
である。この種のプリンタの印刷制御は、以下の通りで
ある。すなわち、シフトレジスタに格納された画素デー
タ(1又は0のデータ)を、ラッチ信号に基いてラッチ
内にパラレル転送する。次いで、各発熱素子を駆動する
駆動回路をそのストローブ信号によりオンして、前記ラ
ッチ内のデータを取り込み、該データに従って発熱素子
を加熱する。ここで、前記複数の駆動回路は、複数の駆
動回路を備えた複数のドライバICを使用することによ
って実現する。
ては、駆動すべき発熱素子が多い場合、駆動回路にスト
ローブ信号を入力した時点で、電流が急激に変動してこ
れがノイズを発生させ、ドライバICに誤動作、延いて
は印刷の乱れを生じさせることがあった。
前記ストローブ信号を与えるタイミングをずらす遅延回
路を備え、各ドライバIC毎にストローブ信号を与える
タイミングをずらすように構成したプリンタの制御装置
がある。
来の遅延回路を用いたプリンタの制御においては、次の
行のデータをラッチに取り込むためのラッチ信号が、前
記遅延されたストローブ信号の入力中に与えられること
がある。この場合、複数のドライバICへの通電が同時
に遮断され、急激な電圧降下が起き、これがノイズを発
生させることがあった。また、途中で遮断されたストロ
ーブ信号に係る駆動回路は、発熱素子に十分な量の電流
を与えることができず、その結果、発熱素子の加熱量が
不十分となって、印刷品質が低下するという問題があっ
た。
し、前記遅延されたストローブ信号の入力中に、次のラ
ッチ信号が入力されることを防止し、これによって前記
ノイズの発生を抑えるプリンタの制御装置を提供するこ
とにある。
本発明のプリンタの制御装置は、印刷画素を形成するた
めの複数の発熱素子と、前記各発熱素子を駆動させるた
めの前記発熱素子に対応して設けられた駆動回路であっ
て、複数のグループに区分けされたものと、前記発熱素
子の数に対応した印刷画素データを一時的に保持する第
1の記憶回路と、所定のタイミング信号に基いて前記第
1の記憶回路に保持された印刷画素データを並列に入力
して一時的に保持する第2の記憶回路と、前記第2の記
憶回路に保持された印刷画素データを、前記各駆動回路
に取り込ませる起動信号を発生する起動信号発生回路
と、前記起動信号発生回路からの起動信号に基いて、前
記駆動回路に対し、前記駆動回路の各グループ毎に所定
時間ずらして前記起動信号を与える遅延回路と、前記駆
動回路の各グループに与えられた起動信号が有効な間
は、前記第2の記憶回路に前記タイミング信号が与えら
れることを禁止するタイミング信号制御回路とを備えて
構成される。
された起動信号が各駆動回路に与えられている間に、次
のデータを第2の記憶回路に取り込むためのタイミング
信号が与えられた場合、前記タイミング信号制御回路
は、前記第2の記憶回路にタイミング信号が入力される
のを禁止する。これによって、駆動回路の一斉遮断が防
止され、これに基くノイズの発生がなくなる。
回路は、前記遅延回路から前記駆動回路の各グループに
出力される起動信号を入力する入力端子と1つの出力端
子を備えた第1のゲート回路であって、前記入力端子か
ら入力される全ての起動信号が有効でない場合に、前記
出力端子から所定の値を出力するものと、前記第1のゲ
ート回路の出力端子から前記所定の値が出力されている
場合にのみ前記タイミング信号を前記第2の記憶回路に
与える第2のゲート回路とを備えて構成することもがき
る。
号制御回路は、前記駆動回路の最初のグループに起動信
号が与えられてから所定時間を計測するタイマー回路
と、前記タイマー回路により所定時間が経過した場合に
のみ前記タイミング信号を前記第2の記憶回路に与える
ゲート回路とを備えて構成することもできる。
に沿って説明する。図1は、本発明のプリンタの制御装
置の一実施形態に係る回路図である。図において、プリ
ンタは1行分の印刷画素データを同時に印刷するための
多数の発熱素子(抵抗体)R1〜Rnを有する。発熱素子
R1〜Rnは、印刷媒体としての感熱紙の幅方向に沿って
延びる印刷ヘッドの先端に配列され、その選択的な加熱
駆動によって、用紙上に1行分の画素を同時に形成す
る。
つのドライバICDr1〜Dr4が、その駆動素子として
接続されている。各ドライバICDr1〜Dr4は、それ
ぞれ、前記複数の発熱素子を駆動するための複数の駆動
回路を備えており、これら4つのドライバICDr1〜
Dr4によって、全ての発熱素子R1〜Rnが加熱駆動さ
れる。一つの実施例において640個の発熱素子に対し
て、各ドライバICが160個の発熱素子に接続されこ
れを駆動する。
は、1つのトランジスタTrと、トランジスタTrのベ
ースにその出力端を接続したAND回路10で構成され
る。AND回路10は、後述する遅延回路13からのス
トローブ信号St1〜St4及びラッチ12からの印刷画
素データを入力し、両信号が「High」であるとき
に、トランジスタTrを駆動させる。すなわち、印刷画
素データとして「印刷」を意味する「1」のデータが与
えられているときに、前記ストローブ信号が「Low」
から「High」、すなわち有効に遷移されると、AN
D回路10から「High」が出力され、トランジスタ
Trが駆動される。これによって対応する発熱素子R1
〜Rnが加熱され、感熱紙の対応領域はこの熱パルスを
受けて発色する。
刷画素データを一時的に記憶するために、シフトレジス
タ11及びラッチ12を有する。シフトレジスタ11に
は、クロック信号に同期して1行分の印刷画素データが
入力され、保持される。なお、印刷画素データは、1行
分の各印刷画素に対応するデータであり、「印刷」を意
味する「1」及び「印刷しない」を意味する「0」のビ
ット列で構成される。ラッチ12は、シフトレジスタ1
1にパラレルに接続され、シフトレジスタ上の各ビット
データを、同時並列的に、その対応する記憶領域に移送
して保持する。シフトレジスタ11からラッチ12への
データの転送タイミングは、ラッチ信号制御回路14か
ら出力される信号(以下、これを出力ラッチ信号Lout
という)のラッチ12への入力タイミングによって制御
される。前述のようにラッチ12の各記憶領域は、ドラ
イバICDr1〜Dr4のAND回路10の入力端に接続
されており、出力ラッチ信号Loutの入力によりラッチ
12に新たなデータが取り込まれると、その内容に応じ
てAND回路10への入力データが直ちに変化される。
力し、該ストローブ信号Stの入力タイミングに対し所
定時間遅れて出力される4つのストローブ信号(以下、
これを遅延ストローブ信号St1〜St4という)を生成
する。遅延回路13に入力されるストローブ信号St
は、印刷のタイミングに合わせて「High」に遷移さ
れ、所定時間これを維持した後、「Low」に戻され
る。発熱素子R1〜Rnは、略ストローブ信号Stの「H
igh」の期間加熱されることとなるので、印刷に好適
な発熱期間を考慮して、「High」の期間を定める。
なお、本明細書ではこの「High」の期間をストロー
ブ信号Stが有効であるという。
St1〜St4は、それぞれ4つのドライバICDr1〜
Dr4に対応し、それらの各AND回路10に入力され
る。すなわち、1つ目のドライバICDr1の各AND
回路10には、遅延ストローブ信号St1が、2つ目の
ドライバICDr2の各AND回路10には、遅延スト
ローブ信号St2が、3つ目のドライバICDr3の各A
ND回路10には、遅延ストローブ信号St3が、4つ
目のドライバICDr4の各AND回路10には、遅延
ストローブ信号St4が、それぞれ入力される。ドライ
バICDr1に入力される遅延ストローブ信号St1は、
ストローブ信号Stが遅延回路13に入力されてから所
定の遅延時間を与えずに「High」、すなわち有効に
される。ドライバICDr2に入力される遅延ストロー
ブ信号St2は、遅延ストローブ信号St1が「Hig
h」に遷移してから、所定の遅延時間T1遅れて「Hi
gh」にされる。ドライバICDr3に入力される遅延
ストローブ信号St3は、遅延ストローブ信号St2が
「High」に遷移してから前記遅延時間T1遅れて
「High」にされる。また、ドライバICDr4に入
力される遅延ストローブ信号St4は、遅延ストローブ
信号St3が「High」に遷移されてから前記遅延時
間T1遅れて「High」にされる。以上により、最初
の遅延ストローブ信号St1が「High」に遷移され
てから、最後の遅延ストローブ信号St4が「Hig
h」に遷移されるまでに、遅延時間T1の3倍の遅延が
与えられる。従って、1つの遅延ストローブ信号の有効
期間をT2とした場合、これら4つの遅延ストローブ信
号St1〜St4の有効期間は、3T1+T2である(図4
を参照)。
それに与えられる遅延ストローブ信号が「High」で
ある期間に、ラッチ12のデータに従って、トランジス
タTrを駆動する。前記遅延回路13の働きにより各ド
ライバICDr1〜Dr4に与えられる遅延ストローブ信
号St1〜St4の立ち上がり及び立ち下がりのタイミン
グは、各ドライバIC毎にずらされているので、同時立
ち上がり及び立ち下がりの際の急激な電流変動が回避さ
れる。
inが、前記遅延ストローブ信号の有効期間中に入力され
た場合に、これがラッチ12に与えられるのを禁止する
ためのものである。すなわち、ラッチ信号制御回路14
は、ラッチ信号Linが遅延ストローブ信号の有効期間
外、すなわち全ての遅延ストローブ信号が「Low」の
状態にあるときには、そのままラッチ信号をラッチ12
へ出力し(出力ラッチ信号Lout)、ラッチ信号Linが
遅延ストローブ信号の有効期間中、すなわち何れかの遅
延ストローブ信号が「High」の状態にあるときに
は、ラッチ信号を出力しない。 図2は、前記ラッチ信
号制御回路14の一実施例を示している。この実施例に
おいて、ラッチ信号制御回路14は、NOR回路20及
びAND回路21の2つの論理回路で構成される。NO
R回路20は、遅延回路13からの4つの遅延ストロー
ブ信号St1〜St4を入力とし、これら全てが「Lo
w」の状態にあるときに「High」を出力し、何れか
のストローブ信号が「High」の状態にあるときに
は、「Low」を出力する。
らの出力及びラッチ信号Linを入力とし、双方が「Hi
gh」の状態にあるときにのみ、ラッチ信号Loutとし
て「High」を出力し、それ以外の状態のときには、
「Low」を出力する。
遅延ストローブ信号St1〜St4が出力されているとき
に、ラッチ信号Linが入力されると、AND回路21
は、これをラッチ12へ出力しない。このようにして、
遅延ストローブ信号St1〜St4が有効である間に、ラ
ッチ12へラッチ信号が入力されることが禁止される。
の実施例を示している。この実施例において、ラッチ信
号制御回路14は、タイマー回路30及びAND回路3
1で構成されている。タイマー回路30は、ストローブ
信号St(又は1つ目の遅延ストローブ信号St1)が
入力されるタイミングで起動(リセット)され、所定時
間「High」を出力する。そして、所定時間経過後に
出力を初期の「Low」に遷移する。この所定時間は、
全遅延ストローブ信号St1〜St4の有効期間、すなわ
ち3T1+T2にセットされる。従って、タイマー回路3
0は、全遅延ストローブ信号St1〜St4が有効である
間だけ、「High」を出力する。
の反転出力及びラッチ信号Linを入力とし、双方が「H
igh」の状態にあるときのみ、ラッチ信号Loutとし
て「High」を出力し、それ以外の状態のときには、
「Low」を出力する。
られてから、タイマー回路30が所定時間を計測してい
るときに、ラッチ信号Linが入力された場合、AND回
路31は、これをラッチ12へ出力しない。このように
して、遅延ストローブ信号St1〜St4が有効である間
に、ラッチ12へラッチ信号が入力されることが禁止さ
れる。
ける信号のタイミングチャートを示している。本図及び
図1に従って、以下、本制御装置の動作について説明す
る。図では、特に遅延ストローブ信号St1〜St4の有
効期間中に入力される入力ラッチ信号Lin及びラッチ信
号制御回路14の出力である出力ラッチ信号Loutの状
態に留意されたい。
ータDは、クロック信号Cに同期してシフトレジスタ1
1に取り込まれる。その後、ラッチ信号制御回路14
に、ラッチ信号Linが入力されると、ラッチ信号制御回
路14は、遅延ストローブ信号St1〜St4が有効であ
るかどうかに応じて、ラッチ信号Loutを出力する。ラ
ッチ12は、このラッチ信号Loutを受けて、シフトレ
ジスタの印刷画素データDを取り込む。
ブ信号Stが遅延回路13に入力される。遅延回路13
は、これを起点として4つの遅延ストローブ信号St1
〜St4をT1時間の遅れを与えながら、ドライバICD
r1〜Dr4の各駆動回路へ出力する。1つ目の遅延スト
ローブ信号St1が1つ目のドライバICDr1の各駆動
回路へ与えられると、ラッチ12内の対応する領域の印
刷画素データが読み出され、それに従って、対応する発
熱素子Rが加熱駆動される。このタイミングにT1時間
だけ遅れて、2つ目の遅延ストローブ信号St2が2つ
目のドライバICDr2の各駆動回路へ与えられる。こ
れによってラッチ12内の対応する領域の印刷画素デー
タが読み出され、それに従って、対応する発熱素子Rが
加熱駆動される。同様に、T1時間だけ送れて、順次遅
延ストローブ信号St3及びSt4がドライバICDr3
及びDr4の各駆動回路へ与えられ、対応する発熱素子
Rが加熱駆動される。このように各ドライバICDr1
〜Dr4の駆動開始時間及び駆動終了時間は、T1だけず
らされており、これに対応する電流波形VHは、図4に
示すようにメサ型状となり、急激な電流の立ち上がり及
び立ち下がりが回避される。
St4の有効期間(図中、期間T)中に、ラッチ信号制
御回路14にラッチ信号Linが与えられた場合を考える
(図中符号40)。この場合、ラッチ信号制御回路14
は、前述のようにこれをラッチ12に出力しない。これ
によって、複数のドライバICに亘る駆動回路の切り替
えが回避され、前記電流波形VHの状態が維持される。
説明したが、本発明は前記実施形態において示された事
項に限定されず、特許請求の範囲及び発明の詳細な説明
の記載、並びに周知の技術に基づいて、当業者がその変
更・応用を行うことができる範囲が含まれる。前記実施
形態においては、本発明の制御装置の一回路構成例を示
したに過ぎず、他の周知の方法によって、本発明に係る
制御装置を構成することが可能である。前記実施形態に
おいては、ドライバICの数を4としたが、本発明の適
用範囲は、ドライバICの個数に拘わらない。例えば、
1つのドライバIC内の駆動回路を複数のグループに分
け、それぞれに遅延ストローブ信号を与えるように構成
したものであってもよい。
よって遅延された起動信号が各駆動回路に与えられてい
る間に、次のデータを第2の記憶回路に取り込むための
タイミング信号が与えられた場合、前記タイミング信号
制御回路は、前記第2の記憶回路にタイミング信号が入
力されるのを禁止する。これによって、駆動回路の一斉
遮断が防止され、急激な電流降下がなくなる。その結
果、ノイズの発生がなくなり、装置の誤動作及び印刷品
質の低下の問題が回避される。
る回路図である。
示す回路図である。
を示す回路図である。
グチャートである。
Claims (3)
- 【請求項1】 印刷画素を形成するための複数の発熱素
子と、 前記各発熱素子を駆動させるための前記発熱素子に対応
して設けられた駆動回路であって、複数のグループに区
分けされたものと、 前記発熱素子の数に対応した印刷画素データを一時的に
保持する第1の記憶回路と、 所定のタイミング信号に基いて前記第1の記憶回路に保
持された印刷画素データを並列に入力して一時的に保持
する第2の記憶回路と、 前記第2の記憶回路に保持された印刷画素データを、前
記各駆動回路に取り込ませる起動信号を発生する起動信
号発生回路と、 前記起動信号発生回路からの起動信号に基いて、前記駆
動回路に対し、前記駆動回路の各グループ毎に所定時間
ずらして前記起動信号を与える遅延回路と、 前記駆動回路の各グループに与えられた起動信号が有効
な間は、前記第2の記憶回路に前記タイミング信号が与
えられることを禁止するタイミング信号制御回路と、を
備えたことを特徴とするプリンタの制御装置。 - 【請求項2】 前記タイミング信号制御回路は、 前記遅延回路から前記駆動回路の各グループに出力され
る起動信号を入力する入力端子と1つの出力端子を備え
た第1のゲート回路であって、前記入力端子から入力さ
れる全ての起動信号が有効でない場合に、前記出力端子
から所定の値を出力するものと、 前記第1のゲート回路の出力端子から前記所定の値が出
力されている場合にのみ前記タイミング信号を前記第2
の記憶回路に与える第2のゲート回路と、を備えたこと
を特徴とする請求項1記載のプリンタの制御装置。 - 【請求項3】 前記タイミング信号制御回路は、 前記駆動回路の最初のグループに起動信号が与えられて
から所定時間を計測するタイマー回路と、 前記タイマー回路により所定時間が経過した場合にのみ
前記タイミング信号を前記第2の記憶回路に与えるゲー
ト回路と、を備えたことを特徴とする請求項1記載のプ
リンタの制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9762899A JP4228464B2 (ja) | 1999-04-05 | 1999-04-05 | プリンタの制御装置およびプリンタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9762899A JP4228464B2 (ja) | 1999-04-05 | 1999-04-05 | プリンタの制御装置およびプリンタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000289255A true JP2000289255A (ja) | 2000-10-17 |
JP4228464B2 JP4228464B2 (ja) | 2009-02-25 |
Family
ID=14197452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9762899A Expired - Fee Related JP4228464B2 (ja) | 1999-04-05 | 1999-04-05 | プリンタの制御装置およびプリンタ |
Country Status (1)
Country | Link |
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JP (1) | JP4228464B2 (ja) |
-
1999
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