JPH07264197A - セル交換装置 - Google Patents

セル交換装置

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JPH07264197A
JPH07264197A JP4914194A JP4914194A JPH07264197A JP H07264197 A JPH07264197 A JP H07264197A JP 4914194 A JP4914194 A JP 4914194A JP 4914194 A JP4914194 A JP 4914194A JP H07264197 A JPH07264197 A JP H07264197A
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JP
Japan
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cell
switch
cells
common buffer
circuit
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Application number
JP4914194A
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English (en)
Inventor
Hideaki Yamanaka
秀昭 山中
Munenori Tsuzuki
宗徳 都築
Yasutaka Saito
泰孝 斉藤
Hirotoshi Yamada
浩利 山田
Kazuyoshi Oshima
一能 大島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 ＡＴＭ（非同期転送モード）通信や高速パケ
ット通信におけるセルまたはパケットの交換を行う共通
バッファ形スイッチにおいて、高価な共通バッファメモ
リを増やすことなく、セルの廃棄率を低く抑える。 【構成】 ふくそう判定回路２０が共通バッファメモリ
１１内のセル保留数を監視し、ふくそう状態を検出する
と、入線１1 〜１n に対応して設けられたセル退避回路
２２1 〜２２n にふくそう状態を通知し、セルが共通バ
ッファ形スイッチ９に入力されるのを制限するようにし
た。 【効果】 共通バッファメモリを増やさず、安価な退避
バッファを多数設置することで、共通バッファ形スイッ
チ内の共通バッファメモリの容量を超えることで生じる
セルの廃棄率を下げることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、情報通信分野で、パ
ーソナルコンピュータやワークステーションのデータ、
電話の音声、マルチメディアの画像情報等の種々の情報
をセルまたはパケットと呼ばれるブロック単位に分割
し、高速で伝送・交換を行うためのＡＴＭ（Asynchrono
us Transfer Mode，非同期転送モード）通信または高速
パケット通信におけるセルまたはパケット交換装置に関
するものであり、特に、ＡＴＭにおけるセルを交換し、
また一時的に記憶し、データ交換を行うことを目的とす
る装置に関するものである。
【０００２】
【従来の技術】
従来例１．図２０は、例えば文献International Confer
ence on Communications, 1987、セッション２２、論文
番号２、Jean-Pierre Coudreuse, Michel Servel, ■PR
ELUDE:An Asynchronous Time-Division Switched Netwo
rk,■ の高速パケットスイッチを、説明のためやや変形
して示したものである。この文献は、回線交換データや
パケット交換データを効率よく多重および伝送する非同
期転送モード（ＡＴＭ）通信方式における高速パケット
スイッチに係るものある。
【０００３】ＡＴＭ通信方式では、例えば回線信号や音
声のような連続的な信号、およびデータや動画像のよう
なバースト的な信号をすべて固定の長さに分割して、そ
れに宛先情報等を示したヘッダを付加してパケットをつ
くり、同一形式のパケットで情報を転送するものであ
る。このパケットは、国際的に標準化がなされ、セルと
呼ばれている。以下では、このパケットをセルと呼ぶ
が、意味は同一である。端末と伝送路とはフレーム等の
同期が不要となり、また、端末と伝送路との速度とは独
立でよいため、いかなる端末に対しても対応することが
できる。しかし、高速セルスイッチには、ランダムにセ
ルが到着するため、ある瞬間には、１つの宛先に、多数
のセルが殺到することがあり、情報の欠落を防ぐため
に、セルの待ち合わせをする必要が生じる。
【０００４】この問題に対し、たとえば前記文献Fig.5
およびFig.6には高速セルスイッチが提案されている。
図２０にその一例のブロック図を示す。１1 〜１n はデ
ータが入力されるｎ（ｎ≧２）本の入線であり、ここに
到着するセルは固定長である。２1 〜２m はセルが出力
されるｍ（ｍ≧２）本の出線である。７は入力したセル
を多重するセル多重回路である。１１は指定したアドレ
スに、データを書き込むことが可能で、かつアドレスを
指定することで、書き込み順とは無関係にデータを読み
出すことのできる共通バッファメモリである。８は読み
だしたセルを分離するセル分離回路である。１５はセル
の交換を制御する制御回路である。
【０００５】この高速セルスイッチの複数の入線１1 〜
１n に到着したセルは、セル多重回路７で多重化され、
共通バッファメモリ１１に書き込まれる。また、到着セ
ルの宛先情報を含むヘッダは、バッファ制御回路１５に
送られ、宛先出線２1 〜２mが判定される。同時に、共
通バッファメモリ１１内の空いているアドレスが割り振
られ、このアドレスが宛先出線２1 〜２m 対応に行列さ
れる。また、共通バッファメモリ１１内のこのアドレス
に、到着セルが書き込まれる。
【０００６】一方、バッファ制御回路１５内では、宛先
出線２1 〜２m 対応につくられたアドレス行列の最前に
もしアドレスがあれば、アドレスを取り出す。その読み
出されたアドレスに従って、共通バッファメモリ１１か
らセルを読み出し、セル分離回路８で分離されて、セル
が所定の出線２1 〜２m に出力される。以上、セルスイ
ッチの動作により、入線１1 〜１n 上のセルが所望の出
線２1 〜２m に出力され、セルの交換が実現される。
【０００７】従来例２．図２１は、従来のマルチメディ
アサービスを効率的にバッファ容量拡張可能なＡＴＭス
イッチの構成を示す図である。図２１に示すＡＴＭスイ
ッチは、「電子情報通信学会技術研究報告（信学技報Ｖ
ｏｌ．９３ Ｎｏ．１１，ＳＳＥ９３−１〜６）１９９
３年４月２３日、ｐ３１〜ｐ３６」に掲載された「バッ
ファ容量拡張可能なＡＴＭスイッチ：ＸＡＴＯＭ」に示
されたＡＴＭスイッチの構成図である。この構成では、
入力バッファ方式と出力バッファ方式の利点を組み合
せ、大容量の低速バッファでセルを蓄積し、小量の出力
バッファを用いることにより、スケジューリングを各入
力ポートで独立、かつ、低速に行うものである。このシ
ステムにおいては、入力バッファが独立に動作できるよ
うに、出力バッファの空きが入線数（ｎ）セル分以上あ
るときに、出力バッファにセルが受け付け可能であると
いうことを入力バッファに通知する。図２１において、
１1 ，１n は入線、２1 ，２n は出線である。９００1
〜９００n は入力用制御ユニット、９０１1 〜９０１n
は入力バッファ、９１０1 〜９１０n は出力用制御ユニ
ット、９１１1 〜９１１n は出力バッファ、９２０は時
分割バスである。
【０００８】図２２は、入力用制御ユニット９００1 の
構成を示す図である。入力用制御ユニット９０１は、セ
ルの出力先別、かつ、到着順にセルを管理するメモリ９
３１〜９３０ｎを備えている。入力用制御ユニット到着
したパケットの宛先を検出し、対応するメモリ９３０1
〜９３０n のいずれかのメモリに振り分ける。
【０００９】次に、図２１および図２２を用いて動作に
ついて説明する。出力バッファ９１１1 〜９１１n がそ
れぞれふくそう状態にない場合には、入力用制御ユニッ
トは入線から到着したセルを入力バッファから出力し続
ける。もし、出力バッファ９１１1 に蓄積されたセルの
数が増加し、出力バッファ９１１1 がふくそう状態にな
った場合には、入力用制御ユニット９００1 〜９００n
は、出力バッファ９１１1 を宛先とするセルの出力を行
わないように入力バッファ９０１1 〜９０１nに対し
て、セルの蓄積制御を行う。従って、入力バッファ９０
１1 〜９０１n からは、出力バッファ９１１1 に対する
セルが出力されず、この間に出力バッファ９１１1 は、
ふくそう状態を解消することが可能になる。
【００１０】
【発明が解決しようとする課題】従来例１に示したデー
タ待ち行列装置は以上のように構成されているので、例
えば、複数の入線に、時間的にセルが連続するトラヒッ
ク、すなわちバースト性の高いトラヒックが入力し、か
つそれらが単一の出線を宛先とすると、共通バッファメ
モリ１１が一杯になり、セルの廃棄が起きるという問題
があった。セルの廃棄率を低く抑えるためには、この共
通バッファメモリの容量を拡張すればよい。しかし、前
記共通バッファメモリ１１は、セルの多重後に動作する
必要があり、高速動作が必要なため、非常に高価であ
り、技術的にも容量を大きくとれない。また、容量の増
加は、バッファ制御回路の規模も増加させるので、共通
バッファメモリの容量拡張には限界がある。
【００１１】従来例２に示したＡＴＭスイッチにおいて
は、入力バッファに容量拡張可能で、かつ、大容量の低
速バッファを実装することにより、小量の出力バッファ
で効率良くセル交換を行うことが可能であるが、入力用
制御ユニットは、入線から到着するセルの宛先を検出
し、出線毎に振り分ける必要がある。これは、出力バッ
ファが各出線に対応して設けられているため、ふくそう
状態がそれぞれの出力バッファに別個に発生するためで
ある。ふくそう状態が発生した出力バッファに対して、
セルの供給を停止させるために、入力バッファ側で到着
したセルがどの出力バッファに蓄積されるべきものであ
るかを予め判断しなければならず、入力バッファの制御
が複雑になるという問題点があった。
【００１２】この発明は、以上のような問題点を解決す
るためになされたものであり、高価で、かつ技術的にも
拡張に限界がある共通バッファメモリはそのままで、あ
らたに動作速度の低いバッファを追加することで、バー
ストトラヒックの入力によるセルの廃棄を低く抑えるこ
とが可能なセル交換装置を得ることを目的とする。
【００１３】また、この発明は、さらに、動作速度の低
いバッファを追加する場合であっても、そのバッファの
制御が容易に行えるセル交換装置を得ることを目的とす
る。
【００１４】
【課題を解決するための手段】請求項１記載の発明に係
るセル交換装置は、ふくそう判定回路が、共通バッファ
メモリ内のセル保留数を監視し、ふくそう状態を検出
し、入線に対応して設けられたセル退避回路にふくそう
状態を通知し、セルが共通バッファ形スイッチに入力さ
れるのを制限することで、共通バッファ形スイッチ内の
共通バッファメモリの容量を超えることで生じるセルの
廃棄率を下げるようにしたものである。
【００１５】請求項２に記載の発明に係るセル交換装置
は、共通バッファメモリが全体として１つのバッファメ
モリから構成されている場合である。
【００１６】請求項３に記載の発明に係るセル交換装置
は、共通バッファメモリが複数個の共通バッファメモリ
から構成されている場合である。
【００１７】請求項４に記載の発明に係るセル交換装置
は、共通バッファメモリのセル保留数を監視し、予め定
められたしきい値を超えた場合ふくそう状態と判定す
る。
【００１８】請求項５に記載の発明に係るセル交換装置
は、入線に到着したセルを書き込み、書き込んだセルを
読み出してスイッチ出力線に出力する退避バッファと、
ふくそう状態と判定された場合には、退避バッファにセ
ルを保留させ続け、ふくそう状態でない場合には、退避
バッファに保留したセルを読み出す制御を行う退避バッ
ファ制御回路を備えたものである。
【００１９】請求項６記載の発明に係るセル交換装置
は、ふくそう判定回路において、ふくそうを判定するた
めのしきい値が、動的に変化できるようにしたため、入
力トラヒックの変動等に対応した制御が可能になるよう
にしたものである。
【００２０】請求項７記載の発明に係るセル交換装置
は、ふくそうを判定するためのしきい値が、ふくそうで
ない状態からふくそう状態を検出するときと、ふくそう
でない状態からふくそう状態を検出するときとで異なっ
てもよいようにしたため、ふくそう状態にヒステリシス
をもたせ、共通バッファメモリ内のセル保留数がしきい
値付近で変動し、頻繁にふくそう状態の判定が変化し、
不安定な動作をすることを防ぐようにしたものである。
【００２１】請求項８記載の発明に係るセル交換装置
は、前記共通バッファ形スイッチ内の共通バッファメモ
リのセル保留数の過去の履歴を予め定められた数だけ保
存または更新し、前記履歴からふくそうを判定すること
により、瞬間的な変動により過敏なふくそう状態の判定
が変化するのを防ぐようにしたものである。
【００２２】請求項９記載の発明に係るセル交換装置
は、前記退避バッファを迂回する回路を備えることで、
セル退避回路においてふくそう状態でない場合のセルの
遅延時間を少なくするようにしたものである。
【００２３】請求項１０記載の発明に係るセル交換装置
は、入力セルの遅延に関する優先度を検出し、遅延に対
して敏感なセルと鈍感なセルとで処理を分け、遅延に対
して敏感なセルは遅延時間が少なくなるようにしたもの
である。
【００２４】請求項１１記載の発明に係るセル交換装置
は、ふくそう判定回路がふくそう状態を検出すると、前
記出線に制御セルを混入し、前記セル退避回路は出線か
ら前記制御セルを抽出することでふくそう状態を感知す
るため、ふくそう判定回路とセル退避回路との間の信号
線の本数を減らすようにしたものである。
【００２５】
【作用】請求項１記載の発明に係るセル交換装置は、共
通バッファメモリ内のセル保留状態からふくそう状態を
検出し、入線に対応して設けられたセル退避回路にふく
そう状態を通知し、セルが共通バッファ形スイッチに入
力されるのを制限し、高価な共通バッファメモリを増加
することなく、共通バッファ形スイッチ内の共通バッフ
ァメモリの容量を超えることで生じるセルの廃棄率を下
げることができるセル交換装置を実現する。
【００２６】請求項２に記載の発明に係るセル交換装置
は、全体として１つの共通バッファメモリが用意されて
いる場合においても、ふくそう判定回路がふくそう状態
を検出し、セル退避回路がセルを退避させることによ
り、セルの廃棄率を下げることができる。
【００２７】請求項３に記載の発明に係るセル交換装置
は、複数の共通バッファメモリが用意されている場合で
も、ふくそう判定回路がふくそう状態を検出し、セル退
避回路がセルを退避させることにより、セルの廃棄率を
下げることができる。
【００２８】請求項４に記載の発明に係るセル交換装置
は、ふくそう判定回路が共通バッファメモリ内のセル保
留数と、予め定められたしきい値を比較することにより
ふくそう状態を検出するため、簡単な回路によりふくそ
う状態を判定することができる。
【００２９】請求項５に記載の発明に係るセル交換装置
は、セル退避回路がふくそう状態の場合にセルを保留さ
せ、ふくそう状態でない場合に保留したセルを出力する
ようにしたので、退避バッファには高価なメモリを使用
する必要がなく、また、退避バッファ制御回路も特別な
制御を必要とすることなく、セルの保留を行うことがで
きる。
【００３０】請求項６記載の発明に係るセル交換装置
は、ふくそう判定回路のふくそうを判定するためのしき
い値が、動的に変化できるようにしたため、入力トラヒ
ックの変動等に対応した制御が可能であるセル交換装置
を実現する。
【００３１】請求項７記載の発明に係るセル交換装置
は、ふくそうを判定するためのしきい値が、ふくそうで
ない状態からふくそう状態を検出するときと、ふくそう
でない状態からふくそう状態を検出するときとで異なる
値を設定できるので、ふくそう状態にヒステリシスをも
たせることができ、共通バッファメモリ内のセル保留数
がしきい値付近で変動し、頻繁にふくそう状態の判定が
変化しても、不安定な動作をすることを防ぐようにした
セル交換装置を実現する。
【００３２】請求項８記載の発明に係るセル交換装置
は、前記共通バッファ形スイッチ内の共通バッファメモ
リのセル保留数の過去の履歴を予め定められた数だけ保
存または更新し、前記履歴からふくそうを判定するた
め、瞬間的な変動があったも、過敏なふくそう状態の判
定が変化するのを防ぐようにしたセル交換装置を実現す
る。
【００３３】請求項９記載の発明に係るセル交換装置
は、前記退避バッファを迂回する回路を備えるので、セ
ル退避回路においてふくそう状態でない場合、セルを退
避バッファに書き込みまた読み出す遅延時間を少なくす
るようにしたセル交換装置を実現する。
【００３４】請求項１０記載の発明に係るセル交換装置
は、入力セルの遅延に関する優先度を検出し、遅延に対
して敏感なセルと鈍感なセルとで処理を分け、遅延に対
して敏感なセルは退避バッファを迂回し、遅延時間が少
なくなるようにしたセル交換装置を実現する。
【００３５】請求項１１記載の発明に係るセル交換装置
は、ふくそう判定回路がふくそう状態を検出すると、前
記出線に制御セルを混入し、前記セル退避回路は出線か
ら前記制御セルを抽出することでふくそう状態を感知す
るため、ふくそう判定回路とセル退避回路との信号線本
数が減らすようにしたセル交換装置を実現する。
【００３６】
【実施例】
実施例１．以下、この発明の一実施例を図に基づいて説
明する。図１，図２は、この発明の一実施例を示す図で
ある。図において、図２０と同一符号は同図の各部と同
一または相当部分を示している。
【００３７】図１において、１1 〜１n は宛先情報とし
ての出線番号を含むヘッダ部とデータ部よりなるＡＴＭ
セルが入力するｎ本の入線、２1 〜２m は前記セルがそ
のヘッダ部にて指定された宛先に応じて出力されるｍ本
の出線であり、これらは従来のそれら（図２０）と同等
である。
【００３８】３1 〜３n は、入線１1 〜１n に対応して
設けられ入力するセルを共通バッファ形スイッチに転送
するスイッチ入力線、４1 〜４m は出線２1 〜２m に対
応して設けられ共通バッファ形スイッチからセルが出力
するスイッチ出力線、９は入力したセルの宛先情報に基
づきセルを出線２1 〜２m に振り分け、また、内部に出
線２1 〜２m 間で共有して使用されるバッファメモリを
備え、待ち合わせの必要なセルはそのバッファメモリに
書き込み、セルの交換を行う共通バッファ形スイッチで
ある。
【００３９】２０は、共通バッファ形スイッチ９のバッ
ファメモリの使用状態よりふくそう状態か否かを判定す
るふくそう判定回路、２１は共通バッファ形スイッチ９
のバッファメモリをモニタし、ふくそう判定回路に通知
するスイッチ内部モニタである。３１はふくそう判定回
路の判定結果を後述のセル退避回路２２1 〜２２n に通
知するふくそう判定出力線である。
【００４０】また、２２1 〜２２n は、入線１1 〜１n
に対応して設けられ、ふくそう判定回路２０がふくそう
状態と判定すると入線１1 〜１n に入力したセルを蓄積
し共通バッファ形スイッチ９にセルの入力を抑制するセ
ル退避回路である。セル退避回路２２は、退避バッファ
２３と退避バッファ制御回路２４から構成される。２３
1 〜２３n はそれぞれセル退避回路２２1 〜２２n の内
部に設けられ、入力セルを実際に記憶する退避バッファ
であり、２４1 〜２４n もそれぞれセル退避回路２２1
〜２２n の内部に設けられ、退避バッファ２３1 〜２３
n のセルの書き込みと読み出しを制御する退避バッファ
制御回路である。
【００４１】図２は、図１における共通バッファ形スイ
ッチ９の一実施例を詳細に示している。図２において
は、９ａ等の添え字ａは本実施例の共通バッファ形スイ
ッチの一形態であることを示している。３1 〜３n ，４
1 〜４m ，９ａ，２１ａは、それぞれ図１における３1
〜３n ，４1 〜４m ，９，２１と同一部分を示してい
る。
【００４２】１０1 〜１０n は、前記スイッチ入力線の
各々に対応して設けられ、スイッチ入力線３1 〜３n よ
り入力されるセルのヘッダ部より宛先の出力線４1 〜４
m を検出するヘッダ処理回路である。
【００４３】また、１１は指定されたアドレスに前記セ
ルを蓄積し、アドレスを指定することによって書き込み
の際の順序とは無関係に、蓄積されたアドレスを読み出
すことができる共通バッファメモリで、この１つの共通
バッファメモリ１１で複数個のセルを蓄積できる。
【００４４】１２は、この共通バッファメモリ１１に対
応して設けられ、例えばＦＩＦＯタイプのメモリを用い
て空きアドレスの管理を行い、対応付けられた共通バッ
ファメモリ１１に読み込みアドレスおよび書き込みアド
レスを与える空きアドレス管理回路である。
【００４５】７は、前記ヘッダ処理回路１０1 〜１０n
と共通バッファメモリ１１とを接続し、入力したセルを
セル単位または決められたビット単位に多重し、高速化
または多ビット並列化することで、共通バッファメモリ
１１が入力した全セルを書き込むのを可能にするセル多
重回路である。８は前記共通バッファメモリ１１とスイ
ッチ出力線４1 〜４m とを接続し、共通バッファメモリ
から高速あるいは多ビット並列で読み出されたセルを、
セル単位または決められたビット単位に分離し、スイッ
チ出力線４1 〜４m にセルを振り分けるセル分離回路で
ある。
【００４６】１５ａは、前記共通バッファメモリ１１に
蓄積されたセルのアドレスを各セルの宛先別に管理し
て、当該宛先別に管理しているアドレスに基づいて共通
バッファメモリ１１の読み出しを制御して、前記セルを
そのヘッダ部で指定される前記スイッチ出力線４1 〜４
m に所定の順番で出力させるバッファ制御回路である。
【００４７】また、前記バッファ制御回路１５ａ内にお
いて、１６ａは、スイッチ入力線３1 〜３n にセルが到
着すると、そのスイッチ入力線３1 〜３n に対応付けら
れたヘッダ処理回路１０1 〜１０n によって検出された
当該セルの出線２1 〜２m またはスイッチ出力線４1 〜
４m の番号を受け、また空きアドレス管理回路１２より
当該セルの共通バッファメモリ１１への書き込みアドレ
スを受け、そして、各スイッチ入力線３1 〜３n へのセ
ルの到着の有無、その宛先、共通バッファメモリ１１へ
の書き込みアドレスを組みにして、後述のアドレス交換
回路１７へ通知する書き込みバッファ選択回路である。
【００４８】１７は、この書き込みバッファ選択回路１
６ａの検出した出線２1 〜２m またはスイッチ出力線４
1 〜４m の番号を参照して到着したセルの宛先のスイッ
チ出力線４1 〜４m 別に分け、当該セルが書き込まれた
バッファメモリ１１上の書き込みアドレスを後述するア
ドレス待ち行列１８1 〜１８m に書き込むアドレス交換
回路である。
【００４９】１８1 〜１８m は、そのアドレス待ち行列
であり、ＦＩＦＯ（先入れ先出し）タイプのメモリによ
って構成されて、前記スイッチ出力線４1 〜４m の各々
に対応して設けられている。このアドレス待ち行列１８
1 〜１８m には、それが対応付けられたスイッチ出力線
４1 〜４m 毎に、当該スイッチ出力線４1 〜４m を宛先
とするセルの蓄積されたバッファメモリ１１上の書き込
みアドレスが、到着した順番に前記アドレス交換回路１
７によって書き込まれる。
【００５０】１９ａは、このアドレス待ち行列１８1 〜
１８m を参照してバッファメモリ１１から読み出すセル
を決定し、そのアドレス待ち行列１８1 〜１８m から読
み出したアドレスを読み込みアドレスとして、バッファ
メモリ１１に対応した空きアドレス管理回路１２へ送る
読み出しバッファ選択回路である。
【００５１】２１ａは、共通バッファメモリ１１の蓄積
しているセルの個数を監視して、ふくそう判定回路２０
に通知するスイッチ内部モニタである。
【００５２】次に動作について説明する。ここで説明す
るセルは固定長で、ランダムまたはバーストトラヒック
として到着するものであり、入線１1 〜１n に入力され
る前にセル入力位相が調整されて、全入線からのセル入
力は同一の位相で供給されるものとする。
【００５３】まず、共通バッファ形スイッチ９について
述べる。スイッチ入力線３1 〜３nにセルが到着する
と、そのヘッダ内部に書き込まれた宛先情報がヘッダ処
理回路１０1 〜１０n により読み取られ、バッファ制御
回路１５ａ内部の書き込みバッファ選択回路１６ａに通
知される。
【００５４】空きアドレス管理回路１２は、共通バッフ
ァメモリ１１の使用されていない空きアドレスを記憶・
保持する。スイッチ入力線３1 〜３n はｎ本あるが、ｎ
本のスイッチ入力線全てにセルが到着する可能性がある
ので、空きアドレス管理回路１２はｎ個の空きアドレス
を書き込みバッファ選択回路１６ａに提供できるように
なっている。
【００５５】スイッチ入力線３1 〜３n に入力され、次
いでヘッダ処理回路１０1 〜１０nを通過したセルは、
セル多重回路７に入力される。セル多重回路７は、複数
のヘッダ処理回路１０1 〜１０n の出力を、ひとつの共
通バッファメモリ１１に入力できるように高速処理を行
うものである。また、共通バッファメモリ１１の限界動
作速度が低い場合は、多ビットに展開し並列処理をする
場合もある。セル多重回路７での、セルが多重される方
法は、種々考えられる。例えば、セル単位に並べかえて
高速にする方法がある。また、バイト多重方法のよう
に、決められたビット単位に並べ変えられる方法もあ
る。
【００５６】セル多重回路７で多重されたセルは、共通
バッファメモリ１１に入力され、空きアドレス管理回路
１２が指定するアドレスに書き込まれる。もし、空きア
ドレスが存在しない場合は、この入力セルは廃棄され
る。
【００５７】バッファ制御回路１５ａ内部にある書き込
みバッファ選択回路１６ａは、前記ヘッダ処理回路１０
1 〜１０n からセル到着の有無および当該セルの宛先出
線２1 〜２m または宛先スイッチ出力線４1 〜４m の番
号を受け、また空きアドレス管理回路１２より当該セル
の共通バッファメモリ１１への書き込みアドレスを受け
る。アドレス交換回路１７へ、到着セル単位に、その宛
先とその共通バッファメモリ１１への書き込みアドレス
を組みにして、通知する。
【００５８】アドレス交換回路１７は、前記書き込みバ
ッファ選択回路１６ａの検出した宛先出線２1 〜２m ま
たは宛先スイッチ出力線４1 〜４m の番号を参照して、
到着したセルのが書き込まれた共通バッファメモリ１１
上の書き込みアドレスを、宛先のスイッチ出力線４1 〜
４m 別に振り分ける。そして、前記書き込みアドレスを
アドレス待ち行列１８1 〜１８m に書き込む。
【００５９】アドレス待ち行列１８1 〜１８m は、前記
スイッチ出力線４1 〜４m の各々に対応して設けられ、
それぞれＦＩＦＯタイプのメモリによって構成されてい
る。このアドレス待ち行列１８1 〜１８m は、それが対
応付けられたスイッチ出力線４1 〜４m 毎に、当該スイ
ッチ出力線４1 〜４m を宛先とするセルの蓄積された共
通バッファメモリ１１上の書き込みアドレスの待ち行列
をつくることができる。
【００６０】ここでは、アドレス待ち行列１８1 〜１８
m は、前記スイッチ出力線４1 〜４m の各々に対応して
設けられている例を示しているが、扱う遅延要求クラス
によって、優先制御を行う共通バッファ形スイッチ９の
場合、ひとつのスイッチ出力線４1 〜４m に対して複数
個のアドレス待ち行列を設けることも可能である。
【００６１】アドレス待ち行列１８1 〜１８m 内部に行
列した前記書き込みアドレスは、順番がくるのを待つ。
読み出しバッファ選択回路１９ａは、このアドレス待ち
行列１８1 〜１８m の最前列を参照してバッファメモリ
１１から読み出すセルを決定し、そのアドレス待ち行列
１８1 〜１８m から読み出したアドレスを読み出しアド
レスとして、バッファメモリ１１に対応した空きアドレ
ス管理回路１２へ送る。
【００６２】空きアドレス管理回路１２は、読み出しバ
ッファ選択回路１９から次に読み出すアドレスを受信す
る。読み出しアドレスは、スイッチ出力線４1 〜４m の
それぞれに対応して存在するため、１セルスロットで最
大でｍ個通知される。また、空きアドレス管理回路１２
は、共通バッファメモリ１１に前記読み出しアドレスを
指示し、セルを読み出す。共通バッファメモリ１１から
読み出されたセルは、セル分離回路８に送信される。ま
た、読み出しに使用された読み出しアドレスは、開放さ
れ、空きアドレス管理回路１２内部の空きアドレスを蓄
積する回路に保存され、循環して使用される。
【００６３】セル分離回路８は、共通バッファメモリ１
１から高速に読み出された複数個のセルをスイッチ出力
線４1 〜４m 対応に分離する。もし、読み出された信号
がバイト多重のように決められたビット単位に並べられ
ていたら、セル単位または他の決められたビット単位に
変換する機能も有する。
【００６４】以上のように、共通バッファ形スイッチ９
ａは、入力したセルをひとつの共通バッファメモリ１１
に書き込み、そのアドレスをスイッチ出力線４1 〜４m
単位に行列させることで、セルの交換を行う。また、使
用したアドレスは循環して使用することが可能である。
【００６５】次に、ふくそう判定回路２０について動作
を説明する。ふくそう判定回路２０はスイッチ内部モニ
タ２１により共通バッファ形スイッチ９ａ内部の共通バ
ッファメモリ１１に蓄積したセルの個数を監視してお
り、その個数と予め設定してあるしきい値との比較でふ
くそう状態を判定する。
【００６６】図３は、スイッチ内部モニタ２１が共通バ
ッファメモリ１１に蓄積したセルの個数を監視する方式
を示す図である。図３においては、（ａ），（ｂ），
（ｃ）の３つの方式を示している。（ａ）の方式におい
ては、スイッチ内部モニタ２１ａがセル蓄積数をライト
パルス数とリードパルス数によりカウントする場合を示
している。空きアドレス管理回路１２は、共通バッファ
メモリ１１に対してセルを書き込む場合と読み出す場合
に、ライトパルスとライトアドレスおよびリードパルス
とリードアドレスを共通バッファメモリ１１に与える。
ライトパルスおよびリードパルスは、書き込みおよび読
み出しのタイミングを示すパルスであり、このパルスを
モニタすることにより、共通バッファメモリ１１に書き
込まれたセルの数、および読み出されたセルの数を知る
ことができる。従って、 セル蓄積数＝ライトパルス数−リードパルス数 という計算式を用いることにより、共通バッファメモリ
１１に蓄積されたセル蓄積数を検出することができる。
【００６７】次に、（ｂ）の方式について説明する。空
きアドレス管理回路は、空きアドレスを管理する。この
空きアドレスの個数からセル蓄積数を計算するようにし
ても構わない。すなわち、共通バッファメモリ１１に蓄
積できる数を全蓄積数とし、空きアドレスの個数を空き
数とすると、 セル蓄積数＝全蓄積数−空き数 という計算式により、共通バッファメモリ１１に蓄積さ
れたセルの蓄積数を検出することができる。
【００６８】次に、（ｃ）の方式について説明する。前
記（ａ），（ｂ）の方式は、セル蓄積数を直接算出する
場合について説明しているが、この（ｃ）の方式は、共
通バッファメモリの各アドレスに対してセルが存在して
いるか否かを示すフラグを有しており、このフラグシー
ケンスを出力する。このフラグの位置は、共通バッファ
メモリ１１内部でも構わないし、空きアドレス管理回路
１２の内部であっても構わない。図３に示す例において
は、共通バッファメモリ１１が全部で１２のセルを蓄積
できる場合において、６個のアドレスが既にセルで専有
されており、残りの６個が空きになっている状態を示し
ている。このフラグをふくそう判定回路２０に伝え、ふ
くそう判定回路２０は、フラグがオンになっている数を
カウントすることにより、セル蓄積数を検出することが
できる。
【００６９】図４および図５にふくそう判定回路２０の
手順を示す。ふくそう判定に使用されるしきい値Ｔは、
初期時に設定する。図４に示すふくそう判定回路２０の
手順は、図５に示すようにセルスロット単位に、スイッ
チ内部モニタから共通バッファ形スイッチ９ａ内のセル
蓄積数を読み込み、先に設定したしきい値と比較するこ
とによりふくそう状態の判定を行う。
【００７０】次に、セル退避回路２２の動作について説
明する。セル退避回路２２は、退避バッファ２３と退避
バッファ制御回路２４から構成される。退避バッファ２
３は、例えばＦＩＦＯ（先入れ先出し）タイプのメモリ
で構成が可能である。退避バッファ制御回路２４は退避
バッファ２３の書き込みおよび読み出しを制御する回路
である。退避バッファ２３がＦＩＦＯタイプのメモリの
場合、退避バッファ制御回路２４は書き込みパルスと読
み出しパルスを発生する。
【００７１】それとは別に、退避バッファ２３がＲＡＭ
（ランダムアクセスタイプのメモリ）の場合、退避バッ
ファ制御回路２４は書き込みアドレスと読み出しアドレ
スを管理し、アドレスを循環させて使用する制御を行
う。すなわち、セルの書き込みを行ったら書き込みアド
レスに１を加え、セルの読み出しを行ったら読み出しア
ドレスに１を加える。この場合、退避バッファ制御回路
２４は、書き込みアドレスと書き込みパルス、読み出し
アドレスと読み出しパルスを退避バッファ２３に与え
る。
【００７２】ここで図６はセル退避回路２２の流れ図で
あり、主に退避バッファ制御回路２４の制御手順を示し
ている。退避バッファ制御回路２４は、入線１にセルが
到着すると内部の退避バッファ２３に前記セルを書き込
む制御を行う。ただし、この退避バッファ２３が一杯な
らば、入力した前記セルは廃棄する。一方、退避バッフ
ァ制御回路２４は、ふくそう判定回路２０をモニタして
おり、ふくそう状態でなければ、退避バッファ２３内に
蓄積されているセルを読み出す。もし、ふくそう状態で
あれば、退避バッファ２３からはセルを読み出さない。
【００７３】図７は、退避バッファの具体的動作を示す
図である。図７は、図５に示した入線１1 に対してセル
Ａ，セルＣ，セルＥ，セルＨが入力された場合の退避バ
ッファの動作を示している。ここでは、セルスロット１
とセルスロット４においては、ふくそう判定回路２０が
ふくをう状態でないと判定をし、セルスロット２とセル
スロット３においては、ふくそう状態であることを検出
した場合を示している。まず、セルスロット１において
は、セルＡが退避バッファに蓄積される。
【００７４】次に、セルスロット２においては、セルＡ
が退避バッファより出力されるとともに、セルＣが蓄積
される。セルスロット１においては、ふくそう判定回路
がふくそう状態でない場合を検出しているため、退避バ
ッファからセルＡが出力される。
【００７５】次に、セルスロット３においては、セルス
ロット２においてふくそう判定回路２０がふくそう状態
を検出したため、セルＣは退避バッファに蓄積されたま
まとなる。また、セルスロット３においては、セルＥが
入力され退避バッファに蓄積される。
【００７６】次に、セルスロット４においては、セルス
ロット３においてふくそう判定回路２０がふくそう状態
を検出しているため、セルＣおよびセルＥは退避バッフ
ァに蓄積されたままとなる。また、セルスロット４にお
いて、セルＨが新たに蓄積される。
【００７７】次に、セルスロット５においては、セルス
ロット４においてふくそう判定回路２０がふくそう状態
でない場合を検出しているため、退避バッファからセル
Ｃが出力される。
【００７８】以上のように、この実施例で特徴となる点
は、共通バッファ形スイッチ９に対してセル退避回路を
設けることにより、共通バッファ形スイッチ内の共通バ
ッファメモリのセルの廃棄率を下げるようにした点であ
る。特に、セル退避回路はふくそう判定回路からのふく
そう状態の報告により、セルの蓄積を制御するだけで良
く、セル退避回路を簡単に構成することができる。
【００７９】従来の技術で説明した従来例２の場合は、
バッファが出線に対応して設けられている。いわゆる出
力バッファ形スイッチにそれぞれ対応してセルを一時的
に蓄積する回路を設けており、出線に対応した出力バッ
ファがふくそう状態であることをそれぞれ判定し、その
出力バッファに対応するセルかどうかを判定した上で、
セルを事前に蓄積するべきか否かを判定しなければなら
ず、複雑な構成を取らなければならなかった。それに対
し、この実施例に示すように共通バッファ形スイッチの
場合は、出線に対して共通の１つのバッファが設けられ
ているため、その共通のバッファがふくそう状態を起こ
しているか否かという単純な判断に基づいて、しかも、
セル退避回路が到着するセルの宛先を個別に判断するこ
となくセルの蓄積制御を行うものである。
【００８０】次に、図８は図１に示したセル交換装置の
実装形態の一例を示す図である。図８において、１００
は、共通バッファ形スイッチ９とふくそう判定回路２０
を搭載した共通バッファ形スイッチ基板である。２００
1 〜２００n は、インタフェース基板である。それぞれ
のインタフェース基板は、１つの入線と１つの出線に対
応して設けられており、この一対の入線と出線を共通バ
ッファ形スイッチ９に接続するためのインタフェース回
路を搭載している。例えば、入線および出線が光ファイ
バにより構成されている場合には、光電変換回路および
電光変換回路を搭載している。また、同期をとるため
や、エラーチェックを行うためのインタフェース回路が
搭載されている。さらに、前述したセル退避回路が入線
側に設けられる。各インタフェース基板と共通バッファ
形スイッチ基板は、スイッチ入力線とスイッチ出力線に
より接続される。また、ふくそう判定回路２０からのふ
くそう判定出力線３１は、共通バッファ形スイッチ基板
１００からそれぞれのインタフェース基板２００1 〜２
００n のセル退避回路に接続される。
【００８１】実施例２．次に、この発明の他の実施例を
図に基づいて説明する。図１，図９は、この発明の一実
施例によるセル交換装置の構成を示すブロック図であ
る。図において、前述した実施例１によるセル交換装置
（図１，図２）と同一または相当部分には同一符号を付
している。
【００８２】図１において、１1 〜１n は、宛先情報と
しての出線番号を含むヘッダ部とデータ部よりなるＡＴ
Ｍセルが入力するｎ本の入線、２1 〜２m は、前記セル
がそのヘッダ部にて指定された宛先に応じて出力される
ｍ本の出線である。
【００８３】３1 〜３n は、入線１1 〜１n に対応して
設けられ入力するセルを共通バッファ形スイッチに転送
するスイッチ入力線、４1 〜４m は、出線２1 〜２m に
対応して設けられ共通バッファ形スイッチからセルが出
力するスイッチ出力線、９は入力したセルの宛先情報に
基づきセルを出線２1 〜２m に振り分け、また、内部に
出線２1 〜２m 間で共有して使用されるバッファメモリ
を備え、待ち合わせの必要なセルはそのバッファメモリ
に書き込み、セルの交換を行う共通バッファ形スイッチ
である。
【００８４】２０は、共通バッファ形スイッチ９のバッ
ファメモリの使用状態よりふくそう状態か否かを判定す
るふくそう判定回路、２１は、共通バッファ形スイッチ
９のバッファメモリをモニタし、ふくそう判定回路に通
知するスイッチ内部モニタである。３１は、ふくそう判
定回路の判定結果を後述のセル退避回路２２1 〜２２n
に通知するふくそう判定出力線である。
【００８５】また、２２1 〜２２n は、入線１1 〜１n
に対応して設けられ、ふくそう判定回路２０がふくそう
状態と判定すると入線１1 〜１n に入力したセルを蓄積
し共通バッファ形スイッチ９にセルの入力を抑制するセ
ル退避回路である。セル退避回路２２は、退避バッファ
２３と退避バッファ制御２４から構成される。２３1〜
２３n は、それぞれセル退避回路２２1 〜２２n の内部
に設けられ、入力セルを実際に記憶する退避バッファで
あり、２４1 〜２４n もそれぞれセル退避回路２２1 〜
２２n の内部に設けられ、退避バッファ２３1 〜２３n
のセルの書き込みと読み出しを制御する退避バッファ制
御回路である。
【００８６】図９は、図１における共通バッファ形スイ
ッチ９の一実施例を詳細に示す図である。図９において
は、９ｂ等の添え字ｂは本実施例の共通バッファ形スイ
ッチの一形態であることを示している。３1 〜３n ，４
1 〜４m ，９ｂ，２１ｂは、それぞれ図１における３1
〜３n ，４1 〜４m ，９，２１と同一部分を示してい
る。
【００８７】１０1 〜１０n は、前記スイッチ入力線の
各々に対応して設けられ、スイッチ入力線３1 〜３n よ
り入力されるセルのヘッダ部より宛先の出力線４1 〜４
m を検出するヘッダ処理回路である。
【００８８】また、１１1 〜１１p は、指定されたアド
レスに前記セルを蓄積し、アドレスを指定することによ
って書き込みの際の順序とは無関係に、蓄積されたアド
レスを読み出すことができるｐ個の共通バッファメモリ
で、この共通バッファメモリ１１1〜１１pの１つでも複
数個のセルを蓄積できる。
【００８９】１２1 〜１２p は、この共通バッファメモ
リ１１1 〜１１p の各々に対応して設けられ、例えばＦ
ＩＦＯタイプのメモリを用いて空きアドレスの管理を行
い、対応付けられたバッファメモリ１１1 〜１１p に読
み出しアドレスおよび書き込みアドレスを与える空きア
ドレス管理回路である。
【００９０】１３は、前記ヘッダ処理回路１０1 〜１０
n を所定の共通バッファメモリ１１1 〜１１p に選択的
に接続する入線側クロスポイントスイッチである。１４
は、前記共通バッファメモリ１１1 〜１１p を所定のス
イッチ出力線４1 〜４m に選択的に接続する出線側クロ
スポイントスイッチである。
【００９１】１５ｂは、前記入線側クロスポイントスイ
ッチのスイッチングを制御してセルが蓄積される共通バ
ッファメモリ１１1 〜１１p の選択を行うとともに、共
通バッファメモリ１１1 〜１１p に蓄積されたセルのア
ドレスを各セルの宛先別に管理して、当該宛先別に管理
しているアドレスに基づいて共通バッファメモリ１１1
〜１１p の読み出しを制御して、前記セルをそのヘッダ
部で指定される前記スイッチ出力線４1 〜４m に所定の
順番で出力させるバッファ制御回路である。
【００９２】また、前記バッファ制御回路１５ｂ内にお
いて、１６ｂは、スイッチ入力線３1 〜３n にセルが到
着すると、そのスイッチ入力線３1 〜３n に対応付けら
れたヘッダ処理回路１０1 〜１０n によって検出された
当該セルの出線２1 〜２m 、またはスイッチ出力線４1
〜４m の番号を受け、そのセルを蓄積する共通バッファ
メモリ１１1 〜１１p を選択してそれを当該するヘッダ
処理回路１０1 〜１０n に接続するため、前記入線側ク
ロスポイントスイッチ１３のスイッチングを制御する書
き込みバッファ選択回路である。また、書き込みバッフ
ァ選択回路１６ｂは、空きアドレス管理回路１２1 〜１
２p より共通バッファメモリ１１1 〜１１p への書き込
みアドレスを受ける。そして、各スイッチ入力線３1 〜
３n へのセルの到着の有無、その宛先、共通バッファメ
モリ１１1 〜１１p の番号とその書き込みアドレスを組
みにして、後述のアドレス交換回路１７へ通知する。
【００９３】１７は、この書き込みバッファ選択回路１
６ｂの検出した出線２1 〜２m またはスイッチ出力線４
1 〜４m の番号を参照して到着したセルの宛先のスイッ
チ出力線４1 〜４m 別に分け、当該セルが書き込まれた
バッファメモリ１１1 〜１１p の番号とその書き込みア
ドレスを後述するアドレス待ち行列１８1 〜１８m に書
き込むアドレス交換回路である。
【００９４】１８1 〜１８m は、そのアドレス待ち行列
であり、ＦＩＦＯ（先入れ先出し）タイプのメモリによ
って構成されて、前記スイッチ出力線４1 〜４m の各々
に対応して設けられている。このアドレス待ち行列１８
1 〜１８m には、それが対応付けられたスイッチ出力線
４1 〜４m 毎に、当該スイッチ出力線４1 〜４m を宛先
とするセルの蓄積されたバッファメモリ１１1 〜１１p
の番号とその書き込みアドレスが、到着した順番に前記
アドレス交換回路１７によって書き込まれる。
【００９５】１９ｂは、このアドレス待ち行列１８1 〜
１８m を参照してバッファメモリ１１1 〜１１p から読
み出すセルを決定し、そのアドレス待ち行列１８1 〜１
８mから読み出したアドレスを読み込みアドレスとし
て、該当するバッファメモリ１１1 〜１１p に対応付け
られた空きアドレス管理回路１２1 〜１２p へ送るとと
もに、出線側クロスポイントスイッチ１４のスイッチン
グを制御して、前記共通バッファメモリ１１1 〜１１p
を該当するスイッチ出力線４1 〜４m に接続する読み出
しバッファ選択回路である。
【００９６】２１ｂは、共通バッファメモリ１１1 〜１
１p の蓄積しているセルの合計個数を監視して、ふくそ
う判定回路２０に通知するスイッチ内部モニタである。
【００９７】次に動作について説明する。ここで説明す
るセルは固定長で、ランダムまたはバーストトラヒック
として到着するものであり、入線１1〜１nに入力される
前にセル入力位相が調整されて、全入線からのセル入力
は同一の位相で供給されるものとする。
【００９８】まず、共通バッファ形スイッチ９について
述べる。スイッチ入力線３1 〜３nにセルが到着する
と、そのヘッダ内部に書き込まれた宛先情報がヘッダ処
理回路１０1 〜１０n により読み取られ、バッファ制御
回路１５ｂ内部の書き込みバッファ選択回路１６ｂに通
知される。
【００９９】空きアドレス管理回路１２1 〜１２p は、
共通バッファメモリ１１1 〜１１pの使用されていない
空きアドレスを記憶・保持する。スイッチ入力線３1 〜
３nはｎ本あるが、ｎ本のスイッチ入力線全てにセルが
到着する可能性があるので、空きアドレス管理回路１２
1 〜１２p は、合計してｎ個の空きアドレスを書き込み
バッファ選択回路１６ｂに提供できるようになってい
る。
【０１００】スイッチ入力線３1 〜３n に入力され、次
いでヘッダ処理回路１０1 〜１０nを通過したセルは、
入線側クロスポイントスイッチ１３に入力される。入線
側クロスポイントスイッチ１３は、書き込みバッファ選
択回路１６ｂの指示に従って、セルスロット単位にスイ
ッチングを変え、セル単位に、前記ヘッダ処理回路１０
1 〜１０n を所定の共通バッファメモリ１１1 〜１１p
に選択的に接続する。
【０１０１】前記入線側クロスポイントスイッチ１３に
より共通バッファメモリ１１1 〜１１p に接続されたセ
ルは、それぞれ共通バッファメモリ１１1 〜１１p に入
力され、空きアドレス管理回路１２1 〜１２p が指定す
るアドレスに書き込まれる。もし、空きアドレスが存在
しない場合は、この入力セルは廃棄される。
【０１０２】バッファ制御回路１５ｂ内部にある書き込
みバッファ選択回路１６ｂは、前記ヘッダ処理回路１０
1 〜１０n からセル到着の有無および当該セルの宛先出
線２1 〜２m または宛先スイッチ出力線４1 〜４m の番
号を受け、また空きアドレス管理回路１２1 〜１２p よ
り当該セルの共通バッファメモリ１１1 〜１１p への書
き込みアドレスを受ける。アドレス交換回路１７へ、到
着セル単位に、その宛先とその共通バッファメモリ１１
1 〜１１p の番号とその書き込みアドレスを組みにし
て、通知する。
【０１０３】また、バッファ制御回路１５ｂは、入線側
クロスポイントスイッチ１３のスイッチングも制御し、
セルの到着したヘッダ処理回路１０1 〜１０n とセルを
記憶するため選択された共通バッファメモリ１１1 〜１
１p を個々に接続するように指示する。
【０１０４】ここで、入線側クロスポイントスイッチ１
３の接続の仕方は種々考えられるが、セルが共通バッフ
ァメモリ１１1 〜１１p に記憶され、後に読み出される
時に同じバッファメモリ１１1 〜１１p 内に、読み出し
たいセルが２個以上あることは望ましくないため、これ
を防ぐようにセルを多数の共通バッファメモリ１１1〜
１１p に分散させる方法がよい。
【０１０５】そのためには、バッファメモリ１１1 〜１
１p は、スイッチ入力線３1 〜３nと同じ数だけでは不
十分で、前記問題を解決するためには、なるべく多くの
共通バッファメモリ１１1 〜１１p がある方が制御が簡
単になる。
【０１０６】あるいはそれとは別に、セルを多数の共通
バッファメモリ１１1 〜１１p に分散させる方法とし
て、順番に選択する方法がある。あるセルスロットにｎ
本のスイッチ入力線３1 〜３n のうち同時にｘ個にセル
が到着したとすると、共通バッファメモリ１１1 〜１１
x を選択し、次のセルスロットにｙ個のセルが到着した
とすると、共通バッファメモリ１１x+1 〜１１x+y を選
択する方法である。
【０１０７】また、さらに別の方法として、各共通バッ
ファメモリ１１1 〜１１p 内のセル保留残量を記録し、
セル保留残量の最も少ない共通バッファメモリ１１1 〜
１１p を選択してセルを書き込む方法も考えられる。即
ち、あるセルスロットに同時にｘ個のセルが到着した時
には、セル保留残量の最も少ないｘ個の共通バッファメ
モリ１１1 〜１１p を選択する方法である。これによ
り、複数個の共通バッファメモリ１１1 〜１１p は、ひ
とつの大きな共通バッファメモリとみなすことが出来
る。
【０１０８】アドレス交換回路１７は、前記書き込みバ
ッファ選択回路１６ｂの検出した宛先出線２1 〜２m ま
たは宛先スイッチ出力線４1 〜４m の番号を参照して、
到着したセルのが書き込まれたバッファメモリ１１1 〜
１１p の番号とその書き込みアドレスを、宛先のスイッ
チ出力線４1 〜４m 別に振り分ける。そして、それらを
アドレス待ち行列１８1 〜１８m に書き込む。
【０１０９】アドレス待ち行列１８1 〜１８m は、前記
スイッチ出力線４1 〜４m の各々に対応して設けられ、
それぞれＦＩＦＯタイプのメモリによって構成されてい
る。このアドレス待ち行列１８1 〜１８m は、それが対
応付けられたスイッチ出力線４1 〜４m 毎に、当該スイ
ッチ出力線４1 〜４m を宛先とするセルの蓄積されたバ
ッファメモリ１１1 〜１１p とその書き込みアドレスの
待ち行列をつくることができる。
【０１１０】ここでは、アドレス待ち行列１８1 〜１８
m は、前記スイッチ出力線４1 〜４m の各々に対応して
設けられている例を示しているが、扱う遅延要求クラス
によって、優先制御を行う共通バッファ形スイッチ９の
場合、ひとつのスイッチ出力線４1 〜４m に対して複数
個のアドレス待ち行列を設けることも可能である。
【０１１１】アドレス待ち行列１８1 〜１８m 内部に行
列した前記書き込みアドレスは、順番がくるのを待つ。
読み出しバッファ選択回路１９ｂは、このアドレス待ち
行列１８1 〜１８m の最前列を参照してバッファメモリ
１１1 〜１１p から読み出すセルを決定し、そのアドレ
ス待ち行列１８1 〜１８m から読み出したアドレスを読
み出しアドレスとして、バッファメモリ１１1 〜１１p
に対応した空きアドレス管理回路１２1 〜１２p へ送
る。
【０１１２】また、読み出しバッファ選択回路１９ｂ
は、共通バッファメモリ１１1 〜１１p から読み出され
るセルが所定の宛先であるスイッチ出力線４1 〜４m に
出力されるように、出線側クロスポイントスイッチ１４
のスイッチングを制御する。この切り替えは、セルスロ
ット単位に、共通バッファメモリ１１1 〜１１p とスイ
ッチ出力線４1 〜４m の個々の接続形態を示すものであ
る。
【０１１３】空きアドレス管理回路１２1 〜１２p は、
読み出しバッファ選択回路１９から次に読み出すアドレ
スを受信する。読み出しアドレスは、スイッチ出力線４
1 〜４m のそれぞれに対応して存在するため、１セルス
ロットで合計最大でｍ個通知される。また、空きアドレ
ス管理回路１２1 〜１２p は、共通バッファメモリ１１
1 〜１１p に前記読み出しアドレスを指示し、セルを読
み出す。共通バッファメモリ１１1 〜１１p から読み出
されたセルは、前記出線側クロスポイントスイッチ１４
に送信される。また、読み出しに使用された読み出しア
ドレスは、開放され、空きアドレス管理回路１２1 〜１
２p 内部の空きアドレスを蓄積する回路に保存され、循
環して使用される。
【０１１４】以上のように、共通バッファ形スイッチ９
ｂは、入力したセルをｐ個の共通バッファメモリ１１1
〜１１p に書き込み、そのアドレスをスイッチ出力線４
1 〜４m 単位に行列させることで、セルの交換を行う。
また、使用したアドレスは循環して使用することが可能
である。
【０１１５】次に、ふくそう判定回路２０について動作
を説明する。ふくそう判定回路２０は、スイッチ内部モ
ニタ２１により共通バッファ形スイッチ９ｂ内部の共通
バッファメモリ１１に蓄積したセルの個数を監視してお
り、その個数と予め設定してあるしきい値との比較でふ
くそう状態を判定する。
【０１１６】図４および図５にふくそう判定回路２０の
手順を示す。ふくそう判定に使用されるしきい値Ｔは、
初期時に設定する。セルスロット単位に、スイッチ内部
モニタから共通バッファ形スイッチ９ｂ内のセル蓄積数
を読み込み、先に設定したしきい値と比較することによ
りふくそう状態の判定を行う。
【０１１７】ここで、前述した実施例１と異なる点は、
共通バッファメモリが複数のメモリから構成されている
点である。従って、スイッチ内部モニタ２１ｂには、そ
れぞれの共通バッファメモリのセル蓄積数が与えられ
る。セル退避回路は、それぞれの共通バッファメモリか
ら送られてくるセル蓄積数を加算することにより、全体
のセル蓄積数を検出する。それぞれの共通バッファメモ
リのセル蓄積数の検出方式は、図３に示したような方式
がそれぞれ考えられる。あるいは、バッファ制御回路１
５ｂ内にある書き込みバッファ選択回路１６ｂおよび読
み出しバッファ選択回路１９ｂのバッファ選択回数を用
いて、セル蓄積数を算出するようにしても構わない。す
なわち、書き込みバッファ選択回路１６ｂは、セルを蓄
積する共通バッファメモリを選択するものであり、共通
バッファメモリを選択する度に、セルがいずれかの共通
バッファメモリに記録される。従って、書き込みバッフ
ァ選択回路の共通バッファメモリ選択回数をカウントす
ることにより、共通バッファに入力されたセル数を知る
ことができる。同様に読み出しバッファ選択回路１９ｂ
の共通バッファメモリ選択回数をカウントすることによ
り、共通バッファメモリから出力されたセル数を検出す
ることができる。従って、 セル蓄積数＝書き込みバッファ選択回路の共通バッファ
メモリ選択数−読み出しバッファ選択回路の共通バッフ
ァメモリ選択数 という計算式により、セル蓄積数を算出し、スイッチ内
部モニタ２１ｂに与えるようにしても構わない。
【０１１８】次に、セル退避回路２２の動作について説
明する。セル退避回路２２は、退避バッファ２３と退避
バッファ制御２４から構成される。退避バッファ２３
は、例えばＦＩＦＯ（先入れ先出し）タイプのメモリで
構成が可能である。退避バッファ制御２４は退避バッフ
ァ２３の書き込みおよび読み出しを制御する回路であ
る。退避バッファ２３がＦＩＦＯタイプのメモリの場
合、退避バッファ制御回路２４は書き込みパルスと読み
出しパルスを発生する。
【０１１９】それとは別に、退避バッファ２３がＲＡＭ
（ランダムアクセスタイプのメモリ）の場合、退避バッ
ファ制御回路２４は書き込みアドレスと読み出しアドレ
スを管理し、アドレスを循環させて使用する制御を行
う。すなわち、セルの書き込みを行ったら書き込みアド
レスに１を加え、セルの読み出しを行ったら読み出しア
ドレスに１を加える。この場合、退避バッファ制御回路
２４は、書き込みアドレスと書き込みパルス、読み出し
アドレスと読み出しパルスを退避バッファ２３に与え
る。
【０１２０】ここで、図６はセル退避回路２２の流れ図
でり、主に退避バッファ制御回路２４の制御手順を示し
ている。退避バッファ制御回路２４は、入線１にセルが
到着すると内部の退避バッファ２３に前記セルを書き込
む制御を行う。ただし、この退避バッファ２３が一杯な
らば、入力した前記セルは廃棄する。一方、退避バッフ
ァ制御２４は、ふくそう判定回路２０をモニタしてお
り、ふくそう状態でなければ、退避バッファ２３内に蓄
積されているセルを読み出す。もし、ふくそう状態であ
れば、退避バッファ２３からはセルを読み出さない。
【０１２１】以上のように、この実施例においては、共
通バッファメモリが複数のメモリから構成されている場
合においても、実施例１と同様にセル退避回路を設け、
共通バッファメモリにおけるセル廃棄率を低下させるこ
とができる。この共通バッファメモリは複数存在してい
るが、出線に対応しているものではなく、セル退避回路
は、出線毎に到着したセルを退避するという複雑な制御
をする必要がない。すなわち、共通バッファメモリが複
数のメモリから構成されている場合でも、ふくそう判定
回路は、複数の共通バッファメモリ全体としてふくそう
状態が発生しているかどうかを判定し、その判定結果に
基づいてセル退避回路が到着したセルを蓄積制御すると
いう簡単な構成を取ることができる。
【０１２２】実施例３．次に、この発明の一実施例を図
に基づいて説明する。図１０は、この発明の一実施例に
よるセル交換装置のふくそう判定回路２０の手順を示す
流れ図である。前述した実施例１によるセル交換装置
（図１，図２，図４，図６）、および前述した実施例２
によるセル交換装置（図１，図４，図６，図９）と同一
または相当部分には同一符号を付して、説明を省略す
る。
【０１２３】図１０は、ふくそう判定回路２０の動作を
説明したものである。ふくそう判定回路２０は，スイッ
チ内部モニタ２１により共通バッファ形スイッチ９内部
の共通バッファメモリ１１に蓄積したセルの個数を監視
しており、その個数と予め設定してあるしきい値との比
較でふくそう状態を判定する。
【０１２４】同図では、しきい値Ｔがセルスロット毎に
設定しなおされることが示されている。これにより、呼
の設定変化やシステム条件の変化に対して、ふくそう状
態の判定条件変更がすばやく対応できる。例えば、回線
に故障が発生し、あるルートが使用できない場合には、
他の回線を用いてセルを転送する方法が一般に用いられ
るが、そのような場合には、通常の場合よりも迂回され
るべき回線にセルが集中する場合が発生する。そのよう
な場合には、しきい値Ｔを大きい値に設定することによ
り、通常はふくそう状態と判定される場合であっても、
ふくそう状態を故意にふくそう状態とは見なさないよう
にすることが考えられる。あるいは、別な例として特定
の回線を検査する場合、あるいは、特定の交換装置の能
力を検査する場合には、故意にセルの退避を行わない
で、検査や調査を行いたい場合が存在する。そのような
場合には、しきい値Ｔを大きく設定したり、最大値に設
定することによりふくそう状態と判定する機会を少なく
することができる。しきい値Ｔを最大値にすることによ
り、すなわち、 しきい値Ｔ＝共通バッファメモリが蓄積できる最大蓄積
数 とすることにより共通バッファメモリが満杯になるま
で、セルの退避を行わないようにすることができる。
【０１２５】実施例４．次に、この発明の他の実施例を
図に基づいて説明する。図１１は、この発明の一実施例
によるセル交換装置のふくそう判定回路２０の手順を示
す流れ図である。前述した実施例１によるセル交換装置
（図１，図２，図４，図６）、および前述した実施例２
によるセル交換装置（図１，図４，図６，図９）と同一
または相当部分には同一符号を付して、説明を省略す
る。
【０１２６】図１１は、ふくそう判定回路２０の動作を
説明したものである。ふくそう判定回路２０は、スイッ
チ内部モニタ２１により共通バッファ形スイッチ９内部
の共通バッファメモリ１１に蓄積したセルの個数を監視
しており、その個数と予め設定してあるしきい値との比
較でふくそう状態を判定する。
【０１２７】設定したしきい値付近で蓄積個数がひんぱ
んに変動すると、ふくそう状態判定が不安定になるの
で、ふくそう状態の判定のためのしきい値と非ふくそう
状態の判定のためのしきい値を設ける。この時には、２
つのしきい値を設定し、ヒステリシスをもたせたことよ
り、安定したふくそう判定を得ることができる。
【０１２８】実施例５．次に、この発明の他の実施例を
図に基づいて説明する。図１２は、この発明の一実施例
によるセル交換装置のふくそう判定回路２０の詳細なブ
ロック図、図１３は、その動作手順を示す流れ図であ
る。前述した実施例１によるセル交換装置（図１，図
２，図４，図６）、および前述した実施例２によるセル
交換装置（図１，図４，図６，図９）と同一または相当
部分には同一符号を付して、説明を省略する。
【０１２９】図１２において、２０はふくそう判定回
路、２１は、共通バッファ形スイッチ９からその内部の
セル蓄積数を通知するスイッチ内部モニタ、３１は、セ
ル退避回路２２へふくそう状態の有無を通知するふくそ
う判定出力線である。３２〜３４は、ふくそう判定回路
２０内部のブロックで、３２は、ｋセルスロット前まで
の過去のセル蓄積数を保存できる履歴保存プール、３３
は、前記履歴保存プールの情報より所定の演算を行い、
セル蓄積指数を算出する履歴演算回路、３４は、前記履
歴演算回路の出力するセル蓄積指数と予め設定されたし
きい値との大小を比較する比較回路である。
【０１３０】図１３は、ふくそう判定回路２０の動作を
説明したものである。より安定かつ信頼できる判定のた
め、過去数スロット分の履歴を残し、定められた基準を
超えたことでふくそう状態を判定することを特長とす
る。ふくそう判定回路２０は、スイッチ内部モニタ２１
により共通バッファ形スイッチ９内部の共通バッファメ
モリ１１に蓄積したセルの個数を監視している。初期状
態では、ふくそう判定しきい値Ｔと、履歴保存スロット
数ｋを設定する。
【０１３１】履歴保存プール３２は、過去ｋセルスロッ
トにおける、セル蓄積個数を保持している。これは、Ｆ
ＩＦＯベースのメモリで実現することができる。過去ｋ
セルスロット分の情報を使用し、履歴演算回路３３がセ
ル蓄積指数を算出する。
【０１３２】ここで、履歴演算回路３３がセル蓄積指数
を演算する方法は種々考えられる。例えば、単純に過去
ｋセルスロット分の平均をとる方法がある。ｋの値を大
きくとるほど、より安定した判定が得られる。また、蓄
積されたセルの個数が急激に増加することも考慮にいれ
る、すなわち蓄積個数の増加率も重み付けする方法も考
えられる。さらに、別の方法で、過去の数セルスロット
蓄積されたセルの個数の増加パタンが予め設定されたパ
タンと一致したときにふくそう状態を判定してもよい。
あるいは、ｋセルスロットのセル蓄積個数を、予め設定
したセル蓄積個数の基準値と比較し、ｋ個のうち何個が
基準値を超えたかでセル蓄積指数を算出する方法もあ
る。
【０１３３】演算されたセル蓄積指数は、比較回路３４
により、予め設定されたしきい値Ｔとの大小が比較さ
れ、ふくそう状態が判定される。ふくそう状態は、ふく
そう判定出力線３１により、セル退避回路２２へ通知さ
れる。
【０１３４】実施例６．次に、この発明の他の実施例を
図に基づいて説明する。図１４は、この発明の一実施例
によるセル交換装置のブロック図、図１５は、セル退避
回路２２の動作手順を示す流れ図である。前述した実施
例１によるセル交換装置（図１，図２，図４，図６）、
および前述した実施例２によるセル交換装置（図１，図
４，図６，図９）と同一または相当部分には同一符号を
付して、説明を省略する。
【０１３５】図１４において、２５1 〜２５n は、退避
バッファ制御回路２４1 〜２４n の切り替え指示に従っ
て、入線１1 〜１n から入力したセルを後述のバイパス
リンク２７1 〜２７n または退避バッファ２３1 〜２３
n に振り分ける退避用入力セレクタである。２６1 〜２
６n は、退避バッファ制御回路２４1 〜２４n の切り替
え指示に従って、後述のバイパスリンク２７1 〜２７n
または退避バッファ２３1 〜２３n のどちらかを選択
し、スイッチ入力線３1 〜３n に接続する退避用出力セ
レクタである。
【０１３６】次に、動作について説明する。ここで、図
１５は、セル退避回路２２1 〜２２n の動作を流れ図を
用いて説明したものである。セル退避回路２２1 〜２２
n は、ふくそう判定出力線３１を通して、ふくそう判定
回路２０のふくそう判定の有無をモニタしている。も
し、ふくそう状態であれば、退避用入力セレクタ２５1
〜２５n は、退避バッファ制御回路２４1 〜２４n の指
示に従い入線１1 〜１nを退避バッファ２３1 〜２３n
に接続し、入力したセルを退避バッファ２３1 〜２３n
に保留させる。
【０１３７】一方、ふくそう状態でなければ、セル退避
回路２２1 〜２２n は、共通バッファ形スイッチ９にセ
ルを出力することができる。そのため、ＦＩＦＯの規
則、すなわち最も時間的に早く到着したセルから出力す
る。もし、退避バッファ２３1〜２３n の内部にセルが
蓄積されていたら、そのセルから出力するため、退避用
入力セレクタ２５1 〜２５n は、退避バッファ制御回路
２４1 〜２４n の指示に従い入線１1 〜１n を退避バッ
ファ２３1 〜２３n に接続し、入力したセルを退避バッ
ファ２３1 〜２３n に保留させると同時に、退避用出力
セレクタ２６1 〜２６n は、同じく退避バッファ制御回
路２４1〜２４nの指示に従い退避バッファ２３1 〜２３
n をスイッチ入力線３1 〜３n に接続し、前記セルを退
避バッファ２３1 〜２３n から出力させる。もし、退避
バッファ２３1 〜２３n の内部にセルが蓄積されていな
いのならば、退避用入力セレクタ２５1 〜２５n と退避
用出力セレクタ２６1 〜２６n は、前記と逆の接続形
態、すなわちバイパスリンク２７1 〜２７n 側に接続さ
れ、入力セルを直接スイッチ入力線３1 〜３n に出力さ
せる。
【０１３８】実施例７．次に、この発明の他の実施例を
図に基づいて説明する。図１６は、この発明の一実施例
によるセル交換装置のブロック図、図１７は、セル退避
回路２２の動作手順を示す流れ図である。前述した実施
例１によるセル交換装置（図１，図２，図４，図６）、
および前述した実施例２によるセル交換装置（図１，図
４，図６，図９）と同一または相当部分には同一符号を
付して、説明を省略する。
【０１３９】図１６において、２５1 〜２５n は、退避
バッファ制御回路２４1 〜２４n の切り替え指示に従っ
て、入線１1 〜１n から入力したセルを後述のバイパス
リンク２７1 〜２７n または退避バッファ２３1 〜２３
n に振り分ける退避用入力セレクタである。２６1 〜２
６n は、退避バッファ制御回路２４1 〜２４n の切り替
え指示に従って、後述のバイパスリンク２７1 〜２７n
または退避バッファ２３1 〜２３n のどちらかを選択
し、スイッチ入力線３1 〜３n に接続する退避用出力セ
レクタである。２８1 〜２８n は、入力セルのヘッダ内
に付いている遅延等の優先度を表わす符号等を読み取
り、退避バッファ制御回路２４1 〜２４n に前記優先度
を通知する優先セル判別回路である。
【０１４０】次に、動作について説明する。ここで、図
１７は、セル退避回路２２1 〜２２n の動作を流れ図を
用いて説明したものである。本実施例では、セルの遅延
に関する優先度は２クラスとして、以下では遅延敏感セ
ルと遅延鈍感セルとよぶことにする。ただし、この優先
度は２クラス以上であってもよい。
【０１４１】優先セル判別回路２８1 〜２８n は、到着
セルのヘッダを監視しており、前記セルのヘッダ等の中
に付与された遅延等に関する優先度を検出している。優
先度は、直接ビット形式でヘッダ中に与えられる場合も
ありうるし、ＶＰＩ／ＶＣＩ（チャネル識別子等）で判
断する場合もあるが、１つのセルは必ずいずれかの優先
度クラスに所属している。
【０１４２】優先セル判別回路２８1 〜２８n により識
別された到着セルが遅延敏感セルであったときには、た
とえふくそう判定回路２０がふくそう状態を検出してい
ても、セル退避回路２２1 〜２２n は、到着セルをその
まま出力する。
【０１４３】逆に、優先セル判別回路２８1 〜２８n が
遅延鈍感セルを検出したときは、セル退避回路２２1 〜
２２n は、ふくそう判定回路２０のふくそう判定の有無
により処理がことなってくる。もし、ふくそう状態であ
れば、退避用入力セレクタ２５1 〜２５n は、退避バッ
ファ制御回路２４1 〜２４n の指示に従い入線１1 〜１
n を退避バッファ２３1 〜２３n に接続し、入力したセ
ルを退避バッファ２３1 〜２３n に保留させる。
【０１４４】一方、ふくそう状態でなければ、セル退避
回路２２1 〜２２n は、共通バッファ形スイッチ９にセ
ルを出力することができる。そのため、ＦＩＦＯの規
則、すなわち最も時間的に早く到着したセルから出力す
る。もし、退避バッファ２３1〜２３n の内部にセルが
蓄積されていたら、そのセルから出力するため、退避用
入力セレクタ２５1 〜２５n は、退避バッファ制御回路
２４1 〜２４n の指示に従い入線１1 〜１n を退避バッ
ファ２３1 〜２３n に接続し、入力したセルを退避バッ
ファ２３1 〜２３n に保留させると同時に、退避用出力
セレクタ２６1 〜２６n は、同じく退避バッファ制御回
路２４1 〜２４n の指示に従い退避バッファ２３1 〜２
３n をスイッチ入力線３1 〜３n に接続し、前記セルを
退避バッファ２３1 〜２３n から出力させる。もし、退
避バッファ２３1 〜２３n の内部にセルが蓄積されてい
ないのならば、退避用入力セレクタ２５1 〜２５n と退
避用出力セレクタ２６1 〜２６n は、前記と逆の接続形
態、すなわちバイパスリンク２７1 〜２７n 側に接続さ
れ、入力セルを直接スイッチ入力線３1 〜３n に出力さ
せる。
【０１４５】実施例８．次に、この発明の他の実施例を
図に基づいて説明する。図１８は、この発明の一実施例
によるセル交換装置のブロック図である。前述した実施
例１によるセル交換装置（図１，図２，図４，図６）、
および前述した実施例２によるセル交換装置（図１，図
４，図６，図９）と同一または相当部分には同一符号を
付して、説明を省略する。
【０１４６】図１８において、２９1 〜２９n は、ふく
そう判定回路２０の指示に従って、ふくそう状態が検出
されるとふくそうを通知するセル、すなわち制御セルを
スイッチ出力線４1 〜４n に多重する制御セル多重回路
である。３０1 〜３０n は、セル退避回路２２1 〜２２
n に対応して設けられ、前記制御セル多重回路２９1〜
２９n の出力から制御セルを分離し、制御情報をセル退
避回路２２1 〜２２nに通知する制御セル分離回路であ
る。
【０１４７】次に、動作について説明する。ふくそう検
出回路２０が共通バッファ形スイッチ９のふくそう状態
を検出すると、制御セル多重回路２９1 〜２９n に通知
し、ここで、あらかじめ定められた形式の制御セルが生
成される。制御セルはスイッチ出力線４1 〜４n におい
て、アイドルセル等のタイミングで多重化され、制御セ
ル分離回路３０1 〜３０n に到着する。制御セル分離回
路３０1 〜３０n では、制御セルのみを抽出し、他のデ
ータは、出線２1 〜２n に送出する。一方、抽出された
制御セルは、解釈され、ふくそう状態が判別すると、セ
ル退避回路２２1 〜２２n に通知される。
【０１４８】図１９は、図１８に示したセル交換装置の
実装形態を示す図である。制御セル多重回路は、共通バ
ッファ形スイッチ基板１００に実装される。ふくそう判
定回路２０は、ふくそう判定出力線３１を制御セル多重
回路２９1 〜２９n に対して接続している。また、制御
セル分離回路３０1 〜３０n は、インタフェース基板に
それぞれ設けられている。図１９に示すような実装形態
を取る場合には、ふくそう判定回路２０からのふくそう
判定出力線３１が共通バッファ形スイッチ基板１００内
部だけに存在し、図８に示したようにふくそう判定出力
線３１をそれぞれのインタフェース基板に接続する必要
がない。従って、インタフェース基板と共通バッファ形
スイッチ基板との間の信号線本数減らすことができる。
【０１４９】実施例９．なお、前記実施例１〜８では、
単体のセル交換装置を示したが、この装置をリンク接続
し、順次多段に接続してもよい。
【０１５０】実施例１０．また、前記実施例１〜８で
は、単体のセル交換装置を示したが、この装置を格子状
に接続し、順次マトリクス状に接続してもよい。
【０１５１】実施例１１．また、前記実施例１および２
では、共通バッファ形スイッチ９は、宛先情報として、
セルのヘッダ部分を直接参照する例を示したが、共通バ
ッファ形スイッチ９の前段で、セルの前または後ろに宛
先を示す専用のタグを付加し、これを参照して宛先情報
を検出してもよい。また、その宛先情報は、宛先を直接
示しておらず、コード化してあってもよい。
【０１５２】実施例１２．また、前記実施例１〜８で
は、１つのセルは１つの宛先出線２1 〜２m だけに出力
される場合について説明したが、宛先の指定の仕方によ
っては、複数の出線２1 〜２m に出力するように設定し
ておくことも可能であり、同報機能があってもよい。
【０１５３】実施例１３．また、前記実施例１および２
では、共通バッファ形スイッチ９は、ひとつのセルをま
とめて処理していたが、セルの構造上ヘッダ部分とデー
タ部分を分離してそれぞれ異なる速度の回路を用いてセ
ル交換を行ってもよい。
【０１５４】実施例１４．加えて、前記実施例１〜８で
は、入線１1 〜１n の速度と出線２1 〜２m の速度を同
一としたが、出線２1 〜２m の速度を速くすればトラヒ
ック集束が可能であり、逆に入線１1 〜１n の速度を速
くすることも可能である。また、セル交換装置をリンク
接続した時、段間の速度を入線の速度よりも、高速にす
ることにより、段間でのセル廃棄率を低くすることも出
来る。
【０１５５】実施例１５．また、前記実施例１〜８で
は、セルの廃棄に対する優先クラスは単一としたが、セ
ル単位あるいはバーチャルパスまたはバーチャルチャネ
ル単位に優先度クラスを定義し、重要でないセルから先
に廃棄することで、端末への影響を最小限にすることが
出来る。また、バースト単位に廃棄優先を定義してもよ
い。
【０１５６】実施例１６．さらに、前記実施例１〜８で
は、動作速度の制約はないとしたが、動作速度の制約が
ある場合には、このセル交換装置の前段および後段に、
直列／並列変換回路および並列／直列変換回路をつけ
て、並列信号として、動作速度を下げてもよい。
【０１５７】
【発明の効果】以上のように、この発明によれば、複数
の入線にバースト性の高いトラヒックが入力し、かつそ
れらが単一の出線を宛先とするときでも、高価な共通バ
ッファメモリの拡張をすることなく、セルの廃棄率を低
く抑えることが可能なセル交換装置が得られる効果があ
る。
【０１５８】また、この発明によれば、共通バッファメ
モリが１つしか存在しない場合にもセルの廃棄率を低く
抑えることができる。
【０１５９】また、この発明によれば、共通バッファメ
モリが複数存在する場合にもセルの廃棄率を低く抑える
ことができる。
【０１６０】また、この発明によれば、共通バッファメ
モリのセル保留数としきい値との比較という簡単な判定
により、ふくそう状態を判定することができる。
【０１６１】また、この発明によれば、ふくそう状態と
判定された場合に、セルを退避するという簡単な制御に
より、セルを退避するため退避バッファ制御手段の構成
が簡単になる。
【０１６２】また、この発明によれば、しきい値を動的
に変化させるため、システムに対応してふくそう状態を
判定することができる。
【０１６３】また、この発明によれば、ふくそう状態を
判定するために２つのしきい値を備えているため、ふく
そう状態とふくそう状態でない場合の急激な状態変化を
抑えることができる。
【０１６４】また、この発明によれば、ふくそう状態を
判定するために履歴を用いるので、ふくそうの判定がよ
り正確に求められる。
【０１６５】また、この発明によれば、遅延時間に関し
て、要求の厳しいセルに対しては、この退避バッファを
迂回する回路を設け、退避バッファに書き込みまた読み
出す遅延時間を短縮するため、遅延時間の増加を避ける
ことができる。
【０１６６】また、この発明によれば、優先度の高いセ
ルに対して退避バッファを迂回するようにしたので、退
避バッファを用いる場合でも優先処理を行うことができ
る。
【０１６７】また、この発明によれば、制御セルを用い
てふくそう状態を検出するようにしたので、特別な信号
線を用いることなくふくそう状態を検出することができ
る。
【図面の簡単な説明】
【図１】この発明の一実施例によるセル交換装置を示す
ブロック図である。
【図２】この発明の一実施例によるセル交換装置のう
ち、図１における共通バッファ形スイッチ９の詳細を示
すブロック図である。
【図３】この発明の一実施例によるセル蓄積数のカウン
ト方式を示す図である。
【図４】この発明の一実施例によるセル交換装置におけ
るふくそう判定回路２０の手順を示す流れ図である。
【図５】この発明の一実施例によるセルの入力状態を示
す図である。
【図６】この発明の一実施例によるセル交換装置におけ
るセル退避回路２２の手順を示す流れ図である。
【図７】この発明の一実施例による退避バッファの動作
を示す図である。
【図８】この発明の一実施例によるセル交換装置の実装
形態を示す図である。
【図９】この発明の一実施例によるセル交換装置のう
ち、図１における共通バッファ形スイッチ９の詳細を示
すブロック図である。
【図１０】この発明の一実施例によるセル交換装置にお
けるふくそう判定回路２０の手順を示す流れ図である。
【図１１】この発明の一実施例によるセル交換装置にお
けるふくそう判定回路２０の手順を示す流れ図である。
【図１２】この発明の一実施例によるセル交換装置にお
けるふくそう判定回路２０の詳細を示すブロック図であ
る。
【図１３】この発明の一実施例によるセル交換装置にお
けるふくそう判定回路２０の手順を示す流れ図である。
【図１４】この発明の一実施例によるセル交換装置を示
すブロック図である。
【図１５】この発明の一実施例によるセル交換装置にお
けるセル退避回路２２の手順を示す流れ図である。
【図１６】この発明の一実施例によるセル交換装置を示
すブロック図である。
【図１７】この発明の一実施例によるセル交換装置にお
けるセル退避回路２２の手順を示す流れ図である。
【図１８】この発明の一実施例によるセル交換装置を示
すブロック図である。
【図１９】この発明の一実施例によるセル交換装置の実
装形態を示す図である。
【図２０】従来のセル交換装置を示すブロック図であ
る。
【図２１】従来のＡＴＭスイッチを示すブロック図であ
る。
【図２２】従来の入力用制御ユニットの構成図である。
【符号の説明】
１1 〜１n 入線 ２1 〜２m 出線 ３1 〜３n スイッチ入力線 ４1 〜４m スイッチ出力線 ７ セル多重回路 ８ セル分離回路 ９ａ 共通バッファ形スイッチ ９ｂ 共通バッファ形スイッチ １０ ヘッダ処理回路 １１ 共通バッファメモリ １１1 〜１１p 共通バッファメモリ １２ 空きアドレス管理回路 １２1 〜１２p 空きアドレス管理回路 １３ 入線側クロスポイントスイッチ １４ 出線側クロスポイントスイッチ １５ａ バッファ制御回路 １５ｂ バッファ制御回路 １６ａ 書き込みバッファ選択回路 １６ｂ 書き込みバッファ選択回路 １７ アドレス交換回路 １８1 〜１８m アドレス待ち行列 １９ａ 読み出しバッファ選択回路 １９ｂ 読み出しバッファ選択回路 ２０ ふくそう判定回路 ２１ａ スイッチ内部モニタ ２１ｂ スイッチ内部モニタ ２２1 〜２２n セル退避回路 ２３1 〜２３n 退避バッファ ２４1 〜２４n 退避バッファ制御回路 ２５1 〜２５n 退避用入力セレクタ ２６1 〜２６n 退避用出力セレクタ ２７1 〜２７n バイパスリンク ２８1 〜２８n 優先セル判別回路 ２９1 〜２９n 制御セル多重回路 ３０1 〜３０n 制御セル分離回路 ３１ ふくそう判定出力線 ３２ 履歴保存プール ３３ 履歴演算回路 ３４ 比較回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 浩利 鎌倉市大船五丁目１番１号 三菱電機株式 会社通信システム研究所内 (72)発明者 大島 一能 鎌倉市大船五丁目１番１号 三菱電機株式 会社通信システム研究所内

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 以下の要素を有するセル交換装置 （ａ）データ部とその宛先情報を含むヘッダ部よりなる
    セルを入力する複数の入線、 （ｂ）前記セルのヘッダ部に指定された宛先情報に応じ
    てセルが出力される複数の出線、 （ｃ）各出線に対して共通に設けられた共通バッファメ
    モリを備え、前記セルを入力し共通バッファメモリに記
    憶し、記憶したセルをそのヘッダ部で指定された出線に
    出力する共通バッファ形スイッチ、 （ｄ）前記共通バッファ形スイッチの共通バッファメモ
    リのセル保留状態を監視し、ふくそう状態を判定するふ
    くそう判定手段、 （ｅ）前記入線と前記共通バッファ形スイッチの間に前
    記入線の各々に対応して設けられ、前記入線に到着した
    セルを一時的に記憶するセル退避手段。
  2. 【請求項２】 前記共通バッファ形スイッチは、 セルが入力するスイッチ入力線と、 前記セルがそのヘッダ部にて指定された宛先に応じて出
    力される複数のスイッチ出力線と、 前記スイッチ入力線より入力された前記セルのヘッダ部
    より宛先のスイッチ出力線を検出するヘッダ処理回路
    と、 アドレスを指定することによって前記セルが書き込ま
    れ、また、アドレスを指定することによって、前記書き
    込みの順序とは関係なく前記セルの読み出しが可能な共
    通バッファメモリと、 前記ヘッダ処理回路の出力をセル単位に多重し前記共通
    バッファメモリに接続するセル多重回路と、 前記共通バッファメモリの出力をセル単位に分離し、前
    記スイッチ出力線にセルを振り分けるセル分離回路と、 前記セルが書き込まれる共通バッファメモリ内のアドレ
    スを前記セルの宛先別に管理し、それに基づいて共通バ
    ッファメモリに読み出しアドレスを指示して、前記セル
    をそのヘッダ部で指定される前記スイッチ出力線に所定
    の順番で出力させるバッファ制御回路とを備えたことを
    特徴とする請求項１記載のセル交換装置。
  3. 【請求項３】 前記共通バッファ形スイッチは、 セルが入力するスイッチ入力線と、 前記セルがそのヘッダ部にて指定された宛先に応じて出
    力される複数のスイッチ出力線と、 前記スイッチ入力線より入力された前記セルのヘッダ部
    より宛先のスイッチ出力線を検出するヘッダ処理回路
    と、 アドレスを指定することによって前記セルが書き込ま
    れ、また、アドレスを指定することによって、前記書き
    込みの順序とは関係なく前記セルの読み出しが可能な複
    数の共通バッファメモリと、 前記ヘッダ処理回路の出力を所定の前記共通バッファメ
    モリに選択的に接続する入線側クロスポイントスイッチ
    と、 前記共通バッファメモリを所定の前記スイッチ出力線に
    選択的に接続する出線側クロスポイントスイッチと、 前記入線側クロスポイントスイッチを制御して、前記セ
    ルが書き込まれる共通バッファメモリを選択するととも
    に、前記書き込まれたセルの前記バッファメモリ内のア
    ドレスを前記セルの宛先別に管理し、それに基づいて前
    記出線側クロスポイントスイッチを制御して、前記セル
    をそのヘッダ部で指定される前記スイッチ出力線に所定
    の順番で出力させるバッファ制御回路とを備えたことを
    特徴とする請求項１記載のセル交換装置。
  4. 【請求項４】 前記ふくそう判定手段は、前記共通バッ
    ファ形スイッチ内の共通バッファメモリのセル保留数を
    監視し、セル保留数が予め定められたしきい値を超えた
    場合、ふくそう状態と判定することを特徴とする請求項
    １、２又は３記載のセル交換装置。
  5. 【請求項５】 前記セル退避手段は、入線に到着したセ
    ルを書き込み、前記書き込みセルを読み出し前記スイッ
    チ出力線に出力する退避バッファと、 前記ふくそう判定手段がふくそう状態と判定すると、前
    記退避バッファには、入線に入力したセルを保留させ、
    また何も読み出さずスイッチ入力線には何も出力させな
    い制御を行い、また、前記ふくそう判定回路がふくそう
    状態と判定しない場合には、前記退避バッファには、入
    線に入力したセルを保留させ、また前記書き込みセルを
    読み出させる制御を行う退避バッファ制御回路とを備え
    たことを特徴とする請求項２、３又は４記載のセル交換
    装置。
  6. 【請求項６】 前記ふくそう判定手段は、ふくそうを判
    定するためのしきい値を、動的に変化させることを特徴
    とする請求項４又は５記載のセル交換装置。
  7. 【請求項７】 前記ふくそう判定手段は、ふくそうを判
    定するためのしきい値として、ふくそうでない状態から
    ふくそう状態を検出する第１のしきい値と、ふくそうで
    ない状態からふくそう状態を検出する第２のしきい値を
    備えたことを特徴とする請求項４又は５記載のセル交換
    装置。
  8. 【請求項８】 前記ふくそう判定手段は、前記共通バッ
    ファ形スイッチ内の共通バッファメモリのセル保留数の
    過去の履歴を採取し、前記履歴からふくそう状態を判定
    することを特徴とする請求項４又は５記載のセル交換装
    置。
  9. 【請求項９】 前記セル退避手段は、前記退避バッファ
    を迂回するバイパス手段を備えることを特徴とする請求
    項４又は５記載のセル交換装置。
  10. 【請求項１０】 前記セル退避手段は、入力セルの遅延
    に関する優先度を検出し、遅延に対して敏感なセルと鈍
    感なセルとで処理が異なることを特徴とする請求項９記
    載のセル交換装置。
  11. 【請求項１１】 前記ふくそう判定手段は、ふくそう状
    態を検出すると前記出線に制御セルを混入し、前記セル
    退避手段は、出線から前記制御セルを抽出することでふ
    くそう状態を感知することを特徴とする請求項１、２又
    は３記載のセル交換装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012530439A (ja) * 2009-06-18 2012-11-29 アルカテル−ルーセント 輻輳制御方法および装置

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