JPH07261722A - Image signal processor - Google Patents
Image signal processorInfo
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- JPH07261722A JPH07261722A JP6052004A JP5200494A JPH07261722A JP H07261722 A JPH07261722 A JP H07261722A JP 6052004 A JP6052004 A JP 6052004A JP 5200494 A JP5200494 A JP 5200494A JP H07261722 A JPH07261722 A JP H07261722A
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- Controls And Circuits For Display Device (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は画像信号処理装置に係
り、詳細にはグラフィック機能が拡充されたパーソナル
コンピュータ及びエンジニアリングワークステーション
におけるディスプレイコントローラまたはマイクロプロ
セッサ等に制御され液晶またはプラズマディスプレイな
どの平面表示装置に表示するための画像信号を発生する
画像信号処理装置に係り、特に画素データを表示データ
に変換するためのカラーパレット（ルックアップテーブ
ルとも呼ばれる）を有する画像信号処理装置に係る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image signal processing apparatus, and more particularly, to a flat display such as a liquid crystal or plasma display controlled by a display controller or a microprocessor in a personal computer and an engineering workstation having enhanced graphic functions. The present invention relates to an image signal processing device that generates an image signal to be displayed on a device, and more particularly to an image signal processing device that has a color palette (also called a look-up table) for converting pixel data into display data.
【０００２】[0002]
【従来の技術】１ピクセル（画素）に１画素分のデータ
を必要とする６４０×４８０ピクセルの一般的な液晶表
示回路を図６、及び図７を参照しながら説明する。2. Description of the Related Art A general liquid crystal display circuit of 640.times.480 pixels, which requires data for one pixel for one pixel, will be described with reference to FIGS.
【０００３】このような表示回路は広く知られており、
特開平２ー２３０１９０“画像信号処理装置”の図８な
どにも見られる。Such a display circuit is widely known,
See also, for example, FIG. 8 of Japanese Patent Application Laid-Open No. 2-230190 “Image Signal Processing Device”.
【０００４】図６のパネルは１画素が８ビットであるよ
うな画素データを表示データ（例えばカラーＲ、Ｇ、
Ｂ）に変換するパレットを具備した液晶表示回路であ
る。本回路は、ＣＰＵ５０、マイクロプロセッサバス
（３２ビットデータバス５７、アドレスバス５８）にイ
ンターフェースされたディスプレイコントローラ５１、
ビデオＲＡＭ（３２ビットデータ）５２、カラーパレッ
ト５４、ＲＧＢのそれぞれにおけるＮビット（例えばＮ
＝３）のデジタル色信号を入力とするカラー液晶パネル
５５を有している。In the panel shown in FIG. 6, display data (for example, colors R, G,
It is a liquid crystal display circuit provided with a palette for converting into B). This circuit includes a CPU 50, a display controller 51 interfaced with a microprocessor bus (32-bit data bus 57, address bus 58),
N bits (for example, N) in each of the video RAM (32-bit data) 52, the color palette 54, and RGB.
A color liquid crystal panel 55 to which the digital color signal of (3) is input.
【０００５】例えば、ディスプレイコントローラ５１は
ＬＳＩロジック社製のＬ６４８２５、カラーパレット５
４は日立製作所製のＨＤ１５３１１０ＦＳなどである。
また、カラー液晶パネル５５は横６４０画素、縦４８０
画素のシャープ製のＬＱ９Ｄ０１０であり、ＲＧＢのそ
れぞれにおける３ビットのデジタルデータを入力として
いる。For example, the display controller 51 is L64825, color palette 5 manufactured by LSI Logic Corporation.
Reference numeral 4 is a Hitachi HD153110FS or the like.
In addition, the color liquid crystal panel 55 has 640 horizontal pixels and 480 vertical pixels.
The pixel is LQ9D010 made by Sharp, and inputs 3-bit digital data in each of RGB.
【０００６】ビデオＲＡＭ５２は東芝製のＶＲＡＭであ
るＴＣ５２４２５６ＢＺー８０の８個で３２ビットデー
タ幅に構成されており、ディスプレイコントローラ５１
はビデオＲＡＭ５２より４画素に相当する３２ビットを
クロックＳＣＬＫに同期して読み出す。また、カラーパ
レット５４は８ビットの画素データを入力として内蔵す
るＲＡＭのアドレスとしてＲＡＭの内容を読み出しＲＧ
Ｂのそれぞれにおける３ビットのデータに変換する。The video RAM 52 is composed of eight TC524256BZ-80, which are VRAM manufactured by Toshiba, and has a 32-bit data width.
Reads 32 bits corresponding to 4 pixels from the video RAM 52 in synchronization with the clock SCLK. Further, the color palette 54 reads the contents of the RAM as an address of the built-in RAM by receiving 8-bit pixel data as an input RG.
Convert to 3-bit data in each of B.
【０００７】したがって、図７において、ＳＣＬＫの４
倍速度のクロックを画素クロック（ＰＣＬＫ）として、
これに同期して動作する３２ビットから８ビットの画素
データを切替える画素セレクタ５３を介して、８ビット
の入力画素データをカラーパレット５４（ＨＤ１５３１
１０）の入力としている。カラーパレット５４はカラー
パレット５４に供給されたクロックの立上がりでエッジ
で入力画素データを取り込む。なお、この例ではビデオ
表示回路の制御クロックはディスプレイコントローラ５
１から発生するため、図６においてはクロック発生源の
図示は省略している。Therefore, in FIG.
A double speed clock is used as a pixel clock (PCLK).
The 8-bit input pixel data is transferred to the color palette 54 (HD1531) via the pixel selector 53 that switches 32-bit to 8-bit pixel data that operates in synchronization with this.
10) is input. The color palette 54 captures the input pixel data at the edge at the rising edge of the clock supplied to the color palette 54. In this example, the control clock of the video display circuit is the display controller 5
6, the clock generation source is omitted in FIG.
【０００８】また、図６の遅延信号発生部５６はシフト
レジスタにより構成され、ディスプレイコントローラ５
１が発生する水平同期信号（ＨＳＹＮＣ）、垂直同期信
号（ＶＳＹＮＣ）を遅延信号発生部５６に供給されたク
ロックの整数倍遅延させる。これは、カラーパレット５
４の画素データ入力よりＲＧＢデータ出力が通常数画素
クロック分遅延して出力されるというカラーパレットＩ
Ｃのパイプライン特性を考慮したものである。遅延信号
発生部５６は、図７のようにＨＳＹＮＣ、ＶＳＹＮＣな
どを遅延させたＨＳＹＮＣ´、ＶＳＹＮＣ´を液晶表示
パネル５５の表示要求仕様に合わせるためにカラー液晶
パネル５５に供給する。なお、画素セレクタ５３、カラ
ーパレット５４及びカラー液晶パネル５５へのＲＧＢデ
ータは画素クロックに同期している。Further, the delay signal generator 56 of FIG. 6 is composed of a shift register, and the display controller 5
The horizontal synchronizing signal (HSYNC) and the vertical synchronizing signal (VSYNC) generated by 1 are delayed by an integral multiple of the clock supplied to the delay signal generator 56. This is color palette 5
Color palette I in which RGB data output is normally delayed by several pixel clocks from pixel data input 4 and is output
This is because the pipeline characteristics of C are taken into consideration. The delay signal generator 56 supplies HSYNC ′ and VSYNC ′, which are obtained by delaying HSYNC and VSYNC, as shown in FIG. 7, to the color liquid crystal panel 55 in order to match the display request specifications of the liquid crystal display panel 55. The RGB data to the pixel selector 53, the color palette 54, and the color liquid crystal panel 55 are synchronized with the pixel clock.
【０００９】画素クロックはカラー液晶パネル５５のス
ペックにより決まっており、約２７ＭＨｚである。この
場合は、６４０×４８０画素のカラー液晶パネル５５は
速度６０Ｈｚ前後のリフレッシュ速度となり、画面のチ
ラツキがなくなり、高品質の画質が実現されている。な
お、カラーパレットは、ＣＰＵからその内容を書き替え
るＣＰＵインターフェースを有している。この例では、
シャープ製のカラー液晶パネルは画素クロックの下がり
エッジにてＲＧＢデータを取り込む。The pixel clock is determined by the specifications of the color liquid crystal panel 55 and is about 27 MHz. In this case, the color liquid crystal panel 55 of 640 × 480 pixels has a refresh rate of about 60 Hz, the flicker of the screen is eliminated, and high quality image is realized. The color palette has a CPU interface for rewriting the contents from the CPU. In this example,
The Sharp color LCD panel captures RGB data at the falling edge of the pixel clock.
【００１０】以下、１画素クロックに左右２画素分のデ
ータを必要とする高解像度横１０２４画素、縦７６８画
素のカラー液晶パネルを有する液晶表示回路を図８〜図
１０を参照しながら説明する。A liquid crystal display circuit having a high-resolution color liquid crystal panel of 1024 pixels in the horizontal direction and 768 pixels in the vertical direction will be described with reference to FIGS.
【００１１】図８のパネルはシャープ製のＬＱ１２Ｄ０
１１であり、１０２４×７６８画素であり、前述の図６
の回路と異なる点は、高解像度液晶パネル６５は１画素
クロック当たり２画素の表示データを必要とすることで
ある。すなわち、図１０に示すように画面上の隣り合う
２画素（左、右）が同一画素クロックで供給される必要
がある。しかも、画素クロックは２７ＭＨｚ前後であ
る。この場合は、画面のリフレッシュレートは６０Ｈｚ
前後となり、チラツキのない高品質な表示画面が得られ
る。The panel shown in FIG. 8 is a LQ12D0 made by Sharp.
11 and 1024 × 768 pixels, which is shown in FIG.
The difference from the circuit of (1) is that the high-resolution liquid crystal panel 65 requires display data of 2 pixels per 1 pixel clock. That is, as shown in FIG. 10, two adjacent pixels (left and right) on the screen need to be supplied with the same pixel clock. Moreover, the pixel clock is around 27 MHz. In this case, the screen refresh rate is 60Hz
Around the front and back, a high-quality display screen without flicker can be obtained.
【００１２】図８の表示回路は、マイクロプロセッサバ
ス（３２ビットデータバス５７、アドレスバス５８）に
インターフェースされたディスプレイコントローラ５
１、ビデオＲＡＭ５２、ＲＡＭで構成されたデジタルＲ
ＡＭＤＡＣ（カラーパレット）５４、ＲＧＢのそれぞれ
におけるＮビットのデジタル色信号を入力とするカラー
液晶パネル６５を有している。The display circuit of FIG. 8 is a display controller 5 interfaced with a microprocessor bus (32-bit data bus 57, address bus 58).
1, video RAM 52, digital R composed of RAM
It has an AMDAC (color palette) 54 and a color liquid crystal panel 65 which receives N-bit digital color signals in each of RGB.
【００１３】例えば、ディスプレイコントローラ５１は
ＬＳＩロジック社製のＬ６４８２５、カラーパレット５
４は日立製作所製のＨＤ１５３１１０ＦＳなどである。
またカラー液晶パネル６５はシャープ製のＬＱ１２Ｄ０
１１の横１０２４ピクセル縦７６８ピクセルのカラー液
晶パネルでＲ、Ｇ、Ｂ各３ビットのデジタルデータを入
力としている。ビデオＲＡＭ５２はデータ幅が東芝製の
ＶＲＡＭであるＴＣ５２４２５６ＢＺー８０の８個によ
って３２ビットとなるように構成されており、ディスプ
レイコントローラ５１はビデオＲＡＭ５２より４画素に
相当する３２ビットをクロックＳＣＬＫに同期して読み
出す。For example, the display controller 51 is L64825, color palette 5 manufactured by LSI Logic Co.
Reference numeral 4 is a Hitachi HD153110FS or the like.
The color liquid crystal panel 65 is LQ12D0 made by Sharp.
11 color liquid crystal panels each having 1024 horizontal pixels and 768 vertical pixels receive 3-bit digital data of R, G and B respectively. The video RAM 52 is configured so that the data width becomes 32 bits by eight TC524256BZ-80, which is a Toshiba VRAM, and the display controller 51 synchronizes 32 bits corresponding to 4 pixels from the video RAM 52 with the clock SCLK. Read.
【００１４】図９において、ＳＣＬＫの４倍速度のクロ
ックＰＣＬＫ２に同期して３２ビットから８ビットの画
素データを切替える４ｔｏ１画素セレクタ５３を介して
８ビットの入力画素データがカラーパレット５４に入力
される。カラーパレット５４は、ＰＣＬＫ２の立上がり
エッジで画素データを取り込み、色信号であるＲ、Ｇ、
Ｂ各３ビットの色信号出力に変換する。さらに、変換さ
れた色信号出力を１画素クロックあたり２画素としてパ
ネルに表示するため、ラッチは表示Ｒ、Ｇ、Ｂデータを
ラッチし、１ｔｏ２マルチプレクサ６９はＰＣＬＫを１
画素クロックとしてカラー液晶パネル６５にＲ、Ｇ、Ｂ
データを供給する。In FIG. 9, 8-bit input pixel data is input to the color palette 54 via a 4 to 1 pixel selector 53 that switches 32-bit to 8-bit pixel data in synchronization with a clock PCLK2 that is four times as fast as SCLK. . The color palette 54 captures pixel data at the rising edge of PCLK2 and outputs R, G, and
B Convert to color signal output of 3 bits each. Furthermore, since the converted color signal output is displayed on the panel as 2 pixels per pixel clock, the latch latches display R, G, B data, and the 1 to 2 multiplexer 69 sets PCLK to 1
R, G, B on the color liquid crystal panel 65 as a pixel clock
Supply data.
【００１５】液晶表示装置へのＲ、Ｇ、Ｂデータは画素
クロックＰＣＬＫに同期している。この図８の例ではカ
ラー液晶パネル６５は画素クロックの下がりエッジにて
Ｒ、Ｇ、Ｂデータを取り込む仕様である。The R, G, B data to the liquid crystal display device is synchronized with the pixel clock PCLK. In the example of FIG. 8, the color liquid crystal panel 65 has a specification of capturing R, G, B data at the falling edge of the pixel clock.
【００１６】[0016]
【発明が解決しようとする課題】図８の液晶表示回路に
おいて画素クロックが２７ＭＨｚであるとき、カラーパ
レット５４、セレクタ５３、及びマルチプレクサ６９の
動作クロックは表１に示すように画素クロックの２倍に
なる。すなわち、図８の回路では動作クロックが５４Ｍ
Ｈｚと非常に高速になるため回路設計が困難である。こ
のため、図６及び図８の回路を同一の回路によって実現
することは回路設計上困難である。When the pixel clock is 27 MHz in the liquid crystal display circuit of FIG. 8, the operation clocks of the color palette 54, the selector 53, and the multiplexer 69 are twice the pixel clock as shown in Table 1. Become. That is, in the circuit of FIG. 8, the operating clock is 54M.
It becomes difficult to design the circuit because the frequency becomes very high at Hz. Therefore, it is difficult in terms of circuit design to realize the circuits of FIGS. 6 and 8 by the same circuit.
【００１７】[0017]
【表１】 [Table 1]
【００１８】本発明の目的は、ディスプレイに対する二
重化カラーパレットにより異なるタイプの表示装置へ対
応し得る画像信号処理装置を提供することにある。It is an object of the present invention to provide an image signal processing device capable of supporting different types of display devices with a dual color palette for the display.
【００１９】[0019]
【課題を解決するための手段】本発明によれば、前述の
目的は、表示すべき画像を規定する画素単位の複数画素
データを受容する画像信号処理装置であって、前記受容
された画素データを、１画素クロック当たり１画素の表
示データを必要とする第１の表示装置用の表示データ
と、１画素クロック当たり複数画素の表示データを必要
とする第２の表示装置用の表示データとに変換し、該変
換された第１の表示装置用の表示データ、及び第２の表
示装置用の表示データを出力する変換手段を具備するこ
とを特徴とする第１の画像信号処理装置によって達成さ
れる。According to the present invention, the above-mentioned object is an image signal processing apparatus for receiving a plurality of pixel data in units of pixels which define an image to be displayed. To display data for a first display device that requires display data of one pixel per pixel clock and display data for a second display device that requires display data of a plurality of pixels per pixel clock. The present invention is achieved by a first image signal processing device, comprising: a conversion unit that converts and outputs the converted display data for the first display device and the converted display data for the second display device. It
【００２０】本発明によれば、前述の目的は、前記表示
装置は液晶パネルを含み、前記変換手段は、前記複数画
素データより１画素を選択する第１のセレクタと、セレ
クタによって選択された画素データを前記第２の表示装
置用の複数セットの表示データに変換し、前記変換され
た表示データを出力する複数のカラーパレットと、前記
変換された複数セットの表示データから１セットを選択
し前記第１の表示装置用の表示データを出力する第２セ
レクタとを含み、前記複数のカラーパレットの、マイク
ロプロセッサからみたアドレスはデータ書き込み時には
互いに同一のアドレスと成るように設定され、データ読
みだし時には互いに異なるアドレスと成るように設定さ
れる第２の画像信号処理装置によって達成される。According to the present invention, for the above-mentioned object, the display device includes a liquid crystal panel, and the converting means includes a first selector for selecting one pixel from the plurality of pixel data, and a pixel selected by the selector. A plurality of color palettes for converting the data into a plurality of sets of display data for the second display device and outputting the converted display data; and selecting one set from the plurality of converted display data, A second selector for outputting display data for the first display device; addresses of the plurality of color palettes viewed from the microprocessor are set to be the same address when writing data, and when reading data, This is achieved by the second image signal processing device which is set to have different addresses.
【００２１】本発明によれば、前述の目的は、前記表示
装置は液晶パネルを含み、前記変換手段は、前記複数画
素データより１画素を選択する第１のセレクタと、第１
のセレクタによって選択された画素データを複数セット
の表示データに変換するカラーパレットの複数と、前記
変換された表示データから前記第１の表示装置用の表示
データ、または、前記第２の表示装置用の表示データを
選択する第２のセレクタとを含み、第２のセレクタの出
力は前記画像信号処理装置の出力端子に接続されている
第３の画像信号処理装置によって達成される。According to the present invention, for the above-mentioned object, the display device includes a liquid crystal panel, and the converting means includes a first selector for selecting one pixel from the plurality of pixel data, and a first selector.
A plurality of color palettes for converting the pixel data selected by the selector into a plurality of sets of display data, and the display data for the first display device or the display data for the second display device based on the converted display data. And a second selector for selecting display data of the second selector, the output of the second selector being achieved by the third image signal processing device connected to the output terminal of the image signal processing device.
【００２２】[0022]
【作用】本発明の第１の画像信号処理装置によれば、変
換手段が入力から供給される画素データを画像表示用の
表示データに変換し該変換された２種類の表示装置表示
用データを出力するので、一般的な画像信号処理装置と
比較して低速動作の安価な部品を使用して回路を構成し
得、複雑な回路を用いること無く動作の確実な処理装置
を低原価で製造し得る。According to the first image signal processing apparatus of the present invention, the conversion means converts the pixel data supplied from the input into the display data for image display, and the converted two kinds of display device display data are converted. Since it outputs, it is possible to configure the circuit using inexpensive parts that operate at low speed compared to general image signal processing equipment, and manufacture a reliable processing equipment at low cost without using complicated circuits. obtain.
【００２３】本発明の第２の画像信号処理装置によれ
ば、複数のカラーパレットのマイクロプロセッサからみ
たアドレスをデータ書き込み時には同一のアドレスと成
るように設定され、読みだしにおいては異なるアドレス
と成るように設定されているので、画素数が１種類の表
示装置を備えた画像信号処理装置用のソフトウエアを画
素数の異なる２種類の表示装置用の画像信号処理装置に
適用し得る。According to the second image signal processing apparatus of the present invention, the addresses viewed from the microprocessors of a plurality of color palettes are set to be the same address when writing data, and are set to different addresses when reading. Therefore, the software for the image signal processing device provided with the display device having one pixel number can be applied to the image signal processing devices for two types of display devices having different pixel numbers.
【００２４】本発明の第３の画像信号処理装置によれ
ば、２種類の表示装置用表示データは、第２のセレクタ
から出力され、第２のセレクタの出力は画像信号処理装
置の出力端子に接続されているので、２種類の表示装置
に対する処理装置が簡単に１つの回路に集積でき表示装
置の交換可能なコンピュータシステムを容易に実現し得
る。According to the third image signal processing device of the present invention, the two types of display data for the display device are output from the second selector, and the output of the second selector is output to the output terminal of the image signal processing device. Since they are connected, the processing devices for two types of display devices can be easily integrated in one circuit, and a computer system in which the display devices can be exchanged can be easily realized.
【００２５】[0025]
【実施例】以下、本発明の第１の画像信号処理装置の一
実施例を図１を参照しながら説明する。本実施例は、一
つの画像処理回路で２種類の液晶パネルに対する表示を
可能にすることを課題とする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the first image signal processing apparatus of the present invention will be described below with reference to FIG. The present embodiment has an object to enable display on two types of liquid crystal panels with one image processing circuit.
【００２６】ＣＰＵ５０、ディスプレイコントローラ５
１、ビデオＲＡＭ５２からなるデータ生成回路によっ
て、画素単位の画素データが図１の装置に供給される。
ディスプレイコントローラ５１は、マイクロプロセッサ
バス（アドレスバス１２、３２ビットデータバス１３）
に接続されており、ビデオＲＡＭより４画素に相当する
３２ビットデータをクロックＳＣＬＫに同期して読み出
す。ビデオＲＡＭ５２は、データ幅が３２ビットで構成
され、ＣＰＵ５０より３２ビット幅データ、ＭＵＸＥＤ
アドレス、ＶＲＡＭコントロール信号、クロックＳＣＬ
Ｋを受け取る。CPU 50, display controller 5
1. The data generation circuit including the video RAM 52 supplies pixel data in pixel units to the apparatus shown in FIG.
The display controller 51 is a microprocessor bus (address bus 12, 32-bit data bus 13).
32 bit data corresponding to 4 pixels is read from the video RAM in synchronization with the clock SCLK. The video RAM 52 has a data width of 32 bits, and the CPU 50 provides 32-bit width data, MUXED.
Address, VRAM control signal, clock SCL
Receive K.
【００２７】本実施例の画像信号処理装置は、２種類の
カラー液晶パネル５５、６５が接続されるように構成さ
れている。接続されるべき一方のカラー液晶パネル５５
は、１画素クロック当たり１画素の表示データを必要と
する横６４０画素、縦４８０画素のカラー液晶パネル５
５（シャープ製のＬＱ９Ｄ０１０）である。同他方のカ
ラー液晶パネル６５は、１画素クロック当たり２画素の
表示データを必要とする横１０２４画素、縦７６８画素
の高解像度カラー液晶パネル６５（シャープ製のＬＱ１
２Ｄ０１１）である。液晶パネル５５、６５は、Ｒ、
Ｇ、ＢのそれぞれにおけるＮビットのデジタル色信号を
入力とする。本実施例では、Ｎは３である。以下、カラ
ー液晶パネル５５への表示状態はＡモードと呼び、カラ
ー液晶パネル６５への表示状態はＢモードと呼ぶ。The image signal processing apparatus of this embodiment is constructed so that two types of color liquid crystal panels 55 and 65 are connected. One color liquid crystal panel 55 to be connected
Is a color liquid crystal panel 5 of 640 horizontal pixels and 480 vertical pixels that requires display data of 1 pixel per 1 pixel clock.
5 (LQ9D010 manufactured by Sharp). The other color liquid crystal panel 65 is a high-resolution color liquid crystal panel 65 of horizontal 1024 pixels and vertical 768 pixels (LQ1 manufactured by Sharp, which requires display data of 2 pixels per pixel clock).
2D011). The liquid crystal panels 55 and 65 are R,
An N-bit digital color signal for each of G and B is input. In this embodiment, N is 3. Hereinafter, the display state on the color liquid crystal panel 55 is called A mode, and the display state on the color liquid crystal panel 65 is called B mode.
【００２８】本実施例の画像信号処理装置は図１中破線
で囲まれている部分である。The image signal processing apparatus of this embodiment is a portion surrounded by a broken line in FIG.
【００２９】図１の画像信号処理装置は、２ｔｏ１画素
セレクタ４、５、１１、右カラーパレット６、左カラー
パレット７、遅延信号発生部５６を具備する。２ｔｏ１
画素セレクタ４、５、及び１１の夫々は２入力のデータ
から一方を選択する機能を有する。The image signal processing apparatus of FIG. 1 comprises 2 to 1 pixel selectors 4, 5, 11 and a right color palette 6, a left color palette 7, and a delay signal generator 56. 2to1
Each of the pixel selectors 4, 5, and 11 has a function of selecting one from two-input data.
【００３０】前述のデータ生成回路は、２ｔｏ１画素セ
レクタ４、５にデータを供給する。２ｔｏ１画素セレク
タ４の出力は右カラーパレット６の画素データ入力端子
に接続されており、２ｔｏ１画素セレクタ５の出力は左
カラーパレット７の画素データ入力端子に接続されてい
る。The above-mentioned data generation circuit supplies data to the 2to1 pixel selectors 4 and 5. The output of the 2to1 pixel selector 4 is connected to the pixel data input terminal of the right color palette 6, and the output of the 2to1 pixel selector 5 is connected to the pixel data input terminal of the left color palette 7.
【００３１】カラーパレット６、７は、８ビットの画素
データを受容し、この画素データを内蔵するＲＡＭのア
ドレスとしてＲＡＭの内容を読みだし、Ｒ、Ｇ、Ｂのそ
れぞれにおける３ビットのデータに変換する。この２個
のカラーパレット６、７は、図１０の右画素（ピクセ
ル）および左画素（ピクセル）への表示データを変換す
るのでそれぞれ右カラーパレット、左カラーパレットと
呼ばれる。カラーパレット６、７はＣＰＵ５０により内
容を書き換えられるようにＣＰＵインターフェースを有
している。カラーパレット６、７は３２ビットデータバ
ス１３を介してＣＰＵ５０からパレットコントロールデ
ータを受け取る。The color palettes 6 and 7 receive 8-bit pixel data, read out the contents of the RAM as an address of the RAM containing this pixel data, and convert the contents into 3-bit data in each of R, G and B. To do. The two color palettes 6 and 7 are referred to as a right color palette and a left color palette, respectively, because they convert display data to the right pixel (pixel) and the left pixel (pixel) in FIG. The color palettes 6 and 7 have a CPU interface so that the contents can be rewritten by the CPU 50. The color palettes 6 and 7 receive palette control data from the CPU 50 via the 32-bit data bus 13.
【００３２】右カラーパレット６のＲＧＢ出力は２ｔｏ
１画素セレクタ１１の一方の入力に接続されている。左
カラーパレット７のＲＧＢ出力は２ｔｏ１画素セレクタ
１１の他方の入力に接続されている。The RGB output of the right color palette 6 is 2 to
It is connected to one input of the one-pixel selector 11. The RGB output of the left color palette 7 is connected to the other input of the 2 to 1 pixel selector 11.
【００３３】遅延信号発生部５６は、ディスプレイコン
トローラ５１から供給される水平同期信号ＨＳＹＮＣ、
垂直同期信号ＶＳＹＮＣを遅延させる。これはカラーパ
レット６、７のＲ、Ｇ、Ｂデータ出力が画素データ入力
より通常、数画素クロック分遅延して出力されるという
カラーパレットＩＣのパイプライン特性を考慮してカラ
ー液晶パネルの表示要求仕様にあわせるためである。遅
延信号発生部５６は、信号ＨＳＹＮＣ、ＶＳＹＮＣをそ
れぞれ遅延させた信号ＨＳＹＮＣ´、ＶＳＹＮＣ´をカ
ラー液晶パネル５５、カラー液晶パネル６５に供給す
る。なお、遅延量は液晶のタイミングスペックによって
異なるのでモードを検知して遅延量をコントロールす
る。The delay signal generator 56 receives the horizontal synchronizing signal HSYNC, which is supplied from the display controller 51.
The vertical synchronization signal VSYNC is delayed. This is a display request for the color liquid crystal panel in consideration of the pipeline characteristic of the color palette IC in which the R, G, B data outputs of the color palettes 6 and 7 are normally output with a delay of several pixel clocks from the pixel data input. This is to match the specifications. The delay signal generator 56 supplies signals HSYNC ′ and VSYNC ′ obtained by delaying the signals HSYNC and VSYNC to the color liquid crystal panel 55 and the color liquid crystal panel 65, respectively. Since the delay amount varies depending on the timing specifications of the liquid crystal, the mode is detected and the delay amount is controlled.
【００３４】２ｔｏ１画素セレクタ１１のＲＧＢの各出
力はカラー液晶パネル５５の各データ入力に接続されて
いる。２ｔｏ１画素セレクタ１１は、カラー液晶パネル
５５へのＲ、Ｇ、Ｂデータとして、左カラーパレット７
の表示データＲ、Ｇ、Ｂデータと右カラーパレット６の
表示データＲ、Ｇ、Ｂデータとを交互に出力する。右カ
ラーパレット６のＲＧＢの各出力は、カラー液晶パネル
６５の各右ピクセル入力に接続される。左カラーパレッ
ト６のＲＧＢの各出力は、カラー液晶パネル６５の各左
ピクセル入力に接続される。The RGB outputs of the 2 to 1 pixel selector 11 are connected to the data inputs of the color liquid crystal panel 55. The 2 to 1 pixel selector 11 uses the left color palette 7 as R, G, B data for the color liquid crystal panel 55.
The display data R, G, B data of and the display data R, G, B data of the right color palette 6 are alternately output. Each RGB output of the right color palette 6 is connected to each right pixel input of the color liquid crystal panel 65. Each RGB output of the left color palette 6 is connected to each left pixel input of the color liquid crystal panel 65.
【００３５】２ｔｏ１画素セレクタ４、５、右カラーパ
レット６、左カラーパレット７、ＨＳＹＮＣ、ＶＳＹＮ
Ｃ用遅延信号発生部５６、及び２ｔｏ１画素セレクタ１
１は本発明の装置に係る変換手段を構成し、カラー液晶
パネル５５は本発明の装置に係る第１表示装置、カラー
液晶パネル６５は本発明の装置に係る第２表示装置を構
成する。2 to 1 pixel selectors 4, 5, right color palette 6, left color palette 7, HSYNC, VSYNC
C delay signal generator 56 and 2 to 1 pixel selector 1
Reference numeral 1 constitutes a conversion means according to the device of the present invention, the color liquid crystal panel 55 constitutes a first display device according to the device of the present invention, and the color liquid crystal panel 65 constitutes a second display device according to the device of the present invention.
【００３６】本実施例では、ディスプレイコントローラ
５１はＬＳＩロジック社のＬ６４８２５、カラーパレッ
ト６、７は日立製作所製のＨＤ１５３１１０ＦＳの使用
を想定している。ビデオＲＡＭ５２は東芝製のＶＲＡＭ
であるＴＣ５２４２５６ＢＺー８０の８個で３２ビット
データ幅に構成されている。In this embodiment, it is assumed that the display controller 51 is L64825 manufactured by LSI Logic Co., and the color palettes 6 and 7 are HD153110FS manufactured by Hitachi. Video RAM 52 is VRAM made by Toshiba
8 of TC524256BZ-80, which has a 32-bit data width.
【００３７】尚、画素セレクタ４、５、カラーパレット
６、７、及びカラー液晶パネル６５へのＲ、Ｇ、Ｂデー
タはクロックＬＣＤＣＬＫ２に同期して動作する。２ｔ
ｏ１画素セレクタ１１及びカラー液晶パネル５５はＬＣ
ＤＣＬＫクロックに同期して動作する。The R, G and B data to the pixel selectors 4 and 5, the color palettes 6 and 7, and the color liquid crystal panel 65 operate in synchronization with the clock LCDCLK2. 2t
The o1 pixel selector 11 and the color liquid crystal panel 55 are LC
It operates in synchronization with the DCLK clock.
【００３８】下記の表２、表３は、本実施例の各表示モ
ードＡモード、Ｂモードにおける各コンポーネントの動
作クロックと図６又は図８の従来例との比較を示してい
る。Tables 2 and 3 below show a comparison between the operation clock of each component in each display mode A mode and B mode of this embodiment and the conventional example of FIG. 6 or 8.
【００３９】[0039]
【表２】 [Table 2]
【００４０】[0040]
【表３】 [Table 3]
【００４１】カラー液晶パネル５５、６５とも画素クロ
ック周波数は２７ＭＨｚの場合である。一般にカラー液
晶パネル５５とカラー液晶パネル６５とでは画素クロッ
クは異なるが、その場合のクロック周波数の関係は表４
のように切替えられるようになっていればよい。The pixel clock frequency of both the color liquid crystal panels 55 and 65 is 27 MHz. Generally, the color liquid crystal panel 55 and the color liquid crystal panel 65 have different pixel clocks, and the relationship between the clock frequencies in that case is shown in Table 4.
It suffices if it can be switched as follows.
【００４２】[0042]
【表４】 [Table 4]
【００４３】本実施例ではディスプレイコントローラ５
１が複数のクロック発振源からクロックを選択できるの
でクロックの切替えはＣＰＵ５０からの指示によって変
更できる。In this embodiment, the display controller 5
Since 1 can select a clock from a plurality of clock oscillation sources, clock switching can be changed by an instruction from the CPU 50.
【００４４】以下、本発明の第１の画像信号処理装置の
一実施例の作動を説明する。The operation of one embodiment of the first image signal processing apparatus of the present invention will be described below.
【００４５】ＣＰＵ５０は、画素データをビデオＲＡＭ
５２に供給する。ディスプレイコントローラ５１は、ビ
デオＲＡＭ５２より４画素に相当する３２ビットデータ
をクロックＳＣＬＫに同期して読み出す。クロックＳＣ
ＬＫの２倍速度であるセレクタクロックＬＣＤＣＬＫ２
に同期して、２ｔｏ１画素セレクタ４、５は各１６ビッ
トデータから８ビットの画素データを選択する。The CPU 50 stores the pixel data in the video RAM.
Supply to 52. The display controller 51 reads 32-bit data corresponding to 4 pixels from the video RAM 52 in synchronization with the clock SCLK. Clock SC
Selector clock LCDCLK2 that is twice the speed of LK
2 to 1 pixel selectors 4 and 5 select 8-bit pixel data from each 16-bit data.
【００４６】カラーパレット６、７は、それぞれ８ビッ
トの画素データを入力し、この画素データを内蔵するＲ
ＡＭのアドレスとしてＲＡＭの内容を読みだし、Ｒ、
Ｇ、Ｂそれぞれ３ビットのデータに変換する。右カラー
パレット６のＲＧＢ出力はカラー液晶パネル６５の右ピ
クセル入力に供給され、左カラーパレット７のＲＧＢ出
力はカラー液晶パネル６５の左ピクセル入力に供給され
る。Each of the color palettes 6 and 7 receives 8-bit pixel data and stores the pixel data therein.
Read the contents of RAM as the address of AM, R,
Each of G and B is converted into 3-bit data. The RGB output of the right color palette 6 is supplied to the right pixel input of the color liquid crystal panel 65, and the RGB output of the left color palette 7 is supplied to the left pixel input of the color liquid crystal panel 65.
【００４７】２ｔｏ１画素セレクタ１１は、クロックＬ
ＣＤＣＬＫに同期して、右カラーパレット６のＲＧＢ出
力、及び左カラーパレットのＲＧＢ出力を交互に選択
し、カラー液晶パネル５５に供給する。The 2 to 1 pixel selector 11 uses the clock L.
In synchronization with CDCLK, the RGB output of the right color palette 6 and the RGB output of the left color palette are alternately selected and supplied to the color liquid crystal panel 55.
【００４８】図２のＡモードの時のタイミングチャート
には、クロックＳＣＬＫ、ＬＣＤＣＬＫ、ＬＣＤＣＬＫ
２、ビデオＲＡＭからのＳＤＡＴＡ、右２ｔｏ１セレク
タ出力、パレット出力、ＲＧＢ出力のタイミングが示さ
れている。図３のＢモードの時のタイミングチャートに
は、クロックＳＣＬＫ、ＬＣＤＣＬＫ２、ビデオＲＡＭ
からのＳＤＡＴＡ、右２ｔｏ１セレクタ出力のタイミン
グが示されている。The timing chart in the A mode of FIG. 2 shows clocks SCLK, LCDCLK, LCDCLK.
2. Timings of SDATA from the video RAM, right 2to1 selector output, palette output, and RGB output are shown. The timing chart in the B mode of FIG. 3 shows the clock SCLK, LCDCLK2, and video RAM.
The timing of the SDATA output from the right side to the right 2to1 selector is shown.
【００４９】このように本実施例においては、２個のカ
ラーパレットを並列に使用することでカラーパレット及
びセレクタの動作周波数を従来の１／２にすることがで
きるため、カラーパレット及びセレクタ論理回路に低速
動作の安価な部品を使用して回路構成できる利点があ
る。また動作周波数がこれまでの１／２になることによ
り回路から発生する不要輻射電磁波の発生を抑制でき
る。As described above, in this embodiment, the operating frequency of the color palette and the selector can be halved by using two color palettes in parallel. In addition, there is an advantage that the circuit can be configured by using low-speed and inexpensive parts. Further, since the operating frequency is ½ of the conventional frequency, it is possible to suppress the generation of unnecessary radiation electromagnetic waves generated from the circuit.
【００５０】また、通常のＣＭＯＳなどのプロセスによ
って製造されているカラーパレットＩＣでは動作周波数
が半分になることにより消費電力が１／２になるために
発熱が抑制でき、冷却が不要になる利点を有する。一般
的な装置では５０ＭＨｚ以上の動作が必要なカラーパレ
ットはかなり大きな発熱量を有するため高価なセラミッ
クパッケージ等に封止される傾向にあったが、本実施例
によれば安価なプラスチックパッケージで十分冷却でき
るという利点がある。Further, in a color palette IC manufactured by a process such as an ordinary CMOS, the operating frequency is halved, and the power consumption is halved, so that heat generation can be suppressed and cooling is unnecessary. Have. In a general device, a color pallet that requires an operation of 50 MHz or more has a considerably large amount of heat generation, and therefore tends to be sealed in an expensive ceramic package or the like, but according to this embodiment, an inexpensive plastic package is sufficient. It has the advantage that it can be cooled.
【００５１】以下、本発明の第２の画像信号処理装置の
一実施例について図４を参照しながら説明する。本実施
例は、カラーパレット１個の表示装置用のソフトウェア
を変更せずに、カラーパレット２個の表示装置に使用可
能にすることを課題とする。An embodiment of the second image signal processing apparatus of the present invention will be described below with reference to FIG. The present embodiment has an object to make it usable for a display device having two color palettes without changing the software for the display device having one color palette.
【００５２】本発明の装置の第２の実施例の構成を示す
ブロック図を図４に示す。FIG. 4 is a block diagram showing the configuration of the second embodiment of the device of the present invention.
【００５３】図４の装置は、ＣＰＵ２１、アドレスデコ
ーダ２２、右カラーパレット２３、左カラーパレット２
４、アドレスバス２５、データバス２６を具備する。The apparatus of FIG. 4 comprises a CPU 21, an address decoder 22, a right color palette 23 and a left color palette 2.
4, an address bus 25, and a data bus 26.
【００５４】ＣＰＵ２１のアドレス端子２５は、アドレ
スデコーダ２２、右カラーパレット２３、及び左カラー
パレットに接続されている。ＣＰＵ２１のＲ／Ｗコント
ロール端子はアドレスデコーダ２２に接続されている。
ＣＰＵ２１のデータ端子２６は右カラーパレット２３、
及び左カラーパレットに接続されている。The address terminal 25 of the CPU 21 is connected to the address decoder 22, the right color palette 23, and the left color palette. The R / W control terminal of the CPU 21 is connected to the address decoder 22.
The data terminal 26 of the CPU 21 is the right color palette 23,
And connected to the left color palette.
【００５５】アドレスデコーダ２２は、右カラーパレッ
トに 右カラーパレットに対するライトパルスＷｒｉｔ
ｅ０*、 右カラーパレットに対するリードパルスＲｅａ
ｄ０*を供給する。また、アドレスデコーダ２２は、左
カラーパレットに左カラーパレットに対するライトパル
スＷｒｉｔｅ１*、 左カラーパレットに対するリードパ
ルスＲｅａｄ１*を供給する。The address decoder 22 writes a write pulse Writ for the right color palette to the right color palette.
e0 * , read pulse Rea for right color palette
Supply d0 * . The address decoder 22 also supplies a write pulse Write1 * for the left color palette and a read pulse Read1 * for the left color palette to the left color palette.
【００５６】２個のカラーパレット２３、２４のＣＰＵ
２１からみたアドレスは、データ書き込み時には同一の
アドレスに設定され、読み出しにおいては異なるアドレ
スに設定されている。これらの設定によりカラーパレッ
トが１個の場合のカラーパレット操作と同一の操作によ
り２個のカラーパレットに同一の変換データが書き込め
る。この構造を用いることにより、カラーパレット操作
のソフトウエアをカラーパレット１個の表示装置用のソ
フトウエアを変更せずに使用可能にする。CPU of two color palettes 23, 24
The address viewed from 21 is set to the same address at the time of writing data, and is set to a different address at the time of reading. With these settings, the same conversion data can be written in two color palettes by the same operation as the color palette operation in the case of one color palette. By using this structure, the software for operating the color palette can be used without changing the software for the display device for one color palette.
【００５７】以下、本実施例と従来の回路と比較しなが
ら本実施例をさらに説明する。従来の回路においては、
カラーパレットが１個であるためそのアドレスマップは
表５のようになる。The present embodiment will be further described below by comparing the present embodiment with a conventional circuit. In conventional circuits,
Since there is only one color palette, its address map is as shown in Table 5.
【００５８】[0058]
【表５】 [Table 5]
【００５９】本実施例では、図４に示されるようにカラ
ーパレットに対する制御信号を接続し表６のようにアド
レスマップを構成する。In this embodiment, control signals for the color palette are connected as shown in FIG. 4 to form an address map as shown in Table 6.
【００６０】[0060]
【表６】 [Table 6]
【００６１】このようなアドレスマップとすることによ
り一般的なＣＰＵによるカラーパレット制御は第１の実
施例においても変更なしに使用することができる。これ
により、ＯＳに組み込まれた表示装置用のフレームバッ
ファドライバを構造の変更なしに利用できる。また、左
パレットの読み出しアドレスを表６のように別途設けた
ことにより、書き込んだパレットのデータが正しくそれ
ぞれのパレットに書き込まれているか読み出し得る。With such an address map, the general color palette control by the CPU can be used in the first embodiment without any change. As a result, the frame buffer driver for the display device incorporated in the OS can be used without changing the structure. Further, by separately providing the read address of the left palette as shown in Table 6, it is possible to read whether the written palette data is correctly written in each palette.
【００６２】以下、本発明の第３の画像信号処理装置の
一実施例について図５を参照しながら説明する。本実施
例は、本発明の第１の画像信号処理装置の２種類のカラ
ー液晶パネルへの端子を１つにすることを課題とする。An embodiment of the third image signal processing apparatus of the present invention will be described below with reference to FIG. The purpose of this embodiment is to make the number of terminals for the two types of color liquid crystal panels of the first image signal processing apparatus of the present invention one.
【００６３】本実施例の画像信号処理装置は、図５の破
線でかこまれた部分である。図１の装置と同一の構成要
素に対しては、同一番号を付し、説明を省略する。The image signal processing apparatus of this embodiment is the portion surrounded by the broken line in FIG. The same components as those of the apparatus of FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【００６４】図１の装置の２ｔｏ１画素セレクタ１１に
代わって、選択手段を構成する右／左セレクタ３８とモ
ードＡ、Ｂ用の画素クロックを選択する画素クロックセ
レクタ３７とが設けられている。カラー液晶パネルとし
ては１０２４×７６８画素または６４０×４８０画素の
パネルを想定している。。In place of the 2 to 1 pixel selector 11 of the apparatus shown in FIG. 1, a right / left selector 38 which constitutes a selecting means and a pixel clock selector 37 which selects a pixel clock for modes A and B are provided. As the color liquid crystal panel, a panel of 1024 × 768 pixels or 640 × 480 pixels is assumed. .
【００６５】ディスプレイコントローラ５１又は別途設
けたＩ／Ｏビットをモードビットとして設け図１のモー
ドＡ、Ｂの指定が行なわれる。The display controller 51 or a separately provided I / O bit is provided as a mode bit to specify modes A and B in FIG.
【００６６】モードＡでは、図５の右／左セレクタ３８
は左右のＲ、Ｇ、Ｂデータからセレクトクロックのハ
イ、ローに応じてデータを切替えることにより１画素ク
ロックあたり１セットのＲ、Ｇ、Ｂデータを必要とする
６４０×４８０ピクセルのカラー液晶パネルへの表示が
行われる。In mode A, the right / left selector 38 shown in FIG.
Is a 640 x 480 pixel color liquid crystal panel that requires one set of R, G, B data per pixel clock by switching the data from the R, G, B data on the left and right according to the high or low of the select clock. Is displayed.
【００６７】モードＢでは、図５の右／左セレクタ３８
を動作させず単に入力データをそのまま出力することに
より１画素クロックあたり２セット（左右）ピクセルの
Ｒ、Ｇ、Ｂデータを必要とする１０２４×７６８ピクセ
ルのカラー液晶パネルへの表示が行われる。In mode B, the right / left selector 38 shown in FIG.
By simply outputting the input data as it is without operating, the display is performed on the color liquid crystal panel of 1024 × 768 pixels which requires R, G and B data of 2 sets (left and right) pixels per pixel clock.
【００６８】またモードＡ、Ｂでは液晶に供給する画素
クロックが異なるため、画素クロックセレクタは、モー
ドＡではＬＣＤＣＬＫ、モードＢではＬＣＤＣＬＫ２に
画素クロックを切替える。Since the pixel clocks supplied to the liquid crystal are different in modes A and B, the pixel clock selector switches the pixel clock to LCDCLK in mode A and LCDCLK2 in mode B.
【００６９】本実施例は、表示方式の異なる２種類の表
示パネル（例えば１０２４×７６８ピクセルのパネルと
６４０×４８０ピクセルのパネル）に対する表示回路が
簡単に１つの回路に集積できるため、表示部分の交換可
能なコンピュータシステムを容易に実現できる。In this embodiment, since the display circuits for two types of display panels (for example, a panel of 1024 × 768 pixels and a panel of 640 × 480 pixels) having different display systems can be easily integrated into one circuit, A replaceable computer system can be easily realized.
【００７０】[0070]
【発明の効果】本発明の第１の画像信号処理装置によれ
ば、一般的な画像信号処理装置と比較して低速動作の安
価な部品を使用して回路を構成し得、複雑な回路を用い
ること無く動作の確実な処理装置を低原価で製造し得
る。According to the first image signal processing apparatus of the present invention, a circuit can be constructed using inexpensive parts that operate at a low speed as compared with a general image signal processing apparatus, and a complicated circuit can be realized. It is possible to manufacture a processing device that operates reliably without using it at low cost.
【００７１】本発明の第２の画像信号処理装置によれ
ば、画素数が１種類の表示装置を備えた画像信号処理装
置用のソフトウエアを画素数の異なる２種類の表示装置
用の画像信号処理装置に適用し得る。According to the second image signal processing device of the present invention, the software for the image signal processing device provided with the display device having one type of pixel is used for the image signal for two types of display devices having different numbers of pixels. It can be applied to a processing device.
【００７２】本発明の第３の画像信号処理装置によれ
ば、２種類の表示装置に対する処理装置が簡単に１つの
回路に集積でき表示装置の交換可能なコンピュータシス
テムを容易に実現し得る。According to the third image signal processing apparatus of the present invention, it is possible to easily realize a computer system in which the processing units for two types of display devices can be easily integrated in one circuit and the display units can be exchanged.
【図１】本発明の第１の画像信号処理装置の一実施例の
構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a first image signal processing device of the present invention.
【図２】本発明の第１の画像信号処理装置の一実施例の
タイミングチャートである。FIG. 2 is a timing chart of an embodiment of the first image signal processing device of the present invention.
【図３】本発明の第１の画像信号処理装置の一実施例の
他のタイミングチャートである。FIG. 3 is another timing chart of one embodiment of the first image signal processing device of the present invention.
【図４】本発明の第２の画像信号処理装置の一実施例の
構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of an embodiment of a second image signal processing device of the present invention.
【図５】本発明の第３の画像信号処理装置の一実施例の
構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of an embodiment of a third image signal processing apparatus of the present invention.
【図６】１画素クロックに１画素分のデータを必要とす
る６４０×４８０画素の一般的な液晶表示回路を示すブ
ロック図である。FIG. 6 is a block diagram showing a general liquid crystal display circuit of 640 × 480 pixels which requires data for one pixel for one pixel clock.
【図７】図６の液晶表示回路の動作を説明するタイミン
グチャートである。7 is a timing chart explaining the operation of the liquid crystal display circuit of FIG.
【図８】１画素クロックに左右２画素分のデータを必要
とする高解像度横１０２４画素、縦７６８画素のカラー
液晶表示回路を示すブロック図である。FIG. 8 is a block diagram showing a high-resolution color liquid crystal display circuit having 1024 horizontal pixels and 768 vertical pixels which requires data for two pixels on the left and right for one pixel clock.
【図９】図８の液晶表示回路の動作を説明するタイミン
グチャートである。9 is a timing chart explaining the operation of the liquid crystal display circuit of FIG.
【図１０】１画素クロックに２画素のデータを必要とす
る１０２４×７６８画素の液晶の表示画面上の画素位置
を示す図である。FIG. 10 is a diagram showing pixel positions on a display screen of a liquid crystal of 1024 × 768 pixels which requires data of 2 pixels for 1 pixel clock.
４、５、１１ 画素セレクタ ６、７ カラーパレット ３９、５５、６５ カラー液晶パネル ５０ ＣＰＵ ５１ ディスプレイコントローラ ５２ ビデオＲＡＭ ５６ 遅延信号発生部 4, 5, 11 Pixel selector 6, 7 Color palette 39, 55, 65 Color liquid crystal panel 50 CPU 51 Display controller 52 Video RAM 56 Delay signal generator
Claims (4)
数画素データを受容する画像信号処理装置であって、前
記受容された画素データを、１画素クロック当たり１画
素の表示データを必要とする第１の表示装置用の表示デ
ータと、１画素クロック当たり複数画素の表示データを
必要とする第２の表示装置用の表示データとに変換し、
該変換された第１の表示装置用の表示データ、及び第２
の表示装置用の表示データを出力する変換手段を具備す
ることを特徴とする画像信号処理装置。1. An image signal processing device for receiving a plurality of pixel data in pixel units for defining an image to be displayed, wherein the received pixel data requires display data of 1 pixel per 1 pixel clock. Converting the display data for the first display device and the display data for the second display device, which requires display data of a plurality of pixels per pixel clock,
The converted display data for the first display device, and the second
2. An image signal processing device, comprising: a converting means for outputting display data for the display device.
変換手段は、前記複数画素データより１画素を選択する
第１のセレクタと、第１のセレクタによって選択された
画素データを前記第２の表示装置用の複数セットの表示
データに変換し、前記変換された表示データを出力する
複数のカラーパレットと、前記変換された表示データか
ら１セットを選択し前記第１の表示装置用の表示データ
を出力する第２セレクタとを含む請求項１に記載の画像
信号処理装置。2. The display device includes a liquid crystal panel, and the conversion means selects a first pixel from the plurality of pixel data, and the pixel data selected by the first selector to the second selector. A plurality of color palettes for converting into a plurality of sets of display data for the display device and outputting the converted display data; and a set of display data for the first display device by selecting one set from the converted display data The image signal processing device according to claim 1, further comprising a second selector that outputs
プロセッサからみたアドレスはデータ書き込み時には互
いに同一のアドレスと成るように設定され、データ読み
だし時には互いに異なるアドレスと成るように設定され
る請求項２に記載の画像信号処理装置。3. The address of the plurality of color pallets viewed from the microprocessor is set to be the same address when writing data, and is set to be different addresses when reading data. The image signal processing device described.
変換手段は、前記複数画素データより１画素を選択する
第１のセレクタと、第１のセレクタによって選択された
画素データを複数セットの表示データに変換するカラー
パレットの複数と、前記変換された表示データから前記
第１の表示装置用の表示データ又は、前記第２の表示装
置用の表示データを選択する第２のセレクタとを含み、
第２のセレクタの出力は前記画像信号処理装置の出力端
子に接続されている請求項１に記載の画像信号処理装
置。4. The display device includes a liquid crystal panel, and the conversion means displays a plurality of sets of a first selector for selecting one pixel from the plurality of pixel data and a plurality of sets of pixel data selected by the first selector. A plurality of color palettes to be converted into data, and a second selector for selecting display data for the first display device or display data for the second display device from the converted display data,
The image signal processing device according to claim 1, wherein an output of the second selector is connected to an output terminal of the image signal processing device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6052004A JPH07261722A (en) | 1994-03-23 | 1994-03-23 | Image signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6052004A JPH07261722A (en) | 1994-03-23 | 1994-03-23 | Image signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07261722A true JPH07261722A (en) | 1995-10-13 |
Family
ID=12902688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6052004A Pending JPH07261722A (en) | 1994-03-23 | 1994-03-23 | Image signal processor |
Country Status (1)
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|---|---|
| JP (1) | JPH07261722A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012083447A (en) * | 2010-10-08 | 2012-04-26 | Sanyo Electric Co Ltd | Content processing device |
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1994
- 1994-03-23 JP JP6052004A patent/JPH07261722A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012083447A (en) * | 2010-10-08 | 2012-04-26 | Sanyo Electric Co Ltd | Content processing device |
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