JPH07249687A - Bus wiring - Google Patents
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- JPH07249687A JPH07249687A JP6039886A JP3988694A JPH07249687A JP H07249687 A JPH07249687 A JP H07249687A JP 6039886 A JP6039886 A JP 6039886A JP 3988694 A JP3988694 A JP 3988694A JP H07249687 A JPH07249687 A JP H07249687A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、配線の寄生容量を低
減する構造を有するバス配線に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus wire having a structure for reducing the parasitic capacitance of the wire.
【０００２】[0002]
【従来の技術】半導体集積回路における消費電力は、半
導体集積回路内でのスイッチング動作時に充放電する電
気的な負荷容量に大きく依存している。この負荷容量
は、配線部の配線寄生容量とトランジスタ等のデバイス
部のゲート寄生容量とに分けられる。近年の半導体製造
プロセスの微細化に伴い、半導体チップに占める負荷容
量の内、前記配線寄生容量の占める割合が前記ゲート寄
生容量よりも多くなってきている。配線の中でアドレス
やデータなど特定の情報を決まった幅でやり取りするた
めに複数本の配線をまとめて配置している。こうしたも
のをアドレスバス配線、データバス配線という。半導体
の中でもメモリやプロセッサにおいては、これらバス配
線の占める割合が特に多く、バス配線部分の低消費電力
化が必要とされている。2. Description of the Related Art The power consumption of a semiconductor integrated circuit largely depends on the electric load capacity charged and discharged during a switching operation in the semiconductor integrated circuit. This load capacitance is divided into a wiring parasitic capacitance of a wiring portion and a gate parasitic capacitance of a device portion such as a transistor. With the recent miniaturization of semiconductor manufacturing processes, the ratio of the wiring parasitic capacitance to the load capacitance of the semiconductor chip has become higher than that of the gate parasitic capacitance. In order to exchange specific information such as addresses and data within the wiring within a fixed width, a plurality of wirings are arranged together. These are called address bus wiring and data bus wiring. Among semiconductors, memories and processors occupy a particularly large proportion of these bus lines, and it is necessary to reduce the power consumption of the bus lines.
【０００３】前記両バス配線の寄生容量としては、各バ
ス配線を構成するある配線と別の配線との間に生ずる配
線間容量、各バス配線を構成するある配線と半導体基板
との間に生ずる基板間容量があり、双方の低減が必要と
される。図８に従来のバス配線の一例として８ビット構
成の場合のアドレスバス配線を示す。図８において、１
は一組の８ビットアドレスバス配線、10はアドレスバス
配線１の最下位ビット（第０ビット目）の配線を示し、
以下11〜17はそれぞれ第１ビット目〜第７ビット目のア
ドレスバス配線を示している。As the parasitic capacitance of both bus lines, a line-to-line capacitance generated between a certain line forming each bus line and another line, a parasitic capacitance generated between a certain line forming each bus line and a semiconductor substrate. There is substrate-to-substrate capacitance, and reduction of both is required. FIG. 8 shows an address bus wiring in the case of an 8-bit configuration as an example of conventional bus wiring. In FIG. 8, 1
Is a set of 8-bit address bus wiring, 10 is the wiring of the least significant bit (0th bit) of the address bus wiring 1,
Reference numerals 11 to 17 below indicate the first to seventh bit address bus wirings, respectively.
【０００４】図８に示す様、従来のアドレスバス配線１
を構成する各ビット線の配線10〜17は半導体製造プロセ
スの許容範囲内でできる限り近づけて配置し製造してい
る。配線をできる限り近づけて配置する理由は、これら
配線をＣＡＤにより自動配置していることや、半導体の
製造コストを下げるため半導体のチップサイズをより小
さくする様に最小間隔で配置していることによる。As shown in FIG. 8, a conventional address bus wiring 1
The wirings 10 to 17 of the respective bit lines constituting the are manufactured by arranging them as close as possible within the allowable range of the semiconductor manufacturing process. The reason for arranging the wirings as close as possible is that these wirings are automatically arranged by CAD, and are arranged at the minimum interval so as to reduce the semiconductor chip size in order to reduce the semiconductor manufacturing cost. .
【０００５】図９は図８に示したバス配線１の断面図を
示している。この図で100 は半導体基板を示し、Ｃh2は
バス配線１と半導体基板100 との間に生ずる静電容量で
ある基板間容量を示し、Ｃw3はバス配線間に生ずる静電
容量である配線間容量を示す。この様に配線容量は図９
に示す様基板間容量Ｃh2と配線間容量Ｃw3とから構成さ
れる。FIG. 9 shows a sectional view of the bus wiring 1 shown in FIG. In this figure, 100 indicates a semiconductor substrate, Ch2 indicates inter-substrate capacitance which is electrostatic capacitance generated between the bus wiring 1 and the semiconductor substrate 100, and Cw3 indicates inter-wiring capacitance which is electrostatic capacitance generated between bus wirings. Indicates. In this way, the wiring capacitance is
As shown in (4), it is composed of inter-substrate capacitance Ch2 and inter-wiring capacitance Cw3.
【０００６】配線である導体間に生ずる静電容量Ｃは、
次の平行平板近似式により表される。 Ｃ＝ε・Ｓ／Ｌ ・・・・・・（１式） この式において、εは導体と導体の間の絶縁物質の誘電
率、Ｓは導体と導体の対向面積、Ｌは導体間の間隔を示
す。The electrostatic capacitance C generated between the conductors that are wiring is
It is expressed by the following parallel plate approximation formula. C = ε · S / L (1) In this equation, ε is the permittivity of the insulating material between the conductors, S is the facing area between the conductors, and L is the distance between the conductors. Indicates.
【０００７】従って、基板間容量Ｃh2を減らすには、絶
縁物質の誘電率（ε）および配線面積（Ｓ）が一定であ
る時には導体であるバス配線１を構成するビット配線10
〜17どうし、あるいは半導体基板100 との距離（Ｌ）を
大きくして離す方法がある。Therefore, in order to reduce the inter-substrate capacitance Ch2, the bit wiring 10 constituting the bus wiring 1 which is a conductor when the dielectric constant (ε) of the insulating material and the wiring area (S) are constant.
There is a method of increasing the distance (L) from each other or by increasing the distance (L) from the semiconductor substrate 100.
【０００８】これらを実現する手段としては、例えば次
の様な方法が考えられる。 (1) 配線間容量Ｃw3を減らすために、配線間隔（Ｌ）を
広げる (2) 多層配線プロセスを用いている場合は、より上層に
配置している配線を積極的に使用し、半導体基板との基
板間隔（Ｌ）を広げるThe following methods can be considered as means for realizing these. (1) Widen the wiring interval (L) in order to reduce the inter-wiring capacitance Cw3. (2) When using a multi-layer wiring process, the wiring arranged in the upper layer is actively used to The board spacing (L) of
【０００９】[0009]
【発明が解決しようとする課題】しかし、すべてのバス
配線の配線間隔を広げてレイアウト（上述の(1) の方
法）したり、すべてのバス配線を上層に配置された配線
でレイアウト（上述の(2)の方法）すると、半導体集積
回路の集積度を上げることができない。However, the layout is increased by widening the wiring intervals of all the bus wirings (method (1) above), or all the bus wirings are laid out in the wiring arranged in the upper layer (the above-mentioned method). Method (2)) makes it impossible to increase the degree of integration of the semiconductor integrated circuit.
【００１０】その理由は、上述の(1) の方法では、単位
面積当たりに配線できる量が減り、その結果で集積度を
上げられないことはあきらかであり、上述の(2) の方法
では、半導体基板から距離的に離れる程、配線を敷く基
準面たる層間膜の平坦性を確保することが難しくなると
いう新たな課題が生じ、配線の間隔を広げたり、配線を
太くしてこの課題を回避している。The reason is that the above method (1) obviously reduces the amount of wiring per unit area, and as a result, the degree of integration cannot be increased, and the above method (2) As the distance from the semiconductor substrate increases, it becomes more difficult to secure the flatness of the interlayer film that serves as the reference plane on which the wiring is laid, and this problem is avoided by widening the wiring interval or thickening the wiring. is doing.
【００１１】本発明は以上の問題を解決するためになさ
れたものであり、半導体集積回路の集積度を落とすこと
なく、バス配線に係る消費電力を低減することを目的と
している。The present invention has been made to solve the above problems, and it is an object of the present invention to reduce the power consumption of bus wiring without lowering the integration degree of a semiconductor integrated circuit.
【００１２】[0012]
【課題を解決するための手段】この発明に係る請求項１
においては、バスを構成する配線のうち少なくとも１つ
の配線（特異な配線）を、この配線の他の配線（特異で
はない配線）の配線間隔よりも広い配線間隔で配置す
る。この発明に係る請求項２においては、バスを構成す
る配線のうち少なくとも１つの配線（特異な配線）を、
この配線の他の配線（特異ではない配線）と半導体基板
との基板間隔とは異なる基板間隔で配置する。この発明
に係る請求項３においては、制御信号に基づいてバス配
線の特異な配線と特異ではない配線とを選択して接続す
るスイッチ回路をバス配線上に設ける。[Means for Solving the Problems] Claim 1 according to the present invention
In the above, at least one wiring (unique wiring) of the wirings forming the bus is arranged at a wiring interval wider than the wiring spacing of other wirings (non-unique wiring) of this wiring. According to a second aspect of the present invention, at least one wiring (unique wiring) among the wirings forming the bus is
These wirings are arranged at a substrate distance different from the substrate distance between the other wiring (non-unique wiring) and the semiconductor substrate. According to the third aspect of the present invention, a switch circuit is provided on the bus wiring for selecting and connecting the unique wiring and the non-unique wiring of the bus wiring based on the control signal.
【００１３】[0013]
【作用】この発明に係る請求項１において、配線と配線
との距離を広げるため、配線と配線との間に生ずる静電
容量を低減し、半導体集積回路の消費電力が低減され
る。この発明に係る請求項２において、配線と半導体基
板との距離を広げるため、配線と基板との間に生ずる静
電容量を低減し、半導体集積回路の消費電力が低減され
る。この発明に係る請求項３において、特異な配線と特
異ではない配線とを選択するスイッチ回路をバス配線上
に設けたので、低消費電力用とされない特異ではない配
線で生じていた静電容量をスイッチ回路で選択された低
消費電力用の特異な配線が低減し、半導体集積回路の消
費電力が低減される。In the first aspect of the present invention, since the distance between the wirings is increased, the electrostatic capacitance generated between the wirings is reduced, and the power consumption of the semiconductor integrated circuit is reduced. According to the second aspect of the present invention, since the distance between the wiring and the semiconductor substrate is widened, the electrostatic capacitance generated between the wiring and the substrate is reduced, and the power consumption of the semiconductor integrated circuit is reduced. According to the third aspect of the present invention, since the switch circuit for selecting the peculiar wiring and the non-singular wiring is provided on the bus wiring, the capacitance generated in the non-singular wiring which is not for low power consumption is eliminated. The peculiar wiring for low power consumption selected by the switch circuit is reduced, and the power consumption of the semiconductor integrated circuit is reduced.
【００１４】[0014]
実施例１．図１に本発明の一実施例を示す。この実施例
では８ビット幅のバス配線のレイアウトを示している。
図１において、１は８ビット分のバス配線、10は８ビッ
トのバス配線１の最下位ビットすなわち０ビット目の配
線である。以下11〜17はそれぞれ１ビット目〜７ビット
目の配線である。図２に、図１のバス配線を垂直に切っ
た場合の断面図を示す。Example 1. FIG. 1 shows an embodiment of the present invention. In this embodiment, a layout of bus wiring having an 8-bit width is shown.
In FIG. 1, 1 is a bus wiring for 8 bits, and 10 is the least significant bit of the 8-bit bus wiring 1, that is, the wiring of the 0th bit. Below, 11 to 17 are wirings of the 1st to 7th bits, respectively. FIG. 2 shows a sectional view when the bus wiring of FIG. 1 is cut vertically.
【００１５】図２において100 は半導体集積回路の半導
体基板である。また、Ｃh0はバス配線と半導体基板100
との基板間容量であり、Ｃw0、Ｃw1およびＣw2はバス配
線どうしの配線間容量である。なお、本実施例では８ビ
ット幅のバス配線１において下位２ビットの配線10およ
び11は隣接する配線との間隔w1およびw2が他の６ビット
の配線間隔w0より広くしている（w0＜w1＜w2）。In FIG. 2, reference numeral 100 is a semiconductor substrate of a semiconductor integrated circuit. Ch0 is the bus wiring and the semiconductor substrate 100.
And Cw0, Cw1, and Cw2 are inter-wiring capacitances between the bus wirings. In this embodiment, in the 8-bit bus wiring 1, the wirings 10 and 11 of the lower 2 bits have the distances w1 and w2 from the adjacent wirings wider than the wiring distance w0 of the other 6 bits (w0 <w1). <W2).
【００１６】導体間に生ずる静電容量Ｃは、従来技術の
説明に示した平行平板近似式（数式１）により表され
る。 Ｃ＝ε・Ｓ／Ｌ ・・・・・・（１式） この式において、εは導体と導体の間の絶縁物質の誘電
率、Ｓは導体と導体の対向面積、Ｌは導体間の間隔を示
す。この数式１によると、配線間容量Ｃは配線間隔w に
反比例する。従って、この配線間容量は配線間隔w1やw2
が大きくなると、それに係る配線間容量Ｃw1やＣw2は配
線間隔を広げていない場合の配線間容量Ｃw0よりも少な
くなる。The capacitance C generated between the conductors is expressed by the parallel plate approximation formula (Formula 1) shown in the description of the prior art. C = ε · S / L (1) In this equation, ε is the permittivity of the insulating material between the conductors, S is the facing area between the conductors, and L is the distance between the conductors. Indicates. According to Equation 1, the inter-wiring capacitance C is inversely proportional to the wiring distance w. Therefore, this inter-wiring capacitance is the wiring spacing w1 and w2.
Becomes larger, the inter-wiring capacitances Cw1 and Cw2 become smaller than the inter-wiring capacitance Cw0 when the wiring interval is not widened.
【００１７】配線と基板との間の静電容量Ｃh0について
も同様に平行平板近似を行うと、配線と基板との間の距
離h0が一定であり、かつ半導体基板100 に対向する配線
の面積も一定であれば、配線と基板との間の静電容量は
一定である。従って、図２に示す様にバスを配置する
と、配線の一本当りで比べると下位２ビットの配線の負
荷容量が他の６ビットの配線の負荷容量より小さくな
る。If parallel plate approximation is also performed for the electrostatic capacitance Ch0 between the wiring and the substrate, the distance h0 between the wiring and the substrate is constant, and the area of the wiring facing the semiconductor substrate 100 is also the same. If it is constant, the capacitance between the wiring and the substrate is constant. Therefore, when the buses are arranged as shown in FIG. 2, the load capacity of the lower 2-bit wiring is smaller than the load capacity of the other 6-bit wiring as compared with each wiring.
【００１８】いま、図１のバス配線１において、例えば
バス配線１の状態（または値）が０→１→２→３→４→
……と連続して変化（カウントアップ）するものとす
る。例えばこの変化の一部分である０→１→２→３→４
の部分を説明すれば、バス配線は次の変化をする。 (1) バス配線１の状態が０のとき、全ての各ビットの配
線10〜17は電気的に“Ｌ”である。 (2) ０→１に変化するとき、バス配線１のうち最下位ビ
ットの配線10のみが“Ｌ”→“Ｈ”に変化し、他の７つ
の各ビットの配線11〜17は変化せず“Ｌ”である。 (3) １→２に変化するとき、最下位ビットの配線10が
“Ｈ”→“Ｌ”に変化し、１ビット目の配線11が“Ｌ”
→“Ｈ”に変化する。他の６つの各ビットの配線12〜17
は変化しない。 (4) ２→３に変化するとき、０→１の変化時と同様でバ
ス配線のうち最下位ビットの配線10のみが“Ｌ”→
“Ｈ”に変化し、他の７つの各ビットの配線11〜17は変
化しない。 (5) ３→４に変化するとき、配線10および11が“Ｈ”→
“Ｌ”に変化し、２ビット目の配線12が“Ｌ”→“Ｈ”
に変化し、他の５つの各ビットの配線13〜17は変化しな
い。Now, in the bus wiring 1 of FIG. 1, for example, the state (or value) of the bus wiring 1 is 0 → 1 → 2 → 3 → 4 →
… Continuously change (count up). For example, 0 → 1 → 2 → 3 → 4 which is a part of this change.
Explaining this part, the bus wiring changes as follows. (1) When the state of the bus wiring 1 is 0, the wirings 10 to 17 of all the bits are electrically "L". (2) When changing from 0 to 1, only the least significant bit wiring 10 of the bus wiring 1 changes from “L” to “H”, and the wirings 11 to 17 of the other seven bits do not change. It is “L”. (3) When changing from 1 to 2, the wiring 10 of the least significant bit changes from "H" to "L" and the wiring 11 of the first bit is "L"
→ Change to “H”. Wiring 12 to 17 for each of the other 6 bits
Does not change. (4) When changing from 2 → 3, as in the case of changing from 0 → 1, only the wiring 10 of the least significant bit of the bus wiring is “L” →
It changes to "H" and the wirings 11 to 17 of the other seven bits do not change. (5) When changing from 3 to 4, wirings 10 and 11 are "H" →
It changes to "L" and the second bit wiring 12 goes from "L" to "H"
, And the wirings 13 to 17 of the other five bits do not change.
【００１９】この様にバス配線の状態（または値）はデ
ータがカウントアップする様に変化の少ない場合には、
上位側の配線はほとんど変化せず、変化する配線は下位
側に偏っている。その様子を図４に示す。図４では最下
位の配線10はその状態が進む度に変化するが、次のビッ
トの配線11は配線10が２度変化する毎に変化し、さら
に、配線12は配線10が４度変化することで１回変化する
という様に上位側ほど下位側に比べて変化する機会が少
ない。In this way, when the state (or value) of the bus wiring does not change so much that the data counts up,
The wiring on the upper side hardly changes, and the changing wiring is biased to the lower side. This is shown in FIG. In FIG. 4, the wiring 10 of the lowest order changes every time the state progresses, but the wiring 11 of the next bit changes every time the wiring 10 changes twice, and further, the wiring 12 changes the wiring 10 four times. As a result, the higher the side, the smaller the chance that it changes compared to the lower side.
【００２０】そこで図１のように配線しておくと、変化
頻度の高いビット配線10、11の負荷容量を少なくし、バ
ス配線に係る消費電力を低減できる。Therefore, if wiring is performed as shown in FIG. 1, it is possible to reduce the load capacitance of the bit wirings 10 and 11 that change frequently and to reduce the power consumption related to the bus wiring.
【００２１】ただ、低消費電力化のため最も良い方法は
バス配線の全ての配線間隔を広げれば良いことは簡単に
理解できるが、先の発明が解決すべき課題の説明にも述
べた理由の通り、かえって半導体集積回路の集積度を下
げることになり、バス配線の全ての配線間隔を広げるこ
とはあまり現実的な手法とは言えない。このため、本実
施例では比較的変化頻度の高い部分の配線間隔を広げて
総合的な効果を出している。従って、少ない面積増加で
最適に消費電力の少ないバス配線を実現できる。However, it can be easily understood that the best method for lowering the power consumption is to widen all the wiring intervals of the bus wiring, but for the reason described in the explanation of the problem to be solved by the above invention, As a matter of fact, the degree of integration of the semiconductor integrated circuit is rather lowered, and it cannot be said that widening all the wiring intervals of the bus wiring is a very realistic method. For this reason, in the present embodiment, the wiring effect is widened in the portion where the change frequency is relatively high, and the overall effect is obtained. Therefore, it is possible to optimally realize bus wiring with low power consumption with a small area increase.
【００２２】なお、本実施例では、バス配線を３種類の
配線間隔w0、w1、w2で構成した例を示したが、配線間隔
を広げることにより効果が出る配線を他の配線と距離を
離して配線すればよく、種類を限定して構成する必要は
なく２種類または４種類以上であっても構わない。これ
は所望の半導体の性能・用途面やチップ面積の制約等を
考慮し、個々に最適な構成とすればよい。In the present embodiment, the example in which the bus wiring is composed of three kinds of wiring intervals w0, w1, and w2 is shown. However, the wiring which is effective by widening the wiring distance is separated from other wirings. The number of wirings may be set to two or more, and there is no need to limit the types, and two or four or more types may be used. This may be set to an optimum configuration individually in consideration of desired performance and intended use of the semiconductor and restrictions on the chip area.
【００２３】さらに、本実施例では下位側の配線に限っ
て負荷容量を減らす様に説明したが、バスの変化頻度の
多少に応じて、適当な配線の負荷容量を減らすようにし
てもよい。例えばブロック単位でデータ転送が行われる
システムの場合は、下位側よりも上位側の変化が多いの
で、上位側の配線間隔を広げるようにすればよい。Further, in the present embodiment, the load capacity is reduced only in the lower wiring, but the load capacity of an appropriate wiring may be reduced according to the change frequency of the bus. For example, in the case of a system in which data transfer is performed in block units, there are more changes on the upper side than on the lower side, so the wiring interval on the upper side may be widened.
【００２４】図３は本実施例のバス配線１をメモリのア
ドレスバスに適用した場合の一例である。図３におい
て、３はプログラムまたはデータを記憶するためのメモ
リ（または周辺装置）であり、２はメモリ３にアドレス
信号を出力するアドレス生成回路である。図３のメモリ
３には命令またはデータが記憶されており、メモリ３は
アドレス生成回路２から出力されるアドレス信号に従っ
て順次命令またはデータを出力する。ジャンプ命令やコ
ール命令のようなアドレッシングを乱す命令が実行され
る場合を除いて、アドレス生成回路２はｎ番地、（ｎ＋
１）番地、（ｎ＋２）番地、…というようにシーケンシ
ャルにアドレス信号を出力する。FIG. 3 shows an example in which the bus wiring 1 of this embodiment is applied to an address bus of a memory. In FIG. 3, 3 is a memory (or peripheral device) for storing a program or data, and 2 is an address generation circuit that outputs an address signal to the memory 3. Instructions or data are stored in the memory 3 of FIG. 3, and the memory 3 sequentially outputs the instructions or data according to the address signal output from the address generation circuit 2. Except when an instruction that disturbs addressing, such as a jump instruction or a call instruction, is executed, the address generation circuit 2 has an address n, (n +
1) Address, (n + 2) address, ..., Sequentially output address signals.
【００２５】この様に変化するアドレスバス配線に本発
明のバス配線を適用したので、特に変化頻度の高い下位
側のビットの配線負荷容量を減らすことができ、面積増
加を少なく抑え、かつ低消費電力化に最適な効果を得る
ことができる。Since the bus wiring of the present invention is applied to the address bus wiring that changes in this way, the wiring load capacitance of the lower-order bit, which has a particularly high frequency of change, can be reduced, the increase in area can be suppressed, and the consumption can be reduced. It is possible to obtain the optimum effect for power conversion.
【００２６】また、上記の説明ではメモリには主として
命令が記憶されているよう述べたが、データが記憶され
ていても効果的である。一般にまとまった処理に必要な
データは、メモリ３上にある連続した空間にまとめて記
憶させる場合が多く、また、データのアクセスに際して
も連続してアクセスすることが多い。したがってアドレ
スバス配線の変化頻度は下位側が多くなり、本発明のバ
ス配線により効果的に低消費電力化を図ることができ
る。また、本発明はアドレスバス以外にも、先に説明し
たカウンタ等のデータバスに適用しても効果がある。Further, in the above description, it was described that the memory mainly stores the instruction, but it is effective even if the data is stored. In general, the data necessary for the collective processing is often stored collectively in a continuous space on the memory 3, and the data is often accessed continuously. Therefore, the change frequency of the address bus wiring is increased on the lower side, and the bus wiring of the present invention can effectively reduce the power consumption. In addition to the address bus, the present invention is also effective when applied to the data bus such as the counter described above.
【００２７】実施例２．次に本発明の実施例２について
説明する。図５は本発明の実施例２の８ビット幅のバス
配線のレイアウトを示している。図５において、１は８
ビット分のバス配線、10は８ビットのバス配線１の最下
位ビットすなわち０ビット目の配線である。以下11〜17
はそれぞれ１ビット目〜７ビット目の配線である。図６
に、図５のバス配線を垂直に切った場合の断面図を示
す。Example 2. Next, a second embodiment of the present invention will be described. FIG. 5 shows a layout of bus wiring having an 8-bit width according to the second embodiment of the present invention. In FIG. 5, 1 is 8
The bus wiring for bits, 10 is the least significant bit of the 8-bit bus wiring 1, that is, the wiring of the 0th bit. 11 to 17 below
Are wirings for the 1st to 7th bits. Figure 6
5 shows a cross-sectional view when the bus wiring of FIG. 5 is cut vertically.
【００２８】図６において100 は半導体集積回路の半導
体基板である。また、Ｃh0およびＣh1はそれぞれのバス
配線10〜17と半導体基板100 との基板間容量であり、Ｃ
w0およびＣw1’はバス配線10〜17どうしの配線間容量で
ある。なお、本実施例では８ビット幅のバス配線１にお
いて下位２ビットの配線10および11は隣接する配線とは
半導体基板からの間隔ｈ１が他の６ビットの配線間隔ｈ
０より広くしている（ｈ０＜ｈ１）。In FIG. 6, reference numeral 100 is a semiconductor substrate of a semiconductor integrated circuit. Further, Ch0 and Ch1 are inter-substrate capacitances between the bus wirings 10 to 17 and the semiconductor substrate 100, respectively, and
w0 and Cw1 'are interwiring capacitances between the bus wirings 10 to 17. In the present embodiment, in the 8-bit bus wiring 1, the wirings 10 and 11 of the lower 2 bits are separated from the adjacent wirings by a distance h1 from the semiconductor substrate to another 6-bit wiring distance h.
It is made wider than 0 (h0 <h1).
【００２９】導体間に生ずる静電容量Ｃは、実施例１の
説明にも示した平行平板近似式（数式１）により表され
る。この式によると、配線間容量Ｃは導体である配線と
半導体基板との間隔ｈに反比例する。The electrostatic capacitance C generated between the conductors is expressed by the parallel plate approximate expression (Equation 1) also described in the description of the first embodiment. According to this equation, the inter-wiring capacitance C is inversely proportional to the distance h between the conductor wiring and the semiconductor substrate.
【００３０】図５および図６において、バス配線１の下
位側の２ビットである配線10、11は層間膜上に形成した
２層目の配線を用い、他の上位側の６ビットは１層目の
配線を用いている。１層目の配線10と２層目の配線13の
配線負荷容量を比べたとき、半導体基板100 との間隔に
差があり静電容量に差が生じ、２層目の配線の方が小さ
くなる。従って、下位２ビットの配線負荷容量を上位６
ビットの配線負荷容量よりも小さくすることができる。
変化頻度の高いビットの配線には２層目の配線を用い、
変化頻度の低いビットの配線には１層目の配線を用いる
ことによりバス動作時の消費電力を低減することができ
る。ただ、全ての配線を２層目の配線を用いて配線すれ
ば消費電力を低減することは可能であるが、先の発明が
解決すべき課題の説明にも述べた理由の通り、かえって
半導体集積回路の集積度を下げることになるので、上述
したように変化頻度の高いビットの配線には２層目の配
線を用い、変化頻度の低いビットの配線には１層目の配
線を用いている。In FIG. 5 and FIG. 6, wirings 10 and 11 which are the lower 2 bits of the bus wiring 1 are the wirings of the second layer formed on the interlayer film, and the other upper 6 bits are the one layer. I am using eye wiring. When the wiring load capacitances of the wiring 10 of the first layer and the wiring 13 of the second layer are compared, there is a difference in the distance from the semiconductor substrate 100 and a difference in electrostatic capacitance occurs, and the wiring in the second layer becomes smaller. . Therefore, the wiring load capacity of the lower 2 bits is set to the upper 6
It can be made smaller than the wiring load capacity of the bit.
The second layer of wiring is used for the wiring of bits that change frequently,
By using the wiring of the first layer for the wiring of the bit whose change frequency is low, the power consumption during the bus operation can be reduced. However, it is possible to reduce the power consumption by wiring all the wirings using the wirings of the second layer, but for the reason described in the explanation of the problems to be solved by the above invention, the semiconductor integrated circuit is rather used. Since the degree of integration of the circuit is reduced, the wiring of the second layer is used for the wiring of the bit whose frequency of change is high and the wiring of the first layer is used for the wiring of the bit whose frequency of change is low as described above. .
【００３１】このため、本実施例では比較的変化頻度の
高い部分の基板間隔を大きくし総合的な効果を出してい
る。従って、少ない面積増加で最適に消費電力の少ない
バス配線を実現できる。なお、本実施例では、バス配線
を２種類の基板間隔ｈ０、ｈ１で構成した例を示した
が、基板間隔を大きくすることにより低消費電力化に効
果が出る配線を他の配線の基板間隔とは異なる様に配線
すればよく、種類を限定して構成する必要はなく３種類
またはそれ以上であっても構わない。また、１層目と３
層目以上の配線で構成することもでき本発明を適用する
配線層が限定されるものでもない。これは所望の半導体
の性能・用途面やチップ面積の制約等を考慮し、個々に
最適な構成とすればよい。For this reason, in the present embodiment, the substrate interval in the portion where the change frequency is relatively high is increased to bring about the overall effect. Therefore, it is possible to optimally realize bus wiring with low power consumption with a small area increase. In the present embodiment, the example in which the bus wiring is configured with two types of board spacings h0 and h1 is shown. However, by increasing the board spacing, wiring that is effective in reducing power consumption can be used as a board spacing of other wirings. The wiring may be different from the above, and it is not necessary to limit the type and the number may be three or more. Also, the first layer and 3
It is also possible to form the wiring with more than the first layer and the wiring layer to which the present invention is applied is not limited. This may be set to an optimum configuration individually in consideration of desired performance and intended use of the semiconductor and restrictions on the chip area.
【００３２】実施例３．次に本発明の実施例３について
説明する。図７は本発明の一実施例であり、図３に示し
た応用システム例におけるバス配線１の両側にクロスバ
ースイッチを設けたものである。図７において、１はバ
ス配線であって、下位側の配線10〜13に低消費電力化に
効果を奏する様構成したもの、61、62はクロスバースイ
ッチであり、63はこのスロスバースイッチ61、62をコン
トロールする制御信号である。制御信号63は、図示しな
いＣＰＵ等から出力される信号である。50〜57および40
〜47はＰ型トランジスタである。71はインバータであ
り、制御信号63を反転させる。上位側の配線14〜17は、
低消費電力化に効果を奏しない普通の構成としてある。Example 3. Next, a third embodiment of the present invention will be described. FIG. 7 shows an embodiment of the present invention, in which crossbar switches are provided on both sides of the bus wiring 1 in the application system example shown in FIG. In FIG. 7, reference numeral 1 is a bus wiring, and lower wirings 10 to 13 are configured to effectively reduce power consumption, 61 and 62 are crossbar switches, and 63 is a crossbar switch. This is a control signal for controlling 61 and 62. The control signal 63 is a signal output from a CPU or the like (not shown). 50-57 and 40
47 are P-type transistors. 71 is an inverter, which inverts the control signal 63. The upper wiring 14-17 are
It has a normal configuration that is not effective in reducing power consumption.
【００３３】クロスバースイッチ61、62は、制御信号63
をイネーブルにすると、その入力の上位側と下位側とを
入れ換え出力する働きを有するものである。なお、クロ
スバースイッチ61とクロスバースイッチ62の回路構成は
同じである。次に動作について説明する。The crossbar switches 61 and 62 have control signals 63.
When is enabled, it has a function of exchanging the upper side and the lower side of the input and outputting. The circuit configurations of the crossbar switch 61 and the crossbar switch 62 are the same. Next, the operation will be described.
【００３４】先ず、制御信号63がディセーブル（非活性
状態の時）の場合、Ｐ型トランジスタ50〜57がＯＮし、
Ｐ型トランジスタ40〜47はＯＦＦする。この場合、クロ
スバースイッチ61はその入力であるアドレス生成回路２
の出力すなわちアドレス信号の上位側と下位側とを入れ
換えず、そのままバス配線１にアドレス信号を出力す
る。即ち、クロスバースイッチ61および62は機能しない
ので、アドレス生成回路２の出力したアドレス信号はビ
ットイメージ通りにバス配線１を伝達し、メモリ３に入
力される。First, when the control signal 63 is disabled (in the inactive state), the P-type transistors 50 to 57 are turned on,
The P-type transistors 40 to 47 are turned off. In this case, the crossbar switch 61 receives the address generating circuit 2 which is its input.
Of the address signal, that is, the upper side and the lower side of the address signal are not exchanged, and the address signal is directly output to the bus wiring 1. That is, since the crossbar switches 61 and 62 do not function, the address signal output from the address generation circuit 2 is transmitted through the bus line 1 according to the bit image and is input to the memory 3.
【００３５】次に制御信号63がイネーブル（活性状態の
時）の場合、Ｐ型トランジスタ50〜57がＯＦＦし、Ｐ型
トランジスタ40〜47はＯＮする。この場合、クロスバー
スイッチ61、62が機能する。アドレス生成回路２の出力
であるアドレス信号は、クロスバースイッチ61を通過す
ることで、アドレス生成回路２が出力した上位側のアド
レス信号は下位側のアドレス信号に、下位側のアドレス
信号は上位側のアドレス信号に入れ替えられる。つま
り、配線10と配線17、配線11と配線16、配線12と配線1
5、配線13と配線14はそれぞれが対の関係に構成してお
き、対となっている配線間で信号が入れ替えられる。最
上位側と最下位側とを入れ替えられたアドレス信号は、
バス配線１を入れ換えられたまま伝達する。Next, when the control signal 63 is enabled (in the active state), the P-type transistors 50 to 57 are turned off and the P-type transistors 40 to 47 are turned on. In this case, the crossbar switches 61 and 62 function. The address signal output from the address generation circuit 2 passes through the crossbar switch 61, so that the higher-order address signal output by the address generation circuit 2 is a lower-order address signal and the lower-order address signal is a higher-order address signal. Is replaced with the address signal of. In other words, wiring 10 and wiring 17, wiring 11 and wiring 16, wiring 12 and wiring 1
5, the wiring 13 and the wiring 14 are configured in a pair relationship, and signals are exchanged between the paired wirings. The address signal in which the uppermost side and the lowermost side are exchanged is
The bus wiring 1 is transmitted while being replaced.
【００３６】メモリ３側のクロスバースイッチ62は、前
記バス配線１を入れ換えられたまま伝達されたアドレス
信号を再び上位側と下位側とを入れ換え、メモリ３には
アドレス生成回路２が出力した当初のビットイメージ通
りにアドレス信号を復元し、正しくメモリ３へ入力す
る。制御信号63は、メモリのブロック転送時など下位側
のアドレス配線を使用せず、むしろ上位側のアドレス配
線を使用する様な場合に有効である。例えば、１ブロッ
クのサイズが1000000 （２進数）であり、２ブロック分
のデータをまとめて転送する場合、配線16と配線17のみ
が変化するので、制御信号63をイネーブルにして配線10
と配線17および配線11と配線16を入れ換えておけば効果
的であることは容易に判断できる。したがって、ユーザ
はユーザのアプリケーションプログラムから制御信号63
をイネーブルに設定する。The crossbar switch 62 on the side of the memory 3 exchanges the address signal transmitted while the bus wiring 1 is exchanged with the upper side and the lower side again, and the address generation circuit 2 initially outputs the address signal to the memory 3. The address signal is restored according to the bit image of and is correctly input to the memory 3. The control signal 63 is effective when the address wiring on the lower side is not used, such as at the time of memory block transfer, but rather the address wiring on the upper side is used. For example, when the size of one block is 1000000 (binary number) and data for two blocks are collectively transferred, only the wiring 16 and the wiring 17 change. Therefore, the control signal 63 is enabled and the wiring 10
It can be easily judged that it is effective if the wiring 17 and the wiring 17 and the wiring 11 and the wiring 16 are exchanged. Therefore, the user must control the control signal 63 from his application program.
To enable.
【００３７】また、上述の説明では、アドレスバスにつ
いてを述べたが、データバスに適用する場合、図示しな
いＣＰＵがメモリやレジスタの特定ビットだけを繰り返
しセット／リセットする命令を実行する場合に有効であ
る。図示しないＣＰＵは、前記のセット／リセットする
命令を実行する際に、命令の実行によって変化する特定
ビットが配線17であった場合には、この配線17を低消費
電力化した配線10に入れ替える様に制御信号63をイネー
ブルに設定する。特定ビットが配線10〜13に係るもので
ある場合には、制御信号63はディセーブルのままであ
る。Further, although the address bus has been described in the above description, when it is applied to the data bus, it is effective when a CPU (not shown) repeatedly executes an instruction to set / reset a specific bit of a memory or a register. is there. When executing the above-mentioned set / reset instruction, the CPU (not shown) replaces the wiring 17 with the low power consumption wiring 10 if the specific bit changed by the execution of the instruction is the wiring 17. Control signal 63 is set to enable. If the particular bit is for wires 10-13, the control signal 63 remains disabled.
【００３８】本発明により、下位側の低消費電力化のみ
ならず、上位側で低消費電力化が必要な時にも対応でき
るので汎用性が高まる。また、必要に応じてバス配線の
配線負荷容量分布を調整することができる。According to the present invention, not only lower power consumption on the lower side but also lower power consumption on the upper side can be dealt with, so that versatility is enhanced. Further, the wiring load capacity distribution of the bus wiring can be adjusted as necessary.
【００３９】実施例ではバスを構成する８本の配線10〜
17全てを対称に入れ替える様説明したが、対を限定する
ものではなく、配線10と配線14という対を構成してもよ
いし、配線10〜17全てを入れ替えなくとも配線10と配線
14、配線11と配線15だけにクロスバースイッチを設けて
もよい。これは所望の半導体の性能・用途面やチップ面
積の制約等を考慮し、個々に最適な構成とすればよい。In the embodiment, eight wirings 10 to 10 that form a bus are used.
Although it has been described that all 17 are interchanged symmetrically, the pair is not limited, and a pair of the wiring 10 and the wiring 14 may be configured, or the wiring 10 and the wiring 10 may be replaced without replacing all the wirings 10 to 17.
14, the crossbar switch may be provided only on the wiring 11 and the wiring 15. This may be set to an optimum configuration individually in consideration of desired performance and intended use of the semiconductor and restrictions on the chip area.
【００４０】[0040]
【発明の効果】請求項１においては、配線と配線との距
離を広くすることにより、配線間に生ずる静電容量を低
減し、半導体集積回路の消費電力を減らすことができ
る。請求項２においては、配線と半導体基板との距離を
広くすることにより配線と基板間に生ずる静電容量を低
減し、半導体集積回路の消費電力を減らすことができ
る。請求項３においては、特異な配線と特異ではない配
線とを選択するスイッチ回路をバス配線上に設けること
により、低消費電力用とされない特異ではない配線で生
じていた静電容量をスイッチ回路で選択された低消費電
力用の特異な配線が低減し、半導体集積回路の消費電力
を低減することができる。以上のように、この発明によ
ればバス配線の複数の配線のうち必要な配線のみ配線容
量を減らすようにレイアウトしているため、半導体集積
回路の集積度を落とすことなくバス動作時の消費電力を
低減することができる。According to the first aspect of the present invention, the capacitance between the wirings can be reduced by widening the distance between the wirings, and the power consumption of the semiconductor integrated circuit can be reduced. According to the second aspect, by increasing the distance between the wiring and the semiconductor substrate, the capacitance generated between the wiring and the substrate can be reduced, and the power consumption of the semiconductor integrated circuit can be reduced. According to the present invention, the switch circuit for selecting the peculiar wiring and the non-singular wiring is provided on the bus wiring, so that the capacitance generated in the non-singular wiring which is not for low power consumption is caused by the switch circuit. The peculiar wiring for low power consumption selected is reduced, and the power consumption of the semiconductor integrated circuit can be reduced. As described above, according to the present invention, only the necessary wiring of the plurality of bus wirings is laid out so as to reduce the wiring capacitance. Therefore, the power consumption during the bus operation can be reduced without degrading the integration degree of the semiconductor integrated circuit. Can be reduced.
【図１】この発明の一実施例によるバス配線を示す図で
ある。FIG. 1 is a diagram showing bus wiring according to an embodiment of the present invention.
【図２】この発明の一実施例によるバス配線の断面図で
ある。FIG. 2 is a cross-sectional view of a bus wire according to an embodiment of the present invention.
【図３】この発明の一実施例を用いた応用システム例を
示す図である。FIG. 3 is a diagram showing an example of an application system using an embodiment of the present invention.
【図４】この発明の一実施例によるバス配線の変化する
様子を示す図である。FIG. 4 is a diagram showing how the bus wiring changes according to an embodiment of the present invention.
【図５】この発明の一実施例によるバス配線を示す図で
ある。FIG. 5 is a diagram showing bus wiring according to an embodiment of the present invention.
【図６】この発明の一実施例によるバス配線の断面図で
ある。FIG. 6 is a sectional view of a bus line according to an embodiment of the present invention.
【図７】この発明の一実施例の応用システム例を示す図
である。FIG. 7 is a diagram showing an example of an application system of an embodiment of the present invention.
【図８】従来のバス配線を示す図である。FIG. 8 is a diagram showing conventional bus wiring.
【図９】従来のバス配線を示す断面図である。FIG. 9 is a cross-sectional view showing a conventional bus wiring.
１ バス配線 10〜17 バス配線を構成する配線 ２ アドレス生成回路 ３ メモリ 40〜47 Ｐ型トランジスタ 50〜57 Ｐ型トランジスタ 61、62 クロスバースイッチ 63 制御信号 71 インバータ 100 半導体基板 1 Bus Wiring 10 to 17 Wiring constituting the bus wiring 2 Address generation circuit 3 Memory 40 to 47 P-type transistor 50 to 57 P-type transistor 61, 62 Crossbar switch 63 Control signal 71 Inverter 100 Semiconductor substrate
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ａ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 27/04 A
Claims (3)
基板に形成されるバス配線において、 バスを構成する配線のうち少なくとも１つの配線は、こ
の配線の他の配線を配置する配線間隔よりも広い配線間
隔で配置されていることを特徴とするバス配線。1. In a bus wiring formed on a semiconductor substrate of a semiconductor integrated circuit, at least one wiring of the wirings forming the bus is wider than a wiring interval between the other wirings. Bus wiring that is arranged at wiring intervals.
れるバス配線において、 バスを構成する配線のうち少なくとも１つの配線は、こ
の配線の他の配線と半導体基板との基板間隔よりも広い
基板間隔で配置されていることを特徴とするバス配線。2. A bus wiring formed on a semiconductor substrate of a semiconductor integrated circuit, wherein at least one wiring of the wirings forming the bus is wider than a substrate distance between the other wiring and the semiconductor substrate. Bus wiring characterized by being arranged at intervals.
合せたバス配線において、 バス配線上に設けられ、制御信号に基づいて前記バス配
線の特異な配線と特異ではない配線とを選択して配線接
続するスイッチ回路を具備したことを特徴とするバス配
線。3. The bus wiring according to claim 1 or 2, or a combination thereof, wherein a specific wiring of the bus wiring and a non-specific wiring provided on the bus wiring are selected based on a control signal. A bus wiring comprising a switch circuit for wiring connection.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6039886A JPH07249687A (en) | 1994-03-10 | 1994-03-10 | Bus wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6039886A JPH07249687A (en) | 1994-03-10 | 1994-03-10 | Bus wiring |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249687A true JPH07249687A (en) | 1995-09-26 |
Family
ID=12565467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6039886A Pending JPH07249687A (en) | 1994-03-10 | 1994-03-10 | Bus wiring |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249687A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19743244A1 (en) * | 1997-09-30 | 1999-04-08 | Siemens Ag | Integrated circuit compact layout forming method |
| WO2003088311A1 (en) * | 2002-04-17 | 2003-10-23 | Koninklijke Philips Electronics N.V. | Data communication bus |
| KR100655068B1 (en) * | 2000-09-14 | 2006-12-08 | 삼성전자주식회사 | semiconductor device having advanced signal line layout |
-
1994
- 1994-03-10 JP JP6039886A patent/JPH07249687A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19743244A1 (en) * | 1997-09-30 | 1999-04-08 | Siemens Ag | Integrated circuit compact layout forming method |
| KR100655068B1 (en) * | 2000-09-14 | 2006-12-08 | 삼성전자주식회사 | semiconductor device having advanced signal line layout |
| WO2003088311A1 (en) * | 2002-04-17 | 2003-10-23 | Koninklijke Philips Electronics N.V. | Data communication bus |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |