JPH07248358A - 半導体試験装置のバイアス電圧源供給回路 - Google Patents
半導体試験装置のバイアス電圧源供給回路Info
- Publication number
- JPH07248358A JPH07248358A JP6052724A JP5272494A JPH07248358A JP H07248358 A JPH07248358 A JP H07248358A JP 6052724 A JP6052724 A JP 6052724A JP 5272494 A JP5272494 A JP 5272494A JP H07248358 A JPH07248358 A JP H07248358A
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- JP
- Japan
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- voltage source
- bias voltage
- circuit
- testing device
- semiconductor testing
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Abstract
(57)【要約】
【目的】 半導体試験装置で被測定対象物である多ピン
のＩＣの試験を行う際、精度、安定度、電源容量どれも
十分で良質のバイアス電圧を供給できる、半導体試験装
置のバイアス電圧源供給回路を提供する。 【構成】 内蔵の終端用電圧源ＶＴ・１をＫ４・11とＫ
３・３を通してピンエレクトロニクス７の出力側２にバ
イアス電圧源として出力する回路を設ける。また、ＤＣ
テストユニット５との偶発的短絡を防止するため、Ｋ５
・12からＫｎ・13を制御するロジック回路６を設ける。
また、高速伝送路４の整合性の悪化を防止するためＫ４
・11をピンエレクトロニクス７の出力側２にＫ３・３を
通して内蔵の終端用電圧源ＶＴ・１と結ぶ回路を設けて
構成する。
のＩＣの試験を行う際、精度、安定度、電源容量どれも
十分で良質のバイアス電圧を供給できる、半導体試験装
置のバイアス電圧源供給回路を提供する。 【構成】 内蔵の終端用電圧源ＶＴ・１をＫ４・11とＫ
３・３を通してピンエレクトロニクス７の出力側２にバ
イアス電圧源として出力する回路を設ける。また、ＤＣ
テストユニット５との偶発的短絡を防止するため、Ｋ５
・12からＫｎ・13を制御するロジック回路６を設ける。
また、高速伝送路４の整合性の悪化を防止するためＫ４
・11をピンエレクトロニクス７の出力側２にＫ３・３を
通して内蔵の終端用電圧源ＶＴ・１と結ぶ回路を設けて
構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体試験装置で被測定
対象物である多ピンのＩＣの試験を行う際に、精度の良
いバイアス電圧源を供給する、半導体試験装置のバイア
ス電圧源供給回路に関する。
対象物である多ピンのＩＣの試験を行う際に、精度の良
いバイアス電圧源を供給する、半導体試験装置のバイア
ス電圧源供給回路に関する。
【０００２】
【従来の技術】近年、アナログ・デジタル混在ＩＣのよ
うに、多数の精度の良いバイアス電源を必要とする、多
ピンのＩＣが存在する。そして、半導体試験装置では、
被測定対象物である多ピンのＩＣが多数のバイアス電圧
接続ピンを有する場合、ピンエレクトロニクス７のドラ
イバー８の出力電圧ＶｉＨ・９、ＶｉＬ・10を利用して
いる。あるいは、半導体試験装置に外部の電圧源より多
数のバイアス電圧を供給している。
うに、多数の精度の良いバイアス電源を必要とする、多
ピンのＩＣが存在する。そして、半導体試験装置では、
被測定対象物である多ピンのＩＣが多数のバイアス電圧
接続ピンを有する場合、ピンエレクトロニクス７のドラ
イバー８の出力電圧ＶｉＨ・９、ＶｉＬ・10を利用して
いる。あるいは、半導体試験装置に外部の電圧源より多
数のバイアス電圧を供給している。
【０００３】このように、ピンエレクトロニクス７のド
ライバー８の出力電圧ＶｉＨ・９、ＶｉＬ・10を利用す
る場合、次の欠点があった。 （Ａ）出力インピーダンス・マッチング回路の構成であ
るため通常出力抵抗５０オームをもつ。このため、誤差
を生じてしまう。 （Ｂ）高速スイッチング回路の構成であるため帰還回路
系をもたない。このため、バイアス電圧として精度、安
定度ともに十分に満足出来る性能ではなかった。
ライバー８の出力電圧ＶｉＨ・９、ＶｉＬ・10を利用す
る場合、次の欠点があった。 （Ａ）出力インピーダンス・マッチング回路の構成であ
るため通常出力抵抗５０オームをもつ。このため、誤差
を生じてしまう。 （Ｂ）高速スイッチング回路の構成であるため帰還回路
系をもたない。このため、バイアス電圧として精度、安
定度ともに十分に満足出来る性能ではなかった。
【０００４】
【発明が解決しようとする課題】本発明は、上述したよ
うな従来の技術が有する問題点に鑑みてなされるもので
あって、半導体試験装置で被測定対象物である多ピンの
ＩＣの試験を行う際、精度、安定度、電源容量どれも十
分で良質のバイアス電圧を供給できる、半導体試験装置
のバイアス電圧源供給回路を提供するものである。
うな従来の技術が有する問題点に鑑みてなされるもので
あって、半導体試験装置で被測定対象物である多ピンの
ＩＣの試験を行う際、精度、安定度、電源容量どれも十
分で良質のバイアス電圧を供給できる、半導体試験装置
のバイアス電圧源供給回路を提供するものである。
【０００５】
【課題を解決するための手段】半導体試験装置に内蔵の
終端用電圧源ＶＴ・１をＫ４・11とＫ３・３を通してピ
ンエレクトロニクス７の出力側２にバイアス電圧源とし
て出力する回路を設ける。また、ＤＣテストユニット５
との偶発的短絡を防止し、ピンエレクトロニクスと半導
体試験装置に内蔵の終端用電圧源ＶＴ・１との併用を可
能にするため、Ｋ５・12からＫｎ・13を制御するロジッ
ク回路６を設ける。また、高速伝送路４の整合性の悪化
を防止するためＫ４・11をピンエレクトロニクス７の出
力側２にＫ３・３を通して半導体試験装置に内蔵の終端
用電圧源ＶＴ・１と結ぶ回路を設け、Ｋ４・11にＭＯＳ
等の半導体スイッチの利用も可能とした。
終端用電圧源ＶＴ・１をＫ４・11とＫ３・３を通してピ
ンエレクトロニクス７の出力側２にバイアス電圧源とし
て出力する回路を設ける。また、ＤＣテストユニット５
との偶発的短絡を防止し、ピンエレクトロニクスと半導
体試験装置に内蔵の終端用電圧源ＶＴ・１との併用を可
能にするため、Ｋ５・12からＫｎ・13を制御するロジッ
ク回路６を設ける。また、高速伝送路４の整合性の悪化
を防止するためＫ４・11をピンエレクトロニクス７の出
力側２にＫ３・３を通して半導体試験装置に内蔵の終端
用電圧源ＶＴ・１と結ぶ回路を設け、Ｋ４・11にＭＯＳ
等の半導体スイッチの利用も可能とした。
【０００６】
【作用】本発明では半導体試験装置に内蔵の終端用電圧
源ＶＴ・１とピンエレクトロニクス７のドライバー８の
出力電圧ＶｉＨ・９とＶｉＬ・10を併用出来る、制御ロ
ジック回路６を設けた。そのため多種のバイアス電圧が
同時に供給可能となった。また、Ｋ４・11及びＫ３・３
のスイッチによって高速伝送路４の整合性を維持してお
り、本来の性能を悪化させない。
源ＶＴ・１とピンエレクトロニクス７のドライバー８の
出力電圧ＶｉＨ・９とＶｉＬ・10を併用出来る、制御ロ
ジック回路６を設けた。そのため多種のバイアス電圧が
同時に供給可能となった。また、Ｋ４・11及びＫ３・３
のスイッチによって高速伝送路４の整合性を維持してお
り、本来の性能を悪化させない。
【０００７】
【実施例】以下、本発明の実施例について説明する。 （１）半導体試験装置に内蔵の終端用電圧源ＶＴ・１を
Ｋ４・11とＫ３・３を通してピンエレクトロニクス７の
出力側２にバイアス電圧源として出力する回路を設け
た。そのため被測定対象物である多ピンのＩＣにバイア
ス電圧源を自由に供給する事ができ、また従来の電圧源
との併用が可能になった。従って、良質なバイアス電圧
を供給できる。 （２）ＤＣテストユニット５との偶発的短絡を防止し、
ピンエレクトロニクス７と半導体試験装置に内蔵の終端
用電圧源ＶＴ・１との併用を可能にするためＫ５・12か
らＫｎ・13を制御するロジック回路６を設けた。そし
て、制御ロジック回路６とＤＣテストユニット５によっ
て供給するバイアス電圧値の監視、設定、保護を可能と
した。 （３）高速伝送路４との整合性の悪化を防止するためＫ
４・11をピンエレクトロニクス７の出力側２にＫ３・３
を通して半導体試験装置に内蔵の終端用電圧源ＶＴ・１
と結ぶ回路を設けた。 （４）Ｋ４・11にＭＯＳ等の半導体スイッチの利用も可
能とした。 （５）本発明の他の実施例を図２に示す。本実施例で
は、図２に示すＫ４スイッチ11をａ回路14、又はｂ回路
15に挿入しており、ＤＣテストユニット５との間で、制
御を行う必要がない。なお、本実施例の場合は、ａ回路
14では高速伝送路の整合性が悪くなる傾向がある。ま
た、ｂ回路15では安全面の制御を必要とする。しかし、
いずれも条件が整えば使用可能である。
Ｋ４・11とＫ３・３を通してピンエレクトロニクス７の
出力側２にバイアス電圧源として出力する回路を設け
た。そのため被測定対象物である多ピンのＩＣにバイア
ス電圧源を自由に供給する事ができ、また従来の電圧源
との併用が可能になった。従って、良質なバイアス電圧
を供給できる。 （２）ＤＣテストユニット５との偶発的短絡を防止し、
ピンエレクトロニクス７と半導体試験装置に内蔵の終端
用電圧源ＶＴ・１との併用を可能にするためＫ５・12か
らＫｎ・13を制御するロジック回路６を設けた。そし
て、制御ロジック回路６とＤＣテストユニット５によっ
て供給するバイアス電圧値の監視、設定、保護を可能と
した。 （３）高速伝送路４との整合性の悪化を防止するためＫ
４・11をピンエレクトロニクス７の出力側２にＫ３・３
を通して半導体試験装置に内蔵の終端用電圧源ＶＴ・１
と結ぶ回路を設けた。 （４）Ｋ４・11にＭＯＳ等の半導体スイッチの利用も可
能とした。 （５）本発明の他の実施例を図２に示す。本実施例で
は、図２に示すＫ４スイッチ11をａ回路14、又はｂ回路
15に挿入しており、ＤＣテストユニット５との間で、制
御を行う必要がない。なお、本実施例の場合は、ａ回路
14では高速伝送路の整合性が悪くなる傾向がある。ま
た、ｂ回路15では安全面の制御を必要とする。しかし、
いずれも条件が整えば使用可能である。
【０００８】
【発明の効果】本発明は、以上説明したように構成して
いるので、以下に記載するような効果を奏する。 （１）半導体試験装置で被測定対象物である多ピンのＩ
Ｃの試験を行う際、精度、安定度、電源容量どれも十分
で良質のバイアス電圧を供給できるようになった。 （２）被測定対象物である多ピンのＩＣへの多ピン対応
が出来るようになった。 （３）制御ロジック回路６とＤＣテストユニット５によ
って、供給するバイアス電圧値の監視、設定、保護が可
能になった。
いるので、以下に記載するような効果を奏する。 （１）半導体試験装置で被測定対象物である多ピンのＩ
Ｃの試験を行う際、精度、安定度、電源容量どれも十分
で良質のバイアス電圧を供給できるようになった。 （２）被測定対象物である多ピンのＩＣへの多ピン対応
が出来るようになった。 （３）制御ロジック回路６とＤＣテストユニット５によ
って、供給するバイアス電圧値の監視、設定、保護が可
能になった。
【図１】本発明の、実施例によるブロック図を示す。
【図２】本発明の、他の実施例によるブロック図を示
す。
す。
１ 半導体試験装置内蔵の終端用電圧源ＶＴ ２ 出力側 ３ Ｋ３スイッチ ４ 高速伝送路 ５ ＤＣテストユニット ６ 制御ロジック回路 ７ ピンエレクトロニクス ８ ドライバー ９ ＶｉＨ 10 ＶｉＬ 11 Ｋ４スイッチ 12 Ｋ５スイッチ 13 Ｋn スイッチ 14 ａ回路 15 ｂ回路
Claims (1)
- 【請求項１】 終端用電圧源ＶＴ（１）と、整合性のあ
る高速伝送路を持つピンエレクトロニクス（７）とを多
数有する、半導体試験装置に於いて、 当該終端用電圧源ＶＴ（１）と、当該ピンエレクトロニ
クス（７）の出力側（２）との間にリレーＫ４（11）
と、リレーＫ３（３）とを設け、 当該リレーＫ４（11）と、当該リレーＫ３（３）とに制
御信号を供給する、制御ロジック回路（６）を設け、 以上を具備することを特徴とする、半導体試験装置のバ
イアス電圧源供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6052724A JPH07248358A (ja) | 1994-02-25 | 1994-02-25 | 半導体試験装置のバイアス電圧源供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6052724A JPH07248358A (ja) | 1994-02-25 | 1994-02-25 | 半導体試験装置のバイアス電圧源供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07248358A true JPH07248358A (ja) | 1995-09-26 |
Family
ID=12922877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6052724A Pending JPH07248358A (ja) | 1994-02-25 | 1994-02-25 | 半導体試験装置のバイアス電圧源供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07248358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006090752A1 (ja) * | 2005-02-25 | 2006-08-31 | Advantest Corporation | 電流測定装置、試験装置、電流測定方法、および試験方法 |
-
1994
- 1994-02-25 JP JP6052724A patent/JPH07248358A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006090752A1 (ja) * | 2005-02-25 | 2006-08-31 | Advantest Corporation | 電流測定装置、試験装置、電流測定方法、および試験方法 |
| US7576555B2 (en) | 2005-02-25 | 2009-08-18 | Advantest Corporation | Current measuring apparatus, test apparatus, current measuring method and test method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030311 |