JPH07244631A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 直接記憶アクセスコントローラがデータ転送
を行う際に、中央演算処理手段の制御動作が停止せずに
制御処理が継続して、その処理能力を最大限に利用可能
にする。 【構成】 データ転送要求信号Ｓｑに基づいた、ＣＰＵ
側バスライン２０を使用するためのアクティブのバスラ
イン使用権信号Ｓｊと、ＤＭＡＣ側バスライン２１を使
用するためのバスライン使用権要求信号Ｓｉとを調停回
路１７で調停する。この調停では、先取りによってＤＭ
ＡＣ１３からのバスライン使用権が勝り、調停回路１７
からの、アクティブのバスライン使用権許可信号Ｓｍで
ＤＭＡＣ１３を制御動作に設定する。さらに、バスライ
ン使用権許可信号Ｓｋを非アクティブに設定してバッフ
ァ２２を閉じて非動作に設定し、ＤＭＡＣ１３がバスラ
イン２１を使用してメモリ１４のデータをＩ／Ｏ回路２
４を通じて転送する。この場合、ＣＰＵ１１がバスライ
ン２０を通じて、その制御動作を継続して実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ、デジタ
ル構内交換装置のデジタル回線接続用インタフェース装
置などに利用し、ＣＰＵ側と直接記憶アクセスコントロ
ーラ（ＤＭＡＣ）側とに区分けした際のＤＭＡＣ側バス
ライン側の周辺装置をＣＰＵで制御するデータ転送装置
に関する。

【０００２】

【従来の技術】従来、この種のＤＭＡＣ処理方式を採用
するデータ転送装置では、入出力装置を通じてメモリの
記憶データを直接かつ連続した転送を行っている。この
転送はＣＰＵがプログラムに従ってデータ転送を制御す
るプログラム制御方式に比較して、ＣＰＵが制御動作と
データ転送処理動作を行わないため、高速のデータ転送
が可能である。

【０００３】図３は、従来のＤＭＡＣを用いたデータ転
送装置の構成を示すブロック図である。図３において、
この例は、ＣＰＵ１と、ＤＭＡＣ２と、メモリ３と、デ
ジタル信号線に接続されるＩ／Ｏ回路４と、これらを接
続すバスライン５とを有している。

【０００４】次に、図３に示す従来例の動作について説
明する。図４は、この従来例の動作のタイミングチャー
トである。図３及び図４において、ＣＰＵ１はＤＭＡ転
送が必要な制御時に、ＤＭＡＣ２にデータ転送を行うた
めに図４（ａ）に示すデータ（信号）Ｓｄを設定する。
この場合、メモリ３における記憶アドレス及び転送バイ
ト数等を設定する。この後に、Ｉ／Ｏ回路４からのデー
タ転送要求信号Ｓｑに基づいて、ＤＭＡＣ２が図４
（ｂ）に示すＣＰＵ１にホールド指示信号Ｓｃを送出し
て、ＣＰＵ１とバスライン５とを切り離す。

【０００５】次に、ＣＰＵ１から図４（ｃ）に示すＤＭ
Ａ転送信号Ｓｅが送出される。そして、ＤＭＡＣ２の制
御で、メモリ３に予め設定されたデータＳｄに基づいた
記憶アドレス及び転送バイト数の記憶データを、バスラ
イン５及びＩ／Ｏ回路４を通じてデジタル信号線上に、
図４（ｄ）に示すデータ転送信号Ｓｆとして送出（転
送）する。このデータ転送信号Ｓｆの転送が終了する
と、ＤＭＡＣ２からホールド解除指示信号ＳｇをＣＰＵ
１に送出して、ホールドを解除し、ＣＰＵ１がバスライ
ン５を通じて次の制御動作を開始する。

【０００６】このようにバーストによるデータ転送を行
う際にＤＭＡＣ２がバスマスタとして、メモリ３の記憶
データを送出するＤＭＡ転送を実行する。この転送実行
中では、ＣＰＵ１がバスライン５の使用権をＤＭＡＣ２
に明け渡すため、この間はバスライン５を通じたＣＰＵ
１の制御処理が実行が出来なくなる。したがって、当該
装置を装備するデジタル構内交換装置のデジタル回線接
続用インタフェース回路などでの動作が停止してしま
う。この場合、ＣＰＵ１の処理能力が無駄になるため、
この欠点を改善した二つのＣＰＵ装備するデータ転送装
置、いわゆる、デュアルＣＰＵ処理方式のデータ転送装
置が用いられている。

【０００７】図５は、この従来のデュアルＣＰＵ処理方
式のデータ転送装置の構成を示すブロック図である。図
５において、この例は、ＣＰＵ１１と、このＣＰＵ１１
の制御によって、データを記憶し、かつ、読みだされる
メモリ１２と、ＣＰＵ１１の制御動作と別個にデータ転
送を行うＤＭＡＣ１３と、このＤＭＡＣ１３の制御でメ
モリ１２の記憶データを転送するために保持するメモリ
１４と、ＣＰＵ１１の制御動作が停止しないように、Ｄ
ＭＡＣ１３を個別的に制御するＣＰＵ１５と、ＤＭＡＣ
１３及びＣＰＵ１１からの要求信号に基づいて、ＤＭＡ
Ｃ側バスライン又はＣＰＵ側のバスラインの使用権を調
停し、慣用的なオア論理回路で構成される調停回路１７
と、ＣＰＵ１１がメモリ１２に対するデータの記憶かつ
読みだしの制御動作を行うＣＰＵ側バスライン２０とが
設けられている。

【０００８】さらに、ＤＭＡＣ１３がメモリ１４の保持
データを転送するためのＤＭＡＣ側バスライン２１と、
ＣＰＵ側バスライン２０とＤＭＡＣ側バスライン２１と
の間で、その接続又は非接続のインタフェース処理を行
うバッファ２２と、ＣＰＵ側バスライン２０とＤＭＡＣ
側バスライン２１との間で、その接続又は非接続のイン
タフェース処理を行うバッファ２３と、デジタル信号線
に接続されて、入出力信号を処理するためのＩ／Ｏ回路
２４と、ＤＭＡ転送完了をＤＭＡＣ側バスライン２１、
バッファ２２及びＣＰＵ側バスライン２０を通じてＣＰ
Ｕ１１に通知するためのアンドゲート回路２５とを備え
ている。

【０００９】次に、図５に示す従来例の動作について説
明する。この動作ではＣＰＵ１１が当該装置の全体的な
制御を行うとともに、メモリ１２にデータを記憶し、ま
た、記憶データの読みだしを制御している。また、ＣＰ
Ｕ１１は、ＣＰＵ１５との間で、ＤＭＡ転送データのた
めのデータのやり取りを行う。すなわち、ＣＰＵ１１は
ＤＭＡ転送が必要な制御時に、ＣＰＵ１５とのデータの
やり取りを通じてデータ転送に必要なデータ、例えば、
メモリ１２における記憶アドレス及び転送バイト数をメ
モリ１４に設定する。この後、ＣＰＵ１５がＤＭＡＣ１
３でのデータ転送の制御を行う。

【００１０】このＤＭＡ転送を行う場合、まず、Ｉ／Ｏ
回路２４からのデータ転送要求信号Ｓｑに基づいて、Ｄ
ＭＡＣ１３が、調停回路１７に送出するバスライン使用
権信号Ｓｊをアクティブに設定する。調停回路１７はバ
スライン使用権信号Ｓｊと、ＣＰＵ側バスライン２０か
らＤＭＡＣ側バスライン２１のバスライン使用を要求す
るバスライン使用権要求信号Ｓｉとの調停を行う。調停
回路１７はオア論理によって先に入力された信号を通過
させる。いわゆる、先取りによる調停を行う。

【００１１】この調停でバスライン使用権信号Ｓｊを先
取りする。すなわち、ＤＭＡＣ１３からのバスライン使
用権が勝り、ＤＭＡＣ側バスライン２１のバスライン使
用するため、調停回路１７からのバスライン使用権許可
信号Ｓｍをアクティブに設定する。このアクティブ設定
で、バッファ２３が動作し、このバッファ２３に接続さ
れるバスラインを開いて、ＤＭＡＣ側バスライン２１に
接続されるメモリ１４、ＤＭＡＣ１３及びＣＰＵ１５
が、ＤＭＡ転送の制御動作を行う。

【００１２】この場合、ＣＰＵ側バスライン２０のバス
ライン使用権許可信号Ｓｋが非アクティブに設定されて
バッファ２２を非動作に設定し、バッファ２２に接続さ
れるバスラインを閉じる。このバッファ２２が閉じるこ
とによって、ＣＰＵ側バスライン２０とＤＭＡＣ側バス
ライン２１とが切り離され、それぞれ個別的に制御動作
を行う。すなわち、ＤＭＡＣ側バスライン２１を通じ
て、ＤＭＡＣ１３が、予めメモリ１４に設定された記憶
アドレス及び転送バイト数のデータをＩ／Ｏ回路２４を
通じてデジタル信号線上に送出（転送）する処理を実行
する。このＤＭＡ転送中にも、ＣＰＵ１１はＣＰＵ側バ
スライン２０を通じてメモリ１２へのデータの記憶、又
は読みだしなどの処理を継続して実行する。

【００１３】この転送が完了すると調停回路１７からの
バスライン使用権許可信号Ｓｋをアクティブに設定し
て、ＤＭＡ転送中に閉じていたバッファ２２を開いて、
切り離されていたＣＰＵ側バスライン２０とＤＭＡＣ側
バスライン２１を接続する。次に、アクティブに設定さ
れたバスライン使用権許可信号Ｓｋと、ＤＭＡＣ側バス
ライン２１上のメモリ１４からのデータで、オアゲート
回路２５からのアクセス応答信号Ｓｎがアクティブに設
定される。このアクティブのアクセス応答信号ＳｎでＣ
ＰＵ１１が制御動作を開始する。この制御動作では、メ
モリ１２でのデータの記憶、データの読みだし制御動
作、及びＤＭＡ転送が必要な制御時にＣＰＵ１５とのデ
ータのやり取りの制御動作を行う。すなわち、ＤＭＡ転
送前の処理動作状態に戻る。

【００１４】

【発明が解決しようとする課題】上記のような従来例に
あって、図３に示すデータ転送装置では、ＣＰＵ１がバ
スライン５の使用権をＤＭＡＣ２に明け渡して、ＤＭＡ
転送を行う間に、ＣＰＵ１の処理実行が出来なくなり、
制御が停止する。したがって、このようなバーストによ
るデータ転送では、この転送処理時にＣＰＵ１の制御処
理が実行が出来なくなり、このＣＰＵ１の処理能力が無
駄になってしまうという不都合がある。

【００１５】また、図５に示すデュアルＣＰＵ処理方式
によるデータ転送装置では、ＤＭＡＣ１３の制御をＣＰ
Ｕ１５が行うが、ＣＰＵ１１が当該装置の全体的な制御
を行うとともに、ＤＭＡ転送用の管理データのやり取り
をＣＰＵ１５との間で行う。したがって、ＣＰＵ１１は
管理データのやり取りの時間が必要になり、この構成で
もＣＰＵ１１の処理能力を最大限に利用できない。さら
に、二つのＣＰＵ１１，１５を設けているため、その構
成が複雑化して装置規模及び信号処理規模が増大化する
欠点がある。

【００１６】本発明は、このような従来の技術における
課題を解決するものであり、直接記憶アクセスコントロ
ーラがデータ転送を行う際にも、中央演算処理手段の制
御動作が停止せずに制御処理が継続して、その処理能力
が最大限に利用できるとともに、この転送処理が一つの
中央演算処理手段で実行されて、その装置規模及び信号
処理規模の増大を抑えることが出来るデータ転送装置の
提供を目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載のデータ転送装置は、データ転送制御
を行う中央演算処理手段と、中央演算処理手段からのデ
ータを記憶する記憶手段と、データ転送要求により記憶
手段のデータの転送制御を行う直接記憶アクセスコント
ローラと、中央演算処理手段が接続される第１のバスラ
インと、記憶手段及び直接記憶アクセスコントローラが
接続される第２のバスラインと、第１及び第２のバスラ
インとの間を接続し、又は非接続にするバッファと、直
接記憶アクセスコントローラにデータ転送指示が行われ
た際にバッファを非動作に設定して第１及び第２のバス
ラインを切り離し、直接記憶アクセスコントローラが記
憶手段のデータを第２のバスラインを通じて転送し、か
つ、中央演算処理手段が第１のバスラインを通じた制御
を行うためのバッファ制御手段とを備える構成としてい
る。

【００１８】請求項２記載のデータ転送装置は、データ
転送制御を行う中央演算処理手段と、中央演算処理手段
からのデータを記憶する記憶手段と、データ転送要求に
より記憶手段のデータの転送制御を行う直接記憶アクセ
スコントローラと、中央演算処理手段が接続される第１
のバスラインと、記憶手段及び直接記憶アクセスコント
ローラが接続される第２のバスラインと、第１及び第２
のバスラインとの間を接続又は非接続するバッファと、
バッファを動作させ、第１及び第２のバスラインを開い
て中央演算処理手段の制御動作を行うためのバッファ制
御処理手段とを備える構成としている。

【００１９】請求項３記載のデータ転送装置は、バッフ
ァ制御手段は、中央演算処理手段又は直接記憶アクセス
コントローラからの第１又は第２のバスライン使用権要
求信号を調停する調停回路を備え、この調停回路の調停
に基づき、第１及び第２のバスラインを閉じて直接記憶
アクセスコントローラが第１のバスラインを通じたデー
タ転送を実行し、かつ、中央演算処理手段が第２のバス
ラインを通じた制御動作を行うとともに、データ転送転
送の後に、第１及び第２のバスラインを開いて、中央演
算処理手段が第１及び第２のバスラインを通じた制御を
行う構成としている。

【００２０】

【作用】この構成の請求項１，３記載のデータ転送装置
は、直接記憶アクセスコントローラにデータ転送指示が
行われた際に、バッファを調停回路の調停に基づいて非
動作に設定して、第１及び第２のバスラインを切り離
し、転送データを第２のバスラインを通じて転送し、か
つ、中央演算処理手段が第１のバスラインを通じた制御
を実行している。したがって、直接記憶アクセスコント
ローラがデータ転送を行う際にも、中央演算処理手段の
制御動作が停止せずに制御処理が継続して、その処理能
力が最大限に利用可能になる。

【００２１】請求項２，３記載のデータ転送装置は、直
接記憶アクセスコントローラがデータ転送を完了した後
に、バッファを調停回路の調停に基づいて動作させ、第
１及び第２のバスラインを開いて、このバスライン間で
の、中央演算処理手段による制御動作が行われる。した
がって、非転送処理及び転送処理が一つの中央演算処理
手段で実行されて、その装置規模の増大を抑えることが
出来る。

【００２２】

【実施例】次に、本発明のデータ転送装置の実施例を図
面を参照して詳細に説明する。なお、以下の文章及び図
にあって、従前の図５と同一の構成要素には同一の符号
を付した。図１は本発明の実施例の構成を示すブロック
図である。図１において、この例は、この装置全体を制
御するＣＰＵ１１と、このＣＰＵ１１の制御でデータを
記憶し、又は読み出されるメモリ１２と、ＣＰＵ１１の
制御中に当該装置外の装置からのデータ転送要求に基づ
いてデータ転送を行うＤＭＡＣ１３とが設けられてい
る。

【００２３】さらに、メモリ１２からのデータをＣＰＵ
１１の制御で保持し、かつ、ＤＭＡＣ１３のＤＭＡ転送
制御で転送するメモリ１４と、慣用的なオア論理回路で
構成され、ＤＭＡＣ側又はＣＰＵ側のバスラインの使用
権を調停する調停回路１７と、ＣＰＵ１１がメモリ１２
に対するデータ記憶又は読みだしの制御動作を行うため
のＣＰＵ側バスライン２０とが設けられている。

【００２４】さらに、この例はＣＰＵ側バスライン２０
と連続して構成されるＤＭＡＣ側バスライン２１と、Ｃ
ＰＵ側バスライン２０とＤＭＡＣ側バスライン２１との
間に設けられ、動作又は非動作のインタフェース処理で
ＣＰＵ側バスライン２０とＤＭＡＣ側バスライン２１を
切り離し、又は、接続して連続的に動作させるためのバ
ッファ２２と、デジタル通信線路に接続されるＩ／Ｏ回
路２４と、ＤＭＡ転送完了をＤＭＡＣ側バスライン２
１、バッファ２２及びＣＰＵ側バスライン２０を通じて
ＣＰＵ１１に通知するためのアンドゲート回路２５とを
備えている。

【００２５】次に、この実施例の動作について説明す
る。図２は、この実施例の動作のタイミングチャートで
ある。図１及び図２において、まず、ＤＭＡＣ１３がＤ
ＭＡ転送要求を実行する場合について説明する。この場
合、以降で説明するようにＣＰＵ１１はＤＭＡ転送が必
要な制御時にメモリ１４に、転送に必要なメモリ１２の
データ、例えば、記憶アドレス及び転送バイト数等のデ
ータを送出し、この転送するデータをメモリ１４が保持
している。

【００２６】このＤＭＡ転送では、Ｉ／Ｏ回路２４から
の図２中の（ａ）に示す、メモリ１４での保持データの
転送を指示するデータ転送要求信号Ｓｑに基づいて、Ｄ
ＭＡＣ１３が、調停回路１７に対して図２中の（ｂ）に
示すＤＭＡＣ側バスライン２１の使用権を獲得するため
バスライン使用権信号Ｓｊをアクティブに設定する。調
停回路１７が、このアクティブのバスライン使用権信号
Ｓｊと、ＣＰＵ側バスライン２０からＤＭＡＣ側バスラ
イン２１を使用するためにメモリ１２を通じて送出する
図２中の（ｃ）に示すバスライン使用権要求信号Ｓｉと
の調停を行う。調停回路１７はオア論理によって、先に
入力されたアクティブの信号を通過させる。いわゆる、
先取りによって調停を行う。

【００２７】したがって、調停回路１７がバスライン使
用権信号Ｓｊを先取りする調停を行い、ＤＭＡＣ１３か
らのバスライン使用権が勝り、調停回路１７からの図２
中の（ｅ）に示すＤＭＡＣ１３に対するバスライン使用
権許可信号Ｓｍをアクティブに設定する。また、ＣＰＵ
側バスライン２０の図２中の（ｄ）に示すバスライン使
用権許可信号Ｓｋを非アクティブに設定する。この非ア
クティブの設定でバッファ２２を閉じて非動作に設定
し、ＣＰＵ側バスライン２０とＤＭＡＣ側バスライン２
１を切り離す。

【００２８】この後、ＤＭＡＣ１３はメモリ１４の保持
データをＩ／Ｏ回路２４を通じて転送する制御処理を実
行する。すなわち、ＤＭＡＣ１３がＤＭＡＣ側バスライ
ン２１を使用して、メモリ１４に保持している図２中の
（ｆ）に示すデータをＩ／Ｏ回路２４を通じて転送する
制御処理を実行する。

【００２９】このように、ＤＭＡＣ１３がＤＭＡＣ側バ
スライン２１のバスマスタとして、ＤＭＡ転送を行って
いる際にもＣＰＵ１１の制御動作が停止しない。従っ
て、ＤＭＡＣ１３でのＤＭＡ転送処理時にＣＰＵ１１が
メモリ１２へデータを記憶し又は読みだし、及び転送制
御時の処理などの制御動作が継続して実行される。

【００３０】次に、ＣＰＵ１１がＤＭＡＣ側バスライン
２１に接続されるＤＭＡＣ１３を制御するＤＭＡ転送を
行わない場合について説明する。まず、ＣＰＵ１１から
ＣＰＵ側バスライン２０、メモリ１２を通じて調停回路
１７に対し、ＤＭＡＣ側バスライン２１の使用権を獲得
するためのに、バスライン使用権要求信号Ｓｉをアクテ
ィブに設定する。調停回路１７はバスライン使用権要求
信号Ｓｉとバスライン使用権信号Ｓｊとを調停する。す
なわち、先取りによる調停を行い、ＣＰＵ１１からのバ
スライン使用権要求信号Ｓｉが勝るため、バスライン使
用権許可信号Ｓｋをアクティブに設定して、バッファ２
２を動作させる。すなわち、ＣＰＵ側バスライン２０及
びＤＭＡＣ側バスライン２１を連続して動作させて、図
２中の（ｇ）に示すようにＣＰＵ１１を動作状態に設定
する。この場合、ＤＭＡＣ１３へのＤＭＡＣ側バスライ
ン２１の使用を獲得するためのバスライン使用権許可信
号Ｓｍを非アクティブの設定のままにする。

【００３１】この後、アクティブに設定されたバスライ
ン使用権許可信号Ｓｋと、ＤＭＡＣ側バスライン２１上
のメモリ１４からのデータで、オアゲート回路２５から
のアクセス応答信号Ｓｎがアクティブに設定される。こ
のアクティブのアクセス応答信号Ｓｎがバッファ２２、
ＣＰＵ側バスライン２０を通じてＣＰＵ１１に送られ、
ＣＰＵ１１が制御動作を開始する。この制御動作では、
メモリ１２でのデータの記憶、データの読みだし制御動
作、及びＤＭＡ転送が必要な制御時にＣＰＵ１５とのデ
ータのやり取りの制御動作を行う。すなわち、ＤＭＡ転
送前の処理動作状態に戻る。

【００３２】このようにバッファ２２を非動作に設定
し、ＣＰＵ側バスライン２０及びＤＭＡＣ側バスライン
２１を閉じて分離し、ＤＭＡ転送及びＣＰＵ１１の制御
動作を行う。さらに、ＤＭＡ転送後はバッファ２２を動
作に設定してＣＰＵ側バスライン２０及びＤＭＡＣ側バ
スライン２１を開き、ＣＰＵ側バスライン２０を通じて
ＣＰＵ１１がメモリ１２，１４の制御を行う。したがっ
て、一つのＣＰＵ１１でＤＭＡ転送及び、ＤＭＡ転送外
の動作を制御できるようになり、例えば、慣用的なデュ
アルＣＰＵ処理方式に比較して、装置構成が簡素化され
るとともに、制御動作の複雑化を避けることが出来るよ
うになる。

【００３３】

【発明の効果】以上の説明から明らかなように、請求項
１，３記載のデータ転送装置は、直接記憶アクセスコン
トローラにデータ転送指示が行われた際に、バッファを
調停回路の調停に基づいて非動作に設定して、第１及び
第２のバスラインを切り離している。さらに、転送デー
タを第２のバスラインを通じて転送し、かつ、中央演算
処理手段が第１のバスラインを通じた制御を実行してい
るため、直接記憶アクセスコントローラがデータ転送を
行う際にも、中央演算処理手段の制御動作が停止するこ
となく、制御処理が継続して、その処理能力が最大限に
利用可能になるという効果を有する。

【００３４】請求項２，３記載のデータ転送装置は、直
接記憶アクセスコントローラがデータ転送を完了した後
に、バッファを調停回路の調停に基づいて動作させてい
る。そして、第１及び第２のバスラインを開いて、この
バスライン間での、中央演算処理手段による制御動作を
行っているため、非転送処理及び転送処理が一つの中央
演算処理手段で実行されて、その装置規模の増大を抑え
ることが出来るという効果を有する。

【図面の簡単な説明】

【図１】本発明のデータ転送装置の実施例の構成を示す
ブロック図である。

【図２】実施例の動作における処理信号と、そのタイミ
ングを示すタイミングチャートである。

【図３】従来例にあってＤＭＡＣを用いたデータ転送装
置の構成を示すブロック図である。

【図４】図３に示す従来例の動作における処理信号と、
そのタイミングを示すタイミングチャートである。

【図５】従来のデュアルＣＰＵ処理方式のデータ転送装
置の構成を示すブロック図である。

【符号の説明】

１１ ＣＰＵ １２，１４ メモリ １３ ＤＭＡＣ １７ 調停回路 ２０ ＣＰＵ側バスライン ２１ ＤＭＡＣ側バスライン ２２ バッファ ２４ Ｉ／Ｏ回路 ２５ オアゲート回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ転送制御を行う中央演算処理手段
   と、 前記中央演算処理手段からのデータを記憶する記憶手段
   と、 データ転送要求により前記記憶手段のデータの転送制御
   を行う直接記憶アクセスコントローラと、 前記中央演算処理手段が接続される第１のバスライン
   と、 前記記憶手段及び直接記憶アクセスコントローラが接続
   される第２のバスラインと、 前記第１及び第２のバスラインとの間を接続し、又は非
   接続にするバッファと、 前記直接記憶アクセスコントローラにデータ転送指示が
   行われた際に前記バッファを非動作に設定して前記第１
   及び第２のバスラインを切り離し、前記直接記憶アクセ
   スコントローラが前記記憶手段のデータを第２のバスラ
   インを通じて転送し、かつ、中央演算処理手段が第１の
   バスラインを通じた制御を行うためのバッファ制御手段
   とを備えるデータ転送装置。
2. 【請求項２】 データ転送制御を行う中央演算処理手段
   と、 前記中央演算処理手段からのデータを記憶する記憶手段
   と、 データ転送要求により前記記憶手段のデータの転送制御
   を行う直接記憶アクセスコントローラと、 前記中央演算処理手段が接続される第１のバスライン
   と、 前記記憶手段及び直接記憶アクセスコントローラが接続
   される第２のバスラインと、 前記第１及び第２のバスラインとの間を接続又は非接続
   するバッファと、 前記バッファを動作させ、前記第１及び第２のバスライ
   ンを開いて前記中央演算処理手段の制御動作を行うため
   のバッファ制御処理手段とを備えるデータ転送装置。
3. 【請求項３】 バッファ制御手段は、中央演算処理手段
   又は直接記憶アクセスコントローラからの第１又は第２
   のバスライン使用権要求信号を調停する調停回路を備
   え、この調停回路の調停に基づき、第１及び第２のバス
   ラインを閉じて直接記憶アクセスコントローラが第１の
   バスラインを通じたデータ転送を実行し、かつ、中央演
   算処理手段が第２のバスラインを通じた制御動作を行う
   とともに、データ転送転送の後に、第１及び第２のバス
   ラインを開いて、前記中央演算処理手段が第１及び第２
   のバスラインを通じた制御を行うことを特徴とする請求
   項１又は２記載のデータ転送装置。