JPH07240707A - 等化器 - Google Patents
等化器Info
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- JPH07240707A JPH07240707A JP6028348A JP2834894A JPH07240707A JP H07240707 A JPH07240707 A JP H07240707A JP 6028348 A JP6028348 A JP 6028348A JP 2834894 A JP2834894 A JP 2834894A JP H07240707 A JPH07240707 A JP H07240707A
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- Japan
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- output
- equalizer
- tap
- tap coefficient
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 伝送路の急激な変動に対して充分に追従でき
る等化器を実現すること。 【構成】 等化器を構成するトランスバーサル・フィル
タのタップ係数の値を推定する回路を、タップ入力１０
１と、トランスバーサル・フィルタの出力と参照信号と
の差信号１０２と、の積をとり、その積信号をタップ係
数の変動分推定回路１０５に与え、その変動分推定回路
１０５の出力を累積器１１１で累積することによってタ
ップ係数推定値を得るようにする。
る等化器を実現すること。 【構成】 等化器を構成するトランスバーサル・フィル
タのタップ係数の値を推定する回路を、タップ入力１０
１と、トランスバーサル・フィルタの出力と参照信号と
の差信号１０２と、の積をとり、その積信号をタップ係
数の変動分推定回路１０５に与え、その変動分推定回路
１０５の出力を累積器１１１で累積することによってタ
ップ係数推定値を得るようにする。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル無線電話等
の高速符号伝送方式においてマルチパス伝搬によるフェ
ーディング対策として伝送路変動に適応的に追従するト
ランスバーサルフィルタを用いた等化器に関し、特に、
そのフィルタのタップ係数推定回路に関する。
の高速符号伝送方式においてマルチパス伝搬によるフェ
ーディング対策として伝送路変動に適応的に追従するト
ランスバーサルフィルタを用いた等化器に関し、特に、
そのフィルタのタップ係数推定回路に関する。
【０００２】
【従来の技術】ディジタル無線電話等の高速符号伝送方
式においては、マルチパス伝搬による遅延分散が存在
し、それにより、しばしばフェーディングが生じる。そ
うして、移動通信端末においては、そのフェーディング
の影響を受けて受信特性が大きく劣化することがある。
式においては、マルチパス伝搬による遅延分散が存在
し、それにより、しばしばフェーディングが生じる。そ
うして、移動通信端末においては、そのフェーディング
の影響を受けて受信特性が大きく劣化することがある。
【０００３】これを克服するためには、伝送路変動に適
応的に追従する適応型等化器を用いることが有効であ
る。高速変動時に、よりよい等化特性を得るためには、
高速変動に対して十分な追従性が得られていることが重
要である。
応的に追従する適応型等化器を用いることが有効であ
る。高速変動時に、よりよい等化特性を得るためには、
高速変動に対して十分な追従性が得られていることが重
要である。
【０００４】図３はディジタル無線電話等の移動無線通
信端末における等化器を備えた受信系の構成例を示す。
同図において、３０１はアンテナ、３０２は局部発振器
Ａ、３０３は周波数変換器、３０４は帯域通信フィル
タ、３０５は局部発振器Ｂ、３０６は周波数変換器、３
０７は相関器、３０８は同期回路、３０９はＡ／Ｄ変換
器、３１０は等化器、３１１は出力端子である。
信端末における等化器を備えた受信系の構成例を示す。
同図において、３０１はアンテナ、３０２は局部発振器
Ａ、３０３は周波数変換器、３０４は帯域通信フィル
タ、３０５は局部発振器Ｂ、３０６は周波数変換器、３
０７は相関器、３０８は同期回路、３０９はＡ／Ｄ変換
器、３１０は等化器、３１１は出力端子である。
【０００５】アンテナ３０１で受信したＲＦ受信波
（ａ）は周波数変換器３０３の１つの入力に供給され、
そこで、他の入力に供給される局部発振器３０２からの
信号を使ってＩＦ（中間周波）信号（ｂ）に周波数変換
される。
（ａ）は周波数変換器３０３の１つの入力に供給され、
そこで、他の入力に供給される局部発振器３０２からの
信号を使ってＩＦ（中間周波）信号（ｂ）に周波数変換
される。
【０００６】周波数変換器３０３の出力は帯域通過フィ
ルタ３０４を通過させることによって、信号帯域外の雑
音が除かれて帯域制限された信号（ｃ）となる。
ルタ３０４を通過させることによって、信号帯域外の雑
音が除かれて帯域制限された信号（ｃ）となる。
【０００７】このＩＦ信号（ｃ）は、更に周波数変換器
３０６の１入力に供給され、そこで他の入力に供給され
る局部発振器３０５からの信号によって周波数変換され
てベースバンド信号（ｄ）になる。
３０６の１入力に供給され、そこで他の入力に供給され
る局部発振器３０５からの信号によって周波数変換され
てベースバンド信号（ｄ）になる。
【０００８】このベースバンド信号は一方において相関
器３０７に供給されるとともに、他方においてＡ／Ｄ変
換器３０９に供給される。
器３０７に供給されるとともに、他方においてＡ／Ｄ変
換器３０９に供給される。
【０００９】相関器３０７は前述のフェーディングの影
響を除くもので、その出力は同期回路３０８に供給され
る。同期回路３０８はサンプルタイミング信号を発生し
て前述のＡ／Ｄ変換器３０９に供給する。
響を除くもので、その出力は同期回路３０８に供給され
る。同期回路３０８はサンプルタイミング信号を発生し
て前述のＡ／Ｄ変換器３０９に供給する。
【００１０】Ａ／Ｄ変換器３０９はこのサンプルタイミ
ング信号を受けて、周波数変換器３０６から供給されて
来るベースバンド信号をサンプリングし、ディジタル信
号に変換する。ディジタル化された信号は次段の等化器
３１０に供給される。
ング信号を受けて、周波数変換器３０６から供給されて
来るベースバンド信号をサンプリングし、ディジタル信
号に変換する。ディジタル化された信号は次段の等化器
３１０に供給される。
【００１１】次に等化器３１０の詳細について説明する
が、その前に、図３の受信系の信号受信において、本発
明の説明に関係する点について簡単に説明する。
が、その前に、図３の受信系の信号受信において、本発
明の説明に関係する点について簡単に説明する。
【００１２】伝送路を通して送られて来る信号は図４に
示すように既知シンボルから成るトレーニング信号を含
む信号であり、受信系においてはこの既知シンボルを用
いて、後述する等化器３１０のタップ係数を収束させ、
トレーニング信号以降では、トレーニング時に収束させ
たタップ係数を適宜更新することにより、伝送路変動に
追従していくようになっている。
示すように既知シンボルから成るトレーニング信号を含
む信号であり、受信系においてはこの既知シンボルを用
いて、後述する等化器３１０のタップ係数を収束させ、
トレーニング信号以降では、トレーニング時に収束させ
たタップ係数を適宜更新することにより、伝送路変動に
追従していくようになっている。
【００１３】さてここで、等化器の詳細な構成と動作の
説明に入ると、図５は等化器の一構成例であり、線形イ
コライザ（ＬＥ）と云われるものである。
説明に入ると、図５は等化器の一構成例であり、線形イ
コライザ（ＬＥ）と云われるものである。
【００１４】同図において、５０１は信号入力端子、５
０２はトランスバーサル・フィルタ、５０３はシンボル
判定回路、５０４は信号出力端子、５０５は減算器、５
０６はタップ係数推定回路である。
０２はトランスバーサル・フィルタ、５０３はシンボル
判定回路、５０４は信号出力端子、５０５は減算器、５
０６はタップ係数推定回路である。
【００１５】トランスバーサル・フィルタ５０２は直列
に接続した遅延素子Ｔ1 〜Ｔn-1 、遅延素子Ｔ1 〜Ｔ
n-1 からのタップ引き出し線ｔ0 〜ｔn-1 、係数器ｈ0
〜ｈn- 1 、加算器ａ1 〜ａn-1 を含む。
に接続した遅延素子Ｔ1 〜Ｔn-1 、遅延素子Ｔ1 〜Ｔ
n-1 からのタップ引き出し線ｔ0 〜ｔn-1 、係数器ｈ0
〜ｈn- 1 、加算器ａ1 〜ａn-1 を含む。
【００１６】入力端子５０１に供給された直列ディジタ
ル信号は（ｎ−１）個の遅延素子Ｔ 1 〜Ｔn-1 によって
順次遅延され、各遅延素子の入出力端から引き出された
ｎ個のタップｔ0 〜ｔn-1 によって並列に取り出され、
対応する係数器ｈ0 〜ｈn-1によって重み付けがなされ
た後、加算器ａ1 〜ａn-1 によって加算されて１つの信
号としてシンボル判定回路５０３に供給される。
ル信号は（ｎ−１）個の遅延素子Ｔ 1 〜Ｔn-1 によって
順次遅延され、各遅延素子の入出力端から引き出された
ｎ個のタップｔ0 〜ｔn-1 によって並列に取り出され、
対応する係数器ｈ0 〜ｈn-1によって重み付けがなされ
た後、加算器ａ1 〜ａn-1 によって加算されて１つの信
号としてシンボル判定回路５０３に供給される。
【００１７】シンボル判定回路５０３は、トランスバー
サル・フィルタ５０２の出力についてシンボル判定を行
なって、判定結果を出力する。
サル・フィルタ５０２の出力についてシンボル判定を行
なって、判定結果を出力する。
【００１８】トランスバーサル・フィルタの出力（ｂ）
とシンボル判定回路５０３の出力（ｃ）は減算器５０５
において差がとられ、その差信号（ｄ）がタップ係数推
定回路５０６に入力される。タップ係数推定回路５０６
の出力ｅは対応する係数器に印加され、タップ係数が更
新される。
とシンボル判定回路５０３の出力（ｃ）は減算器５０５
において差がとられ、その差信号（ｄ）がタップ係数推
定回路５０６に入力される。タップ係数推定回路５０６
の出力ｅは対応する係数器に印加され、タップ係数が更
新される。
【００１９】タップ係数推定回路の詳細については後ほ
ど説明することとして、次に図６を参照して等化器の他
の構成例について説明する。同図に示されたものは判定
帰還型等化器ＤＦＥと云われるものである。
ど説明することとして、次に図６を参照して等化器の他
の構成例について説明する。同図に示されたものは判定
帰還型等化器ＤＦＥと云われるものである。
【００２０】この等化器の概略の構成は図５の等化器と
同じであり、トランスバーサル・フィルタ６０２、シン
ボル判定回路６０３、減算器６０５、及びタップ係数推
定回路６０６から成っている。
同じであり、トランスバーサル・フィルタ６０２、シン
ボル判定回路６０３、減算器６０５、及びタップ係数推
定回路６０６から成っている。
【００２１】図６の等化器が図５の等化器と相違する点
はトランスバーサル・フィルタの構成にある。図６のト
ランスバーサル・フィルタは入力信号が印加される部分
Ｔ1〜Ｔm-1 と、シンボル判定回路の出力信号が印加さ
れる部分Ｔm 〜Ｔm+k-1 とから成っている。
はトランスバーサル・フィルタの構成にある。図６のト
ランスバーサル・フィルタは入力信号が印加される部分
Ｔ1〜Ｔm-1 と、シンボル判定回路の出力信号が印加さ
れる部分Ｔm 〜Ｔm+k-1 とから成っている。
【００２２】入力信号が印加される部分は、入力信号の
遅延を行なう遅延素子Ｔ1 〜Ｔm-1、それらの遅延素子
の間から引き出されたタップ線ｔ0 〜ｔm-1 、各タップ
出力に係数を乗算する係数器ｈ0 〜ｈm-1 、重み付けさ
れた全タップ出力の総和をとる加算器ａ1 〜ａm-1 から
成る。
遅延を行なう遅延素子Ｔ1 〜Ｔm-1、それらの遅延素子
の間から引き出されたタップ線ｔ0 〜ｔm-1 、各タップ
出力に係数を乗算する係数器ｈ0 〜ｈm-1 、重み付けさ
れた全タップ出力の総和をとる加算器ａ1 〜ａm-1 から
成る。
【００２３】出力が印加される部分は、その信号の遅延
を行なう遅延素子Ｔm 〜Ｔm+k-1 、それらの遅延素子の
間から引き出されたタップ線ｔm 〜ｔm+k-1 、各タップ
出力に係数を乗算する係数器ｈm 〜ｈm+k-1 、重み付け
された全タップ出力を加算し、その和を前述のタップ出
力和と加算する加算器ａm 〜ａm+k-1 から成る。
を行なう遅延素子Ｔm 〜Ｔm+k-1 、それらの遅延素子の
間から引き出されたタップ線ｔm 〜ｔm+k-1 、各タップ
出力に係数を乗算する係数器ｈm 〜ｈm+k-1 、重み付け
された全タップ出力を加算し、その和を前述のタップ出
力和と加算する加算器ａm 〜ａm+k-1 から成る。
【００２４】次に、図７を参照して等化器の更に他の例
について説明する。同図において、７０１は等化器入力
端子、７０２はトランスバーサル・フィルタ、７０３は
系列推定回路、７０４は等化器出力端子、７０５は減算
器、７０６はタップ係数推定回路である。
について説明する。同図において、７０１は等化器入力
端子、７０２はトランスバーサル・フィルタ、７０３は
系列推定回路、７０４は等化器出力端子、７０５は減算
器、７０６はタップ係数推定回路である。
【００２５】系列推定回路７０３の出力がトランスバー
サル・フィルタ７０２の入力に印加され、これが遅延素
子Ｔ1 〜Ｔn-1 によって順次遅延され、この遅延された
信号が遅延素子間から引き出されて並列タップ出力を作
る。これらの並列タップ出力は、対応する係数器ｈ0 〜
ｈn-1 によって係数が乗算された後、加算器ａ1 〜ａ
n-1 によって総和がとられてトランスバーサル・フィル
タ出力に信号（ｂ）を作る。
サル・フィルタ７０２の入力に印加され、これが遅延素
子Ｔ1 〜Ｔn-1 によって順次遅延され、この遅延された
信号が遅延素子間から引き出されて並列タップ出力を作
る。これらの並列タップ出力は、対応する係数器ｈ0 〜
ｈn-1 によって係数が乗算された後、加算器ａ1 〜ａ
n-1 によって総和がとられてトランスバーサル・フィル
タ出力に信号（ｂ）を作る。
【００２６】この信号（ｂ）は等化器入力端子７０１に
入力した信号（ａ）と減算器７０５において差がとら
れ、その差信号（ｃ）が系列推定回路７０３に入力する
ようになっている。
入力した信号（ａ）と減算器７０５において差がとら
れ、その差信号（ｃ）が系列推定回路７０３に入力する
ようになっている。
【００２７】減算器７０５の出力はまた、タップ係数推
定回路７０６に印加され、このタップ係数推定回路は、
減算器７０５からの出力と前記トランスバーサル・フィ
ルタ７０２の遅延タップ出力ｔ0 〜ｔn-1 に基いて、係
数器ｈ0 〜ｈn-1 のためのタップ係数を推定する。
定回路７０６に印加され、このタップ係数推定回路は、
減算器７０５からの出力と前記トランスバーサル・フィ
ルタ７０２の遅延タップ出力ｔ0 〜ｔn-1 に基いて、係
数器ｈ0 〜ｈn-1 のためのタップ係数を推定する。
【００２８】以上、図５，図６及び図７を参照して３つ
の型のトランスバーサル・フィルタを用いた等化器につ
いて説明したが、これらはいずれも、タップ入力とタッ
プ係数の畳み込み和と参照信号の差信号をもとにして、
次のタップ係数を更新するという構造のものである。
の型のトランスバーサル・フィルタを用いた等化器につ
いて説明したが、これらはいずれも、タップ入力とタッ
プ係数の畳み込み和と参照信号の差信号をもとにして、
次のタップ係数を更新するという構造のものである。
【００２９】図５，図６，図７の等化器の相違点は、タ
ップ入力、参照信号、及びタップ係数が何に対応してい
るかによる。これを表１に示す。
ップ入力、参照信号、及びタップ係数が何に対応してい
るかによる。これを表１に示す。
【００３０】
【表１】
【００３１】次に、上述の等化器の説明の中にでてきた
タップ係数推定回路について説明する。この回路は図８
に示すように、タップ入力と差信号（参照信号とトラン
スバーサル・フィルタの出力の差）を入力とし、タップ
係数を出力する回路である。
タップ係数推定回路について説明する。この回路は図８
に示すように、タップ入力と差信号（参照信号とトラン
スバーサル・フィルタの出力の差）を入力とし、タップ
係数を出力する回路である。
【００３２】図８においてはタップ入力端子とタップ係
数推定値出力端子を１本だけ示してあるが、図５，図
６，図７からも明らかなとおり、これらは係数器の数だ
け設けられる。
数推定値出力端子を１本だけ示してあるが、図５，図
６，図７からも明らかなとおり、これらは係数器の数だ
け設けられる。
【００３３】図８において、８０１はトランスバーサル
・フィルタの直列接続された遅延素子の間から取り出さ
れたタップ線が接続されるタップ入力端子であり、８０
２はシンボル判定器の出力とトランスバーサル・フィル
タの出力の差信号や、等化器入力信号とトランスバーサ
ル・フィルタの出力信号の差信号等の参照信号とトラン
スバーサル・フィルタ出力信号の差である差信号が印加
される端子である。
・フィルタの直列接続された遅延素子の間から取り出さ
れたタップ線が接続されるタップ入力端子であり、８０
２はシンボル判定器の出力とトランスバーサル・フィル
タの出力の差信号や、等化器入力信号とトランスバーサ
ル・フィルタの出力信号の差信号等の参照信号とトラン
スバーサル・フィルタ出力信号の差である差信号が印加
される端子である。
【００３４】８０３は乗算器で、その２つの入力に印加
されたタップ入力と差信号の乗算を行なう。８０４は増
幅器で乗算器８０３の出力信号をμ１倍に増幅する。８
０５は累積回路でその入力に供給された信号をＺ-1（但
しＺ＝ｅのiωT乗、上記遅延素子の遅延時間と同じ）毎
に累積する。８０８は出力端子で前述のトランスバーサ
ル・フィルタの係数器の制御端子に接続されていてる。
されたタップ入力と差信号の乗算を行なう。８０４は増
幅器で乗算器８０３の出力信号をμ１倍に増幅する。８
０５は累積回路でその入力に供給された信号をＺ-1（但
しＺ＝ｅのiωT乗、上記遅延素子の遅延時間と同じ）毎
に累積する。８０８は出力端子で前述のトランスバーサ
ル・フィルタの係数器の制御端子に接続されていてる。
【００３５】累積回路８０５は、サンプリング周期に等
しい遅延時間で入力して来る離散的信号をそれ以前に入
力した信号の累積値に加える回路である。
しい遅延時間で入力して来る離散的信号をそれ以前に入
力した信号の累積値に加える回路である。
【００３６】次に、上述の等化器の動作と、タップ係数
推定回路の動作を簡単に説明する。
推定回路の動作を簡単に説明する。
【００３７】図５を参照し、トランスバーサル・フィル
タ５０２の次数をＮ、時点ｊＴ（但し、ｊ＝０，１，
２，‥‥Ｎ、Ｔはサンプリング周期）における入力信号
をｘj、重み係数をａi,j （ｉ＝０，１，２，‥‥Ｎ）
とすると、トランスバーサル・フィルタ５０２の出力ｙ
j は で与えられるので、いま、重み係数ベクトルＡj と、入
力信号ベクトルＸj を Ａj ＝〔ａ0,j,ａ1,j,‥‥, ａN,j 〕T Ｘj ＝〔ｘj,ｘj-1,‥‥, ｘj-N 〕T とすると、トランスバーサル・フィルタの出力は、 Ｙj ＝Ａj T Ｘj ＝Ｘj T Ａj で表わすことができる。
タ５０２の次数をＮ、時点ｊＴ（但し、ｊ＝０，１，
２，‥‥Ｎ、Ｔはサンプリング周期）における入力信号
をｘj、重み係数をａi,j （ｉ＝０，１，２，‥‥Ｎ）
とすると、トランスバーサル・フィルタ５０２の出力ｙ
j は で与えられるので、いま、重み係数ベクトルＡj と、入
力信号ベクトルＸj を Ａj ＝〔ａ0,j,ａ1,j,‥‥, ａN,j 〕T Ｘj ＝〔ｘj,ｘj-1,‥‥, ｘj-N 〕T とすると、トランスバーサル・フィルタの出力は、 Ｙj ＝Ａj T Ｘj ＝Ｘj T Ａj で表わすことができる。
【００３８】このときの目標とする信号値（参照信号、
図５ではシンボル判定回路の出力）がｄj であるとする
と、減算器５０５の出力に出る差信号はεj ＝ｄj −ｙ
j ＝ｄj −Ａj T Ｘj で与えられる。この差信号が図８
の端子８０２に入力し、端子８０１にはＸj が入力する
ので、これらは乗算器８０３によって乗算され、かつ増
幅器８０４によってμ１倍されてその出力に信号μ１ε
j Ｘj を出力する。
図５ではシンボル判定回路の出力）がｄj であるとする
と、減算器５０５の出力に出る差信号はεj ＝ｄj −ｙ
j ＝ｄj −Ａj T Ｘj で与えられる。この差信号が図８
の端子８０２に入力し、端子８０１にはＸj が入力する
ので、これらは乗算器８０３によって乗算され、かつ増
幅器８０４によってμ１倍されてその出力に信号μ１ε
j Ｘj を出力する。
【００３９】この信号は加算器８０６でそれ以前のタッ
プ係数値に加算されるので、新しいタップ係数推定値は
Ａj+1 ＝Ａj ＋μ１εj Ｘj で与えられる。こうして得
られたタップ係数推定値は、対応する係数器の制御入力
に印加され、その係数器による重み付けを変えてフィル
タ特性を最適値になるようにする。
プ係数値に加算されるので、新しいタップ係数推定値は
Ａj+1 ＝Ａj ＋μ１εj Ｘj で与えられる。こうして得
られたタップ係数推定値は、対応する係数器の制御入力
に印加され、その係数器による重み付けを変えてフィル
タ特性を最適値になるようにする。
【００４０】
【発明が解決しようとする課題】上述の従来の等化器
は、いずれも大きく分けてトランスバーサル・フィルタ
部と制御部に分けられており、トランスバーサル・フィ
ルタ部は識別時点とその前後に続くパルス列を保持する
遅延素子Ｔ1 〜Ｔn-1 、各遅延素子に接続された重み付
け回路（係数器ｈ0 〜ｈn-1 ）及び各重み付け回路出力
を合成する加算器ａ 1 〜ａn-1 から構成されており、こ
れらの等化器はＪＤＣ伝送方式の受信系に用いられると
き、フェーディングにより生じた識別時点での符号間干
渉量を最小にする特性を持つように重み付け係数が設定
される。
は、いずれも大きく分けてトランスバーサル・フィルタ
部と制御部に分けられており、トランスバーサル・フィ
ルタ部は識別時点とその前後に続くパルス列を保持する
遅延素子Ｔ1 〜Ｔn-1 、各遅延素子に接続された重み付
け回路（係数器ｈ0 〜ｈn-1 ）及び各重み付け回路出力
を合成する加算器ａ 1 〜ａn-1 から構成されており、こ
れらの等化器はＪＤＣ伝送方式の受信系に用いられると
き、フェーディングにより生じた識別時点での符号間干
渉量を最小にする特性を持つように重み付け係数が設定
される。
【００４１】即ち、トランスバーサル・フィルタのタッ
プ重み量はトレーニング信号に従って最適値になるよう
に設定される。タップ係数の大きさは、図８に示すよう
なタップ係数推定回路によって推定されるが、この推定
は各遅延素子のタップに与えられた信号と、参照信号と
トランスバーサル・フィルタ出力の差信号との積をサン
プリング周期で累積した信号によって与えられる。
プ重み量はトレーニング信号に従って最適値になるよう
に設定される。タップ係数の大きさは、図８に示すよう
なタップ係数推定回路によって推定されるが、この推定
は各遅延素子のタップに与えられた信号と、参照信号と
トランスバーサル・フィルタ出力の差信号との積をサン
プリング周期で累積した信号によって与えられる。
【００４２】従って、この従来の等化器は、応答が遅
く、激しい伝送路変動に追従できない場合がある。
く、激しい伝送路変動に追従できない場合がある。
【００４３】本発明は従来の等化器の上述の欠点を克服
するためになされたものであって、伝送路の急激な変動
に対しても充分に追従できる等化器を実現することを目
的とする。
するためになされたものであって、伝送路の急激な変動
に対しても充分に追従できる等化器を実現することを目
的とする。
【００４４】
【課題を解決するための手段】本発明の等化器は、符号
伝送方式の受信系に用いる等化器であって、直列に接続
された複数の遅延素子と、それらの遅延素子から並列に
取り出されたタップ出力と、各タップ出力に重み付けを
するための係数器と、それらの係数器の出力の総和をと
る加算器と、それらの係数器の重み付けを調整するため
のタップ係数推定回路を備えていて、上記タップ係数推
定回路が、等化器出力と所定の参照信号との差信号と、
上記タップ出力との積を作る乗算器と、該乗算器の出力
が供給されてタップ係数の変動分を推定する変動分推定
回路と、該変動分推定回路の出力が供給され、タップ係
数推定値を出力する累算器とを具備することを特徴とす
る。また、上記変動分推定回路は、その入力に供給され
る離散時間信号を累積する累積器と、該累積器の出力と
上記入力離散時間信号の和をとる加算器を含む回路によ
って構成することができる。
伝送方式の受信系に用いる等化器であって、直列に接続
された複数の遅延素子と、それらの遅延素子から並列に
取り出されたタップ出力と、各タップ出力に重み付けを
するための係数器と、それらの係数器の出力の総和をと
る加算器と、それらの係数器の重み付けを調整するため
のタップ係数推定回路を備えていて、上記タップ係数推
定回路が、等化器出力と所定の参照信号との差信号と、
上記タップ出力との積を作る乗算器と、該乗算器の出力
が供給されてタップ係数の変動分を推定する変動分推定
回路と、該変動分推定回路の出力が供給され、タップ係
数推定値を出力する累算器とを具備することを特徴とす
る。また、上記変動分推定回路は、その入力に供給され
る離散時間信号を累積する累積器と、該累積器の出力と
上記入力離散時間信号の和をとる加算器を含む回路によ
って構成することができる。
【００４５】
【作用】図１に示す本発明のタップ係数推定回路を図８
に示す従来のタップ係数推定回路と比較すると従来の回
路は増幅器μ１の出力が直接累算器１１１に入力してい
るのに対し、本発明のタップ係数推定回路は増幅器μ１
と累算器１１１の間にタップ係数変動分推定回路１０５
が挿入されており、これによってタップ係数の変動分を
推定しているので外部変化に対する応答が速くできるの
で、追従性の良い等化器が得られる。
に示す従来のタップ係数推定回路と比較すると従来の回
路は増幅器μ１の出力が直接累算器１１１に入力してい
るのに対し、本発明のタップ係数推定回路は増幅器μ１
と累算器１１１の間にタップ係数変動分推定回路１０５
が挿入されており、これによってタップ係数の変動分を
推定しているので外部変化に対する応答が速くできるの
で、追従性の良い等化器が得られる。
【００４６】
【実施例】次に図面を参照して本発明のタップ係数推定
回路の一例について説明する。
回路の一例について説明する。
【００４７】図１は本発明のタップ係数推定回路の回路
図である。同図において、１０１は第１の入力端子で、
トランスバーサル・フィルタの直列接続された複数の遅
延素子の各出力から取り出したタップ上の信号が入力さ
れる。
図である。同図において、１０１は第１の入力端子で、
トランスバーサル・フィルタの直列接続された複数の遅
延素子の各出力から取り出したタップ上の信号が入力さ
れる。
【００４８】１０２は第２の入力端子で、トランスバー
サル・フィルタの出力と例えばシンボル判定器の出力等
の参照信号との差信号が印加される端子である。
サル・フィルタの出力と例えばシンボル判定器の出力等
の参照信号との差信号が印加される端子である。
【００４９】１０３は上記タップからの入力信号と差信
号を乗算する乗算器、１０４はその乗算結果をμ１倍す
る増幅器、１０５は本発明により新たに加わった回路で
あってタップ係数の変動分の推定を行なう回路である。
号を乗算する乗算器、１０４はその乗算結果をμ１倍す
る増幅器、１０５は本発明により新たに加わった回路で
あってタップ係数の変動分の推定を行なう回路である。
【００５０】１０６は増幅器１０４の出力をμ２倍する
増幅器、１０７は累積回路で過去の信号の累積値に新入
力を加算する回路である。なお、この回路は加算器１０
８と遅延素子１０９から成る。
増幅器、１０７は累積回路で過去の信号の累積値に新入
力を加算する回路である。なお、この回路は加算器１０
８と遅延素子１０９から成る。
【００５１】１１０は増幅器１０４の出力とタップ係数
変動分を検出する回路１０７の出力との加算を行なう加
算器である。１１１は累算器で加算器１１２と遅延素子
１１３で成る。
変動分を検出する回路１０７の出力との加算を行なう加
算器である。１１１は累算器で加算器１１２と遅延素子
１１３で成る。
【００５２】図１の回路において、点線枠１０５で囲ん
だ部分の回路を除いて、他は図８の回路と同じであるか
ら、ここでは回路の詳細な説明は省略して、相違部分に
ついてのみ以下に説明する。
だ部分の回路を除いて、他は図８の回路と同じであるか
ら、ここでは回路の詳細な説明は省略して、相違部分に
ついてのみ以下に説明する。
【００５３】増幅器１０４の出力には、前述のとおり、
時点ｊＴ以前のタップ入力と差信号の積をμ１倍した信
号が出力されるので、これを増幅器１０６でμ２倍し累
積器１０７で累積すると、累積器には時点ｊＴ以前の信
号の累積値が出力されている。この累積値と増幅器１０
４からの信号を加算器１１０で加算すると、加算器１１
０の出力に現われる信号は現在の信号と過去の信号との
差、即ち変動分であり、これが次段の累積器１１１に入
力することになる。累積器１１１はタップ係数推定値を
この変動分だけ修正した値を次のタップ係数推定値とし
て出力する。
時点ｊＴ以前のタップ入力と差信号の積をμ１倍した信
号が出力されるので、これを増幅器１０６でμ２倍し累
積器１０７で累積すると、累積器には時点ｊＴ以前の信
号の累積値が出力されている。この累積値と増幅器１０
４からの信号を加算器１１０で加算すると、加算器１１
０の出力に現われる信号は現在の信号と過去の信号との
差、即ち変動分であり、これが次段の累積器１１１に入
力することになる。累積器１１１はタップ係数推定値を
この変動分だけ修正した値を次のタップ係数推定値とし
て出力する。
【００５４】以上のとおり、本発明のタップ係数推定回
路は、タップ係数の変動分を推定する回路１０５を備え
ているので、伝送路の急激な変化にも良好に追従するこ
とができる。
路は、タップ係数の変動分を推定する回路１０５を備え
ているので、伝送路の急激な変化にも良好に追従するこ
とができる。
【００５５】図１にその一例を示した本発明のタップ系
列推定回路は、図５，図６及び図７のいずれの等化器に
対しても適用できることは上述の説明から明らかであろ
う。
列推定回路は、図５，図６及び図７のいずれの等化器に
対しても適用できることは上述の説明から明らかであろ
う。
【００５６】図１に示したタップ係数推定回路を図７の
系列推定による等化器に対して適用した場合の等化特性
を、従来の等化器の等化特性と比較して図２に示す。
系列推定による等化器に対して適用した場合の等化特性
を、従来の等化器の等化特性と比較して図２に示す。
【００５７】同図に示す特性は、次に述べる条件のもの
で得られたものである。即ち、伝送路モデルを最大ドッ
プラー周波数８０〔Ｈｚ〕、２波１シンボル遅延レイリ
ーフェーディング・モデルとしたときの平均Ｓ／Ｎ対平
均符号誤り率特性である。
で得られたものである。即ち、伝送路モデルを最大ドッ
プラー周波数８０〔Ｈｚ〕、２波１シンボル遅延レイリ
ーフェーディング・モデルとしたときの平均Ｓ／Ｎ対平
均符号誤り率特性である。
【００５８】同図から明らかなとおり、本発明の等化器
は従来の等化器に比べて平均ビット誤り率が小さくなっ
ている。
は従来の等化器に比べて平均ビット誤り率が小さくなっ
ている。
【００５９】
【発明の効果】本発明の等化器は、ＪＤＣ等の高速符号
伝送方式の受信系に使用した場合、伝送路変動に対する
追従性がよくなり、より精度のよい伝送路推定が実現で
きる。
伝送方式の受信系に使用した場合、伝送路変動に対する
追従性がよくなり、より精度のよい伝送路推定が実現で
きる。
【図１】本発明のタップ係数推定回路の一例の回路図で
ある。
ある。
【図２】従来の等化器と本発明の等化器の等化特性の比
較を示す特性図である。
較を示す特性図である。
【図３】移動無線通信端末における等化器を有する受信
系の構成例を示すブロック図である。
系の構成例を示すブロック図である。
【図４】移動無線通信における信号バーストを示す線図
である。
である。
【図５】等化器の一例を示す回路図である。
【図６】等化器の他の例を示す回路図である。
【図７】等化器の更に他の例を示す回路図である。
【図８】従来のタップ係数推定回路の回路図である。
１０１ トランスバーサル・フィルタのタップに接続さ
れた入力端子 １０２ 参照信号とトランスバーサル・フィルタ出力の
差信号を入力する端子 １０３ 乗算器 １０５ タップ係数変動分推定回路 １１１ 累積器 １１４ タップ係数推定値出力端子
れた入力端子 １０２ 参照信号とトランスバーサル・フィルタ出力の
差信号を入力する端子 １０３ 乗算器 １０５ タップ係数変動分推定回路 １１１ 累積器 １１４ タップ係数推定値出力端子
Claims (2)
- 【請求項１】 符号伝送方式の受信系に用いる等化器で
あって、直列に接続された複数の遅延素子と、それらの
遅延素子から並列に取出されたタップ出力と、各タップ
出力に重み付けをするための係数器と、それらの係数器
の出力の総和をとる加算器と、それらの係数器の重み付
けを調整するためのタップ係数推定回路を備えた等化器
において、 上記タップ係数推定回路が、等化器出力と所定の参照信
号との差信号と、上記タップ出力との積を作る乗算器
と、 該乗算器の出力が供給されてタップ係数の変動分を推定
する変動分推定回路と、 該変動分推定回路の出力が供給され、タップ係数推定値
を出力する累算器と、 を具備することを特徴とする等化器。 - 【請求項２】 請求項１に記載の等化器において、上記
変動分推定回路が、その入力に供給される離散時間信号
を累積する累積器と、該累積器の出力と上記入力離散時
間信号の和をとる加算器を含むことを特徴とする等化
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6028348A JPH07240707A (ja) | 1994-02-25 | 1994-02-25 | 等化器 |
| US08/385,473 US5530721A (en) | 1994-02-25 | 1995-02-08 | Equalizer and terminal device for mobile communications |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6028348A JPH07240707A (ja) | 1994-02-25 | 1994-02-25 | 等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240707A true JPH07240707A (ja) | 1995-09-12 |
Family
ID=12246104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6028348A Pending JPH07240707A (ja) | 1994-02-25 | 1994-02-25 | 等化器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5530721A (ja) |
| JP (1) | JPH07240707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006166402A (ja) * | 2004-05-19 | 2006-06-22 | Matsushita Electric Ind Co Ltd | 波形等化装置、波形等化方法および集積回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5694424A (en) * | 1996-03-15 | 1997-12-02 | Ariyavisitakul; Sirikiat | Pre-cancelling postcursors in decision feedback equalization |
| JPH09284353A (ja) * | 1996-04-18 | 1997-10-31 | Matsushita Commun Ind Co Ltd | 受信機 |
| KR100201776B1 (ko) * | 1996-11-06 | 1999-06-15 | 김영환 | 고리 구조를 갖는 적응 등화기 |
| US7483479B2 (en) | 2004-09-16 | 2009-01-27 | Keyeye Communications | Scaled signal processing elements for reduced filter tap noise |
| US8564352B2 (en) | 2012-02-10 | 2013-10-22 | International Business Machines Corporation | High-resolution phase interpolators |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2755712B2 (ja) * | 1989-08-17 | 1998-05-25 | 株式会社東芝 | ゴースト除去装置およびゴースト除去方法 |
| US5420884A (en) * | 1991-04-11 | 1995-05-30 | Canon Kabushiki Kaisha | Automatic equalizer |
| EP0515761A1 (en) * | 1991-05-31 | 1992-12-02 | International Business Machines Corporation | Adaptive equalization system and method for equalizing a signal into a DCE |
| JPH0563605A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 適応型最尤系列推定受信器 |
| JPH0590904A (ja) * | 1991-09-27 | 1993-04-09 | Nec Corp | 制御信号発生回路 |
| JPH0676477A (ja) * | 1992-08-26 | 1994-03-18 | Hitachi Ltd | 適応等化回路を有するデータ再生装置 |
-
1994
- 1994-02-25 JP JP6028348A patent/JPH07240707A/ja active Pending
-
1995
- 1995-02-08 US US08/385,473 patent/US5530721A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006166402A (ja) * | 2004-05-19 | 2006-06-22 | Matsushita Electric Ind Co Ltd | 波形等化装置、波形等化方法および集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5530721A (en) | 1996-06-25 |
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