JPH07240369A - Microwave, milliwave monolithic integrated circuit - Google Patents
Microwave, milliwave monolithic integrated circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はマイクロ波・ミリ波モノ
リシック集積回路に関し、特にマイクロ波・ミリ波帯の
増幅器、周波数変換器、発振器、逓倍器、変調器、スイ
ッチなどに用いられるモノリシック集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microwave / millimeter wave monolithic integrated circuit, and more particularly to a monolithic integrated circuit used for a microwave / millimeter wave band amplifier, frequency converter, oscillator, multiplier, modulator, switch and the like. Regarding
【０００２】近年、半導体製造技術の高度化が進み、ミ
リ波帯まで使用可能で高性能な、たとえば高電子移動度
トランジスタ（ＨＥＭＴ：High Electron Mobility Tra
nsistor ）のような能動素子が開発されている。一方、
マイクロ波・ミリ波帯においては、回路の小型化、軽量
化、半導体プロセスによる量産性などに優れている点
で、電界効果トランジスタ（ＦＥＴ）などの能動素子と
抵抗やコンデンサなどの受動素子とを同一基板上に集積
化して、ある特定の機能を実現するモノリシック集積回
路が注目されてきている。In recent years, semiconductor manufacturing technology has advanced, and high performance, for example, high electron mobility transistors (HEMTs) that can be used up to the millimeter wave band are available.
nsistor) active devices have been developed. on the other hand,
In the microwave / millimeter wave band, active elements such as field effect transistors (FETs) and passive elements such as resistors and capacitors are used because they are excellent in miniaturization and weight reduction of circuits and mass productivity by semiconductor processes. Attention has been focused on monolithic integrated circuits that are integrated on the same substrate to realize a specific function.
【０００３】[0003]
【従来の技術】図１０は従来のマイクロ波・ミリ波モノ
リシック集積回路の一例を示す図である。図示の回路は
たとえばガリウム・砒素（ＧａＡｓ）からなる半導体基
板の表面上に形成されたものである。この半導体基板の
裏面にはメタルが設けられており、共通の接地（グラン
ド）になっている。2. Description of the Related Art FIG. 10 is a diagram showing an example of a conventional microwave / millimeter wave monolithic integrated circuit. The circuit shown is formed on the surface of a semiconductor substrate made of gallium arsenide (GaAs), for example. A metal is provided on the back surface of this semiconductor substrate, and serves as a common ground.
【０００４】図面の中央に配置されているのは能動素子
１である。この能動素子１はＦＥＴとすることができ、
ゲートＧ、ソースＳおよびドレインＤの各電極を有して
いる。ゲートＧには主信号を伝送する信号伝送線路２が
接続され、ドレインＤにも主信号を伝送するための信号
伝送線路３が接続され、ソースＳはバイアホール４の電
極に接続されていて、能動素子１はソース接地の回路構
成になっている。各信号伝送線路２、３の途中にはＭＩ
Ｍ（Metal-Insulator-Metal ）キャパシタ５、６が設け
られており、直流成分を遮断するためのカップリングコ
ンデンサを構成している。各信号伝送線路２、３にはま
た、インピーダンスを調整するための整合回路用線路で
ある整合オープンスタブ７、８および能動素子１にバイ
アス電圧を印加するためのバイアス線路９、１０が接続
されている。バイアス線路９、１０の信号伝送線路２、
３から使用周波数の１／４波長の長さの位置にはＭＩＭ
キャパシタ１１、１２が設けられており、マイクロ波・
ミリ波モノリシック集積回路が動作する周波数でインピ
ーダンス的にオープンに見えるように、これらＭＩＭキ
ャパシタ１１、１２によって高周波的に接地されてい
る。At the center of the drawing is the active element 1. This active element 1 can be a FET,
It has respective electrodes of a gate G, a source S and a drain D. The gate G is connected to the signal transmission line 2 for transmitting the main signal, the drain D is also connected to the signal transmission line 3 for transmitting the main signal, and the source S is connected to the electrode of the via hole 4. The active element 1 has a circuit configuration in which the source is grounded. MI is provided in the middle of each signal transmission line 2, 3.
M (Metal-Insulator-Metal) capacitors 5 and 6 are provided to form a coupling capacitor for blocking a DC component. Matching open stubs 7 and 8 which are matching circuit lines for adjusting impedance and bias lines 9 and 10 for applying a bias voltage to the active element 1 are connected to the signal transmission lines 2 and 3, respectively. There is. Signal transmission line 2 of bias lines 9 and 10,
3 to 1/4 wavelength of the used frequency at the position of MIM
Capacitors 11 and 12 are provided for microwave
The MIM capacitors 11 and 12 are grounded at a high frequency so that the millimeter-wave monolithic integrated circuit looks impedance-like open at the operating frequency.
【０００５】[0005]
【発明が解決しようとする課題】ところで、マイクロ波
・ミリ波帯で使用されるモノリシック集積回路では、能
動素子の能力が高くなると、使用周波数以外の低い周波
数ではそれ以上に使用周波数よりもかなり高い能力を持
っていることが一般的である。したがって、使用周波数
以外の不要な低い周波数での特性を考慮に入れないでモ
ノリシック集積回路を製作すると、使用周波数以外の低
い周波数で発振してしまう可能性がある。By the way, in the monolithic integrated circuit used in the microwave / millimeter wave band, when the capability of the active element is increased, the frequency is much higher than the used frequency at low frequencies other than the used frequency. It is common to have the ability. Therefore, if a monolithic integrated circuit is manufactured without taking into consideration the characteristics at unnecessary low frequencies other than the used frequency, there is a possibility that the monolithic integrated circuit may oscillate at a low frequency other than the used frequency.
【０００６】また、モノリシック集積回路の低価格化を
考えると、チップサイズをできるだけ小さくする必要が
ある。本発明はこのような点に鑑みてなされたものであ
り、使用周波数以外の不要な低い周波数帯での発振を防
止できる機能を有し、かつチップ面積を小さくすること
ができるマイクロ波・ミリ波モノリシック集積回路を提
供することを目的とする。Further, considering the cost reduction of the monolithic integrated circuit, it is necessary to make the chip size as small as possible. The present invention has been made in view of the above circumstances, and has a function of preventing oscillation in an unnecessary low frequency band other than the used frequency, and a microwave / millimeter wave capable of reducing the chip area. An object is to provide a monolithic integrated circuit.
【０００７】[0007]
【課題を解決するための手段】図１は上記目的を達成す
る第１の発明の原理構成図である。図において、半導体
基板上にマイクロ波・ミリ波帯で動作する能動素子１が
設けられており、その能動素子１の１つの電極はバイア
ホール４の上の電極４ａに接続され、バイアホール４を
介して半導体基板の裏のメタルに接地されている。能動
素子１の信号伝送線路２、３には、使用周波数の１／４
波長の長さを有する１／４波長線路２１、２２が接続さ
れており、その他端にはバイアス電圧を印加するための
バイアス線路９、１０が接続されている。この１／４波
長線路２１、２２の他端にはまた、第１のＭＩＭキャパ
シタ２３、２４の上部電極および抵抗２５、２６の一端
が接続される。さらに、抵抗２５、２６の他端は第１の
ＭＩＭキャパシタ２３、２４より容量の大きい第２のＭ
ＩＭキャパシタ２７、２８の上部電極に接続されてい
る。第１のＭＩＭキャパシタ２３、２４および第２のＭ
ＩＭキャパシタ２７、２８はこれらのいずれの下部電極
もバイアホール４の上の電極４ａに接続されている。FIG. 1 is a block diagram showing the principle of the first invention for achieving the above object. In the figure, an active element 1 that operates in the microwave / millimeter wave band is provided on a semiconductor substrate, and one electrode of the active element 1 is connected to an electrode 4a above a via hole 4 and the via hole 4 is It is grounded to the metal on the back of the semiconductor substrate via. In the signal transmission lines 2 and 3 of the active element 1, 1/4 of the used frequency is used.
Quarter-wave lines 21 and 22 having a wavelength length are connected, and bias lines 9 and 10 for applying a bias voltage are connected to the other ends. The upper electrodes of the first MIM capacitors 23 and 24 and one ends of the resistors 25 and 26 are also connected to the other ends of the quarter wavelength lines 21 and 22, respectively. Further, the other ends of the resistors 25 and 26 have a second M capacity larger than that of the first MIM capacitors 23 and 24.
It is connected to the upper electrodes of the IM capacitors 27 and 28. The first MIM capacitors 23 and 24 and the second MIM
The IM capacitors 27 and 28 have their lower electrodes connected to the electrode 4a above the via hole 4.
【０００８】図６は上記目的を達成する第２の発明の原
理構成図である。図において、半導体基板上にマイクロ
波・ミリ波帯で動作する能動素子１が設けられており、
その能動素子１の１つの電極はバイアホール４の上の電
極４ａに接続され、バイアホール４を介して半導体基板
の裏のメタルに接地されている。能動素子１の信号伝送
線路２、３には、整合回路用線路７ａ、８ａが接続され
ており、その他端にはバイアス電圧を印加するためのバ
イアス線路９、１０が接続されている。この整合回路用
線路７ａ、８ａの他端にはまた、第１のＭＩＭキャパシ
タ２３、２４の上部電極および抵抗２５、２６の一端が
接続される。さらに、抵抗２５、２６の他端は第１のＭ
ＩＭキャパシタ２３、２４より容量の大きい第２のＭＩ
Ｍキャパシタ２７、２８の上部電極に接続されている。
第１のＭＩＭキャパシタ２３、２４および第２のＭＩＭ
キャパシタ２７、２８はこれらのいずれの下部電極もバ
イアホール４の上の電極４ａに接続されている。FIG. 6 is a principle block diagram of a second invention for achieving the above object. In the figure, an active element 1 that operates in a microwave / millimeter wave band is provided on a semiconductor substrate,
One electrode of the active element 1 is connected to the electrode 4a on the via hole 4, and is grounded to the metal on the back of the semiconductor substrate through the via hole 4. Matching circuit lines 7a and 8a are connected to the signal transmission lines 2 and 3 of the active element 1, and bias lines 9 and 10 for applying a bias voltage are connected to the other ends. The other ends of the matching circuit lines 7a and 8a are also connected to the upper electrodes of the first MIM capacitors 23 and 24 and one ends of the resistors 25 and 26. Further, the other ends of the resistors 25 and 26 are connected to the first M
The second MI having a larger capacity than the IM capacitors 23 and 24
It is connected to the upper electrodes of the M capacitors 27 and 28.
First MIM capacitors 23 and 24 and second MIM
Both lower electrodes of the capacitors 27 and 28 are connected to the electrode 4a above the via hole 4.
【０００９】[0009]
【作用】第１の発明の上述の手段によれば、１／４波長
線路２１、２２の他端に接続された第１のＭＩＭキャパ
シタ２３、２４は、使用周波数に対してショートとなる
容量を有し、したがって、１／４波長線路２１、２２に
は信号伝送線路２、３から見ればオープン状態になる。
また、１／４波長線路２１、２２の他端に接続された抵
抗２５、２６および第２のＭＩＭキャパシタ２７、２８
の回路は、第２のＭＩＭキャパシタ２７、２８が第１の
ＭＩＭキャパシタ２３、２４より大きな容量を有して容
量の大きさによりある低周波以上ではショート状態にあ
るので、抵抗接地の回路構成になっている。これによ
り、使用外低周波域では発振防止のための安定化回路に
なっている。According to the above-mentioned means of the first invention, the first MIM capacitors 23 and 24 connected to the other ends of the quarter-wave lines 21 and 22 have capacitances that are short-circuited with respect to the used frequency. Therefore, the 1/4 wavelength lines 21 and 22 are open when viewed from the signal transmission lines 2 and 3.
Further, the resistors 25 and 26 and the second MIM capacitors 27 and 28 connected to the other ends of the quarter wavelength lines 21 and 22.
Since the second MIM capacitors 27 and 28 have a larger capacity than the first MIM capacitors 23 and 24 and are in a short state at a low frequency or higher due to the size of the capacity, the circuit of FIG. Has become. As a result, it is a stabilizing circuit for preventing oscillation in the low frequency range outside the use.
【００１０】第２の発明の上述の手段によれば、整合回
路用線路７ａ、８ａの他端に接続された第１のＭＩＭキ
ャパシタ２３、２４は、使用周波数に対してショートと
なる容量を有し、整合回路用線路７ａ、８ａは能動素子
１から見ると、使用周波数でショートスタブの整合回路
構成になる。また、整合回路用線路７ａ、８ａの他端に
接続された抵抗２５、２６および第２のＭＩＭキャパシ
タ２７、２８の回路は、第２のＭＩＭキャパシタ２７、
２８が第１のＭＩＭキャパシタ２３、２４より大きな容
量を有しているので、抵抗接地の回路構成になってい
る。これにより、使用外低周波域で発振防止用の安定化
回路となるとともに、整合回路を兼用できるのでチップ
面積を小さくすることが可能になる。According to the above-mentioned means of the second invention, the first MIM capacitors 23 and 24 connected to the other ends of the matching circuit lines 7a and 8a have capacitances that are short-circuited with respect to the used frequency. However, the matching circuit lines 7a and 8a have a short stub matching circuit configuration when viewed from the active element 1. Further, the circuit of the resistors 25 and 26 and the second MIM capacitors 27 and 28 connected to the other ends of the matching circuit lines 7a and 8a includes the second MIM capacitor 27,
Since 28 has a larger capacitance than the first MIM capacitors 23 and 24, it has a circuit configuration of resistance grounding. As a result, it becomes a stabilizing circuit for preventing oscillation in the low frequency range outside the use and also serves as a matching circuit, so that the chip area can be reduced.
【００１１】[0011]
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は第１の発明の一実施例を示す構成図であ
る。図において、半導体基板上に設けられた能動素子１
はＴ型ゲートを有し、バイアホール４を介してソース接
地されたＦＥＴとして示してある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the first invention. In the figure, an active element 1 provided on a semiconductor substrate
Is shown as an FET having a T-shaped gate and having its source grounded through via hole 4.
【００１２】能動素子１のゲート側およびドレイン側の
信号伝送線路２、３には、整合オープンスタブ７、８の
他に、使用周波数の１／４波長の長さを有する１／４波
長線路２１、２２がそれぞれ接続されている。１／４波
長線路２１、２２の反対側の端部にはバイアス電圧を印
加するためのバイアス線路９、１０、第１のＭＩＭキャ
パシタ２３、２４および抵抗２５、２６が接続されてい
る。さらに、抵抗２５、２６には第１のＭＩＭキャパシ
タ２３、２４よりも容量の大きな第２のＭＩＭキャパシ
タ２７、２８が直列に接続されている。これら第１のＭ
ＩＭキャパシタ２３、２４および第２のＭＩＭキャパシ
タ２７、２８は、バイアホール４の上の電極４ａに隣接
配置されている。In addition to the matching open stubs 7 and 8, the signal transmission lines 2 and 3 on the gate side and the drain side of the active element 1 have a quarter wavelength line 21 having a length of a quarter wavelength of the operating frequency. , 22 are connected to each other. Bias lines 9 and 10 for applying a bias voltage, first MIM capacitors 23 and 24, and resistors 25 and 26 are connected to the opposite ends of the quarter-wave lines 21 and 22. Further, second MIM capacitors 27 and 28 having a larger capacitance than the first MIM capacitors 23 and 24 are connected in series to the resistors 25 and 26. These first M
The IM capacitors 23 and 24 and the second MIM capacitors 27 and 28 are arranged adjacent to the electrode 4 a above the via hole 4.
【００１３】１／４波長線路２１、２２と第１のＭＩＭ
キャパシタ２３、２４との間の接続は１／４波長線路２
１、２２の端部と第１のＭＩＭキャパシタ２３、２４の
上部電極とを結ぶエアブリッジによって行われている。
同様に、抵抗２５、２６と第２のＭＩＭキャパシタ２
７、２８との間の接続は抵抗２５、２６に１／４波長線
路側と対抗する側に端子として形成されたメタルと第２
のＭＩＭキャパシタ２７、２８の上部電極とを結ぶエア
ブリッジによって行われている。また、第１のＭＩＭキ
ャパシタ２３、２４および第２のＭＩＭキャパシタ２
７、２８はいずれも下部電極がバイアホール４の上の電
極４ａに接続されている。The quarter-wave lines 21, 22 and the first MIM
Connection between capacitors 23 and 24 is 1/4 wavelength line 2
This is performed by an air bridge that connects the ends of Nos. 1 and 22 and the upper electrodes of the first MIM capacitors 23 and 24.
Similarly, the resistors 25 and 26 and the second MIM capacitor 2
7 and 28 are connected to the resistors 25 and 26 by a metal formed as a terminal on the side opposite to the quarter wavelength line side and the second side.
The air bridge connecting the upper electrodes of the MIM capacitors 27 and 28 of FIG. In addition, the first MIM capacitors 23 and 24 and the second MIM capacitor 2
The lower electrodes of both 7 and 28 are connected to the electrode 4a above the via hole 4.
【００１４】上記の構成によれば、１／４波長線路２
１、２２の端部は第１のＭＩＭキャパシタ２３、２４を
介して接地される回路と抵抗２５、２６および第２のＭ
ＩＭキャパシタ２７、２８を介して接地される回路とが
接続された構成になっている。第１のＭＩＭキャパシタ
２３、２４は、使用周波数ではショート状態に近く、使
用周波数以外の低い周波数域ではオープンに近い容量の
ものを用いる。また、抵抗２５、２６が接続された第２
のＭＩＭキャパシタ２７、２８は使用外低周波域ではシ
ョートになる容量のものを用いており、第１のＭＩＭキ
ャパシタ２３、２４よりも容量は大きい。これにより、
使用周波数では１／４波長線路２１、２２を通して第１
のＭＩＭキャパシタ２３、２４の回路が見え、使用外低
周波域では抵抗２５、２６および第２のＭＩＭキャパシ
タ２７、２８が見える。したがって、使用周波数ではバ
イアス回路となり、使用外低周波では発振防止の安定化
回路となる。According to the above configuration, the quarter wavelength line 2
Circuits grounded via the first MIM capacitors 23 and 24 and resistors 25 and 26 and the second M
It is configured to be connected to a circuit grounded via the IM capacitors 27 and 28. As the first MIM capacitors 23 and 24, capacitors having a capacitance that is close to a short state at a used frequency and close to an open at a low frequency range other than the used frequency are used. In addition, the second resistor 25, 26 is connected
The MIM capacitors 27 and 28 having a capacitance that causes a short circuit in the low frequency range outside the use are larger than the capacitances of the first MIM capacitors 23 and 24. This allows
At the used frequency, the first through the quarter-wave lines 21 and 22
The circuits of the MIM capacitors 23 and 24 of FIG. 4 are visible, and the resistors 25 and 26 and the second MIM capacitors 27 and 28 are visible in the low frequency range outside the use. Therefore, it serves as a bias circuit at the used frequency, and serves as a stabilizing circuit for preventing oscillation at the low frequency not used.
【００１５】図２は第１の発明の別の実施例を示す構成
図である。この図によれば、容量の大きい第２のＭＩＭ
キャパシタ２７、２８をバイアホール４の上の電極４ａ
の上に載せた構成を有している。このため、バイアホー
ル４の上の電極４ａと第２のＭＩＭキャパシタ２７、２
８の下部電極とは共通にされ、その分、基板上のスペー
スを節約することができる。なお、作用については、図
１の構成によるものと実質的に差異はない。FIG. 2 is a block diagram showing another embodiment of the first invention. According to this figure, the second MIM having a large capacity
The capacitors 27 and 28 are connected to the electrode 4a on the via hole 4.
It has a configuration placed on top of. Therefore, the electrode 4a on the via hole 4 and the second MIM capacitor 27, 2
The lower electrode of No. 8 is made common, and the space on the substrate can be saved accordingly. The operation is not substantially different from that of the configuration shown in FIG.
【００１６】図３は第１の発明の別の実施例を示す構成
図である。この図によれば、第１のＭＩＭキャパシタ２
３および第２のＭＩＭキャパシタ２７をバイアホール４
の上の電極４ａの上に載せた構成を有している。このた
め、バイアホール４の上の電極４ａと第１のＭＩＭキャ
パシタ２３および第２のＭＩＭキャパシタ２７の下部電
極とは共通にされ、その分、基板上のスペースを節約す
ることができる。もちろん、図示はしないが、第１のＭ
ＩＭキャパシタ２４および第２のＭＩＭキャパシタ２８
についても同じ構成である。なお、作用については、図
１の構成によるものと実質的に差異はない。FIG. 3 is a block diagram showing another embodiment of the first invention. According to this figure, the first MIM capacitor 2
3 and the second MIM capacitor 27 to the via hole 4
It has a configuration of being placed on the electrode 4a on the top. Therefore, the electrode 4a above the via hole 4 and the lower electrodes of the first MIM capacitor 23 and the second MIM capacitor 27 are made common, and the space on the substrate can be saved accordingly. Of course, although not shown, the first M
IM capacitor 24 and second MIM capacitor 28
Also has the same configuration. The operation is not substantially different from that of the configuration shown in FIG.
【００１７】図４は第１の発明のさらに別の実施例を示
す構成図である。この図によれば、半導体基板上に設け
られた能動素子１はＩ型ゲートを有し、バイアホール４
を介してソース接地されたＦＥＴとして示してある。第
１のＭＩＭキャパシタ２３、２４および第２のＭＩＭキ
ャパシタ２７、２８は、１つのバイアホール４の上の電
極４ａに隣接して配置された構成を有している。なお、
作用については、図１の構成によるものと実質的に差異
はない。FIG. 4 is a block diagram showing still another embodiment of the first invention. According to this figure, the active device 1 provided on the semiconductor substrate has an I-type gate, and the via hole 4
It is shown as an FET whose source is grounded via. The first MIM capacitors 23 and 24 and the second MIM capacitors 27 and 28 are arranged adjacent to the electrode 4a on one via hole 4. In addition,
The operation is not substantially different from that of the configuration of FIG.
【００１８】図５は第１の発明の別の実施例を示す構成
図である。この図によれば、図４の構成において、第１
のＭＩＭキャパシタ２３、２４および第２のＭＩＭキャ
パシタ２７、２８を１つのバイアホール４の上の電極４
ａの上に載せた構成を有しており、図示の例では第２の
ＭＩＭキャパシタ２７、２８の誘電体は共通に形成され
ている。このため、バイアホール４の上の電極４ａと第
１のＭＩＭキャパシタ２３、２４および第２のＭＩＭキ
ャパシタ２７、２８の下部電極とは共通にされ、その
分、基板上のスペースを節約することができる。なお、
作用については、図１の構成によるものと実質的に差異
はない。FIG. 5 is a block diagram showing another embodiment of the first invention. According to this figure, in the configuration of FIG.
Of the MIM capacitors 23, 24 and the second MIM capacitors 27, 28 of the electrode 4 on one via hole 4
In the illustrated example, the second MIM capacitors 27 and 28 have a common dielectric. Therefore, the electrode 4a above the via hole 4 and the lower electrodes of the first MIM capacitors 23 and 24 and the second MIM capacitors 27 and 28 are made common, and the space on the substrate can be saved accordingly. it can. In addition,
The operation is not substantially different from that of the configuration of FIG.
【００１９】図６は第２の発明の一実施例を示す構成図
である。図において、半導体基板上に設けられた能動素
子１はＴ型ゲートを有し、バイアホール４を介してソー
ス接地されたＦＥＴとして示してある。FIG. 6 is a block diagram showing an embodiment of the second invention. In the figure, the active element 1 provided on the semiconductor substrate has a T-type gate, and is shown as an FET whose source is grounded via the via hole 4.
【００２０】能動素子１のゲート側およびドレイン側の
信号伝送線路２、３には、整合ショートスタブの一部と
して作用する整合回路用線路７ａ、８ａがそれぞれ接続
されている。この整合回路用線路７ａ、８ａの他端には
バイアス電圧を印加するためのバイアス線路９、１０、
第１のＭＩＭキャパシタ２３、２４および抵抗２５、２
６が接続されている。さらに、抵抗２５、２６には第１
のＭＩＭキャパシタ２３、２４より容量の大きい第２の
ＭＩＭキャパシタ２７、２８が直列に接続されている。
これら第１のＭＩＭキャパシタ２３、２４および第２の
ＭＩＭキャパシタ２７、２８は、バイアホール４の上の
電極４ａに隣接配置されている。Matching circuit lines 7a and 8a, which act as a part of matching short stubs, are connected to the signal transmission lines 2 and 3 on the gate side and the drain side of the active element 1, respectively. Bias lines 9, 10 for applying a bias voltage to the other ends of the matching circuit lines 7a, 8a,
First MIM capacitors 23, 24 and resistors 25, 2
6 is connected. Further, the resistors 25 and 26 have a first
The second MIM capacitors 27 and 28 having a larger capacity than the MIM capacitors 23 and 24 are connected in series.
The first MIM capacitors 23 and 24 and the second MIM capacitors 27 and 28 are arranged adjacent to the electrode 4 a above the via hole 4.
【００２１】整合回路用線路７ａ、８ａと第１のＭＩＭ
キャパシタ２３、２４との間の接続は整合回路用線路７
ａ、８ａの端部と第１のＭＩＭキャパシタ２３、２４の
上部電極とを結ぶエアブリッジによって行われている。
同様に、抵抗２５、２６と第２のＭＩＭキャパシタ２
７、２８との間の接続は抵抗２５、２６に整合回路用線
路側と対抗する側に端子として形成されたメタルと第２
のＭＩＭキャパシタ２７、２８の上部電極とを結ぶエア
ブリッジによって行われている。また、第１のＭＩＭキ
ャパシタ２３、２４および第２のＭＩＭキャパシタ２
７、２８はいずれも下部電極がバイアホール４の上の電
極４ａに接続されている。Matching circuit lines 7a and 8a and the first MIM
The connection between the capacitors 23 and 24 is the matching circuit line 7
This is performed by an air bridge connecting the ends of a and 8a and the upper electrodes of the first MIM capacitors 23 and 24.
Similarly, the resistors 25 and 26 and the second MIM capacitor 2
The connection between 7 and 28 is made by connecting the metal formed as a terminal to the resistors 25 and 26 on the side facing the matching circuit line side and the second side.
The air bridge connecting the upper electrodes of the MIM capacitors 27 and 28 of FIG. In addition, the first MIM capacitors 23 and 24 and the second MIM capacitor 2
The lower electrodes of both 7 and 28 are connected to the electrode 4a above the via hole 4.
【００２２】上記の構成によれば、整合回路用線路７
ａ、８ａの端部は第１のＭＩＭキャパシタ２３、２４を
介して接地される回路と抵抗２５、２６および第２のＭ
ＩＭキャパシタ２７、２８を介して接地される回路とが
接続された構成になっている。第１のＭＩＭキャパシタ
２３、２４は、使用周波数に対してショートとなる容量
を有し、整合回路用線路７ａ、８ａは、能動素子１から
見ると、使用周波数でショートスタブの整合回路構成に
なっている。一方、第２のＭＩＭキャパシタ２７、２８
は第１のＭＩＭキャパシタ２３、２４より大きな容量を
有しているので、ある周波数以上ではショート状態にあ
り、信号伝送線路２、３は抵抗接地の回路構成になる。
これにより、使用周波数ではバイアス回路になり、使用
周波数以外の低い周波数帯においては発振防止の安定化
回路となっている。さらに、整合回路にショートスタブ
を用いているため、整合回路も兼用していることにな
り、一層パターンスペース、すなわちチップ面積を小さ
くすることができる。According to the above configuration, the matching circuit line 7
The ends of a and 8a are connected to the circuit grounded via the first MIM capacitors 23 and 24, the resistors 25 and 26, and the second M.
It is configured to be connected to a circuit grounded via the IM capacitors 27 and 28. The first MIM capacitors 23 and 24 have capacitances that are short-circuited with respect to the used frequency, and the matching circuit lines 7a and 8a have a short stub matching circuit configuration at the used frequency when viewed from the active element 1. ing. On the other hand, the second MIM capacitors 27 and 28
Has a capacitance larger than that of the first MIM capacitors 23 and 24, it is in a short-circuit state at a certain frequency or higher, and the signal transmission lines 2 and 3 have a resistance ground circuit configuration.
As a result, it functions as a bias circuit at the used frequency and a stabilizing circuit for preventing oscillation in the low frequency band other than the used frequency. Further, since the short stub is used for the matching circuit, the matching circuit is also used, and the pattern space, that is, the chip area can be further reduced.
【００２３】図７は第２の発明の別の実施例を示す構成
図である。この図によれば、容量の大きい第２のＭＩＭ
キャパシタ２７、２８をバイアホール４の上の電極４ａ
の上に載せた構成を有している。このため、バイアホー
ル４の上の電極４ａと第２のＭＩＭキャパシタ２７、２
８の下部電極とは共通にされ、その分、基板上のスペー
スを節約することができる。FIG. 7 is a block diagram showing another embodiment of the second invention. According to this figure, the second MIM having a large capacity
The capacitors 27 and 28 are connected to the electrode 4a on the via hole 4.
It has a configuration placed on top of. Therefore, the electrode 4a on the via hole 4 and the second MIM capacitor 27, 2
The lower electrode of No. 8 is made common, and the space on the substrate can be saved accordingly.
【００２４】また、図示はしないが、第１のＭＩＭキャ
パシタ２３、２４および第２のＭＩＭキャパシタ２７、
２８を一緒にバイアホール４の上の電極４ａの上に載せ
た構成にすることもできる。この場合、バイアホール４
の上の電極４ａと第１のＭＩＭキャパシタ２３、２４お
よび第２のＭＩＭキャパシタ２７、２８の下部電極とは
共通にすることができ、基板上のスペースを一層節約す
ることができる。なお、作用については、図６の構成に
よるものと実質的に差異はない。Although not shown, the first MIM capacitors 23, 24 and the second MIM capacitors 27,
It is also possible to have a structure in which 28 is placed together on the electrode 4 a above the via hole 4. In this case, via hole 4
The upper electrode 4a and the lower electrodes of the first MIM capacitors 23 and 24 and the second MIM capacitors 27 and 28 can be made common, and the space on the substrate can be further saved. The operation is not substantially different from that of the configuration of FIG.
【００２５】図８は第２の発明の別の実施例を示す構成
図である。この図によれば、半導体基板上に設けられた
能動素子１はＩ型ゲートを有し、バイアホール４を介し
てソース接地されたＦＥＴとして示してある。第１のＭ
ＩＭキャパシタ２３、２４および第２のＭＩＭキャパシ
タ２７、２８は、１つのバイアホール４の上の電極４ａ
に隣接して配置された構成を有している。FIG. 8 is a block diagram showing another embodiment of the second invention. According to this figure, the active element 1 provided on the semiconductor substrate is shown as an FET having an I-type gate and having its source grounded via the via hole 4. First M
The IM capacitors 23 and 24 and the second MIM capacitors 27 and 28 are connected to the electrode 4 a above one via hole 4.
Has a configuration arranged adjacent to.
【００２６】また、図示はしないが、第１のＭＩＭキャ
パシタ２３、２４および第２のＭＩＭキャパシタ２７、
２８を１つのバイアホール４の上の電極４ａの上に載せ
た構成にすることもできる。この場合、バイアホール４
の上の電極４ａと第１のＭＩＭキャパシタ２３、２４お
よび第２のＭＩＭキャパシタ２７、２８の下部電極とは
共通にすることができ、基板上のスペースを一層節約す
ることができる。なお、作用については、図６の構成に
よるものと実質的に差異はない。Although not shown, the first MIM capacitors 23 and 24 and the second MIM capacitors 27,
28 may be placed on the electrode 4a above one via hole 4. In this case, via hole 4
The upper electrode 4a and the lower electrodes of the first MIM capacitors 23 and 24 and the second MIM capacitors 27 and 28 can be made common, and the space on the substrate can be further saved. The operation is not substantially different from that of the configuration of FIG.
【００２７】図９は第１の発明を６０ＧＨZ 帯周波数変
換器に適用した一実施例を示す構成図である。中間周波
数信号（ＩＦ信号）の周波数は５００ＭＨZ とした。図
において、半導体基板上に設けられた能動素子であるＨ
ＥＭＴ１０１はＴ型ゲートを有し、バイアホール４を介
してソース接地されている。FIG. 9 is a block diagram showing an embodiment in which the first invention is applied to a 60 GHz Z band frequency converter. Frequency of the intermediate frequency signal (IF signal) was 500 mH Z. In the figure, H which is an active element provided on a semiconductor substrate
The EMT 101 has a T-shaped gate, and the source is grounded via the via hole 4.
【００２８】この周波数変換器は、ＲＦ入力線路１３２
よりＭＩＭキャパシタ１０５を介してＨＥＭＴ１０１の
ゲートから入力させ、ローカル信号をローカル入力線路
１３３よりＭＩＭキャパシタ１０６を介してＨＥＭＴ１
０１のドレインから入力させ、ＩＦ信号をＩＦ出力線路
１３４よりＭＩＭキャパシタ１３１を介してＨＥＭＴ１
０１のドレインから取り出す、ローカルドレイン注入型
ＨＥＭＴ周波数変換器である。This frequency converter has an RF input line 132.
From the gate of the HEMT 101 via the MIM capacitor 105, and a local signal from the local input line 133 via the MIM capacitor 106 to the HEMT 1
01 from the drain and the IF signal from the IF output line 134 through the MIM capacitor 131.
01 is a HEMT frequency converter of the local drain injection type taken out from the drain of 01.
【００２９】ＨＥＭＴ１０１のゲート側およびドレイン
側の信号線路２、３には、ＲＦ信号およびローカル信号
整合用の整合オープンスタブ１０７、１０８の他に、使
用周波数である６０ＧＨZ 付近で１／４波長の長さとな
る１／４波長線路２１、２２がそれぞれ接続されてい
る。ゲート側の１／４波長線路２１の反対側の端部には
第１のＭＩＭキャパシタ２３、抵抗２５およびスパイラ
ルインダクタ１３５が接続されている。また、ドレイン
側の１／４波長線路２２の反対側の端部には第１のＭＩ
Ｍキャパシタ２４、抵抗２６、高抵抗１２９およびＩＦ
信号取り出し用のＭＩＭキャパシタ１３１が接続されて
いる。さらに、抵抗２５、２６には第１のＭＩＭキャパ
シタ２３、２４よりも容量の大きな第２のＭＩＭキャパ
シタ２７、２８が直列に接続され、ＭＩＭキャパシタ１
３１の下部電極にはＩＦ出力線路が接続され、高抵抗１
２９にはドレインバイアス電圧を印加するためのバイア
ス線路１１０が接続され、スパイラルインダクタ１３５
にはＩＦ接地用のＭＩＭキャパシタ１３０が接続されて
いる。また、ＭＩＭキャパシタ１３０の上部電極にはゲ
ートバイアス電圧を印加するためのバイアス線路１０９
が接続されている。これら第１のＭＩＭキャパシタ２
３、２４の下部電極および第２のＭＩＭキャパシタ２
７、２８の下部電極はバイアホール４の上の電極と共用
化されている。ＭＩＭキャパシタ１３０は、ＭＩＭキャ
パシタ１３０の下部電極とバイアホール４の上の電極が
共用化されていて接地されている。[0029] signal lines 2 and 3 of the gate and drain sides of the HEMT101, in addition to matching the open stub 107 and 108 for RF signal and the local signal matching, 60GH Z around at quarter wavelength is used Frequency The quarter-wave lines 21 and 22 each having a length are connected to each other. The first MIM capacitor 23, the resistor 25, and the spiral inductor 135 are connected to the end portion on the opposite side of the 1/4 wavelength line 21 on the gate side. In addition, a first MI is provided at the opposite end of the drain side ¼ wavelength line 22.
M capacitor 24, resistance 26, high resistance 129 and IF
A MIM capacitor 131 for extracting a signal is connected. Further, the resistors 25 and 26 are connected in series with the second MIM capacitors 27 and 28 having a larger capacity than the first MIM capacitors 23 and 24, respectively.
An IF output line is connected to the lower electrode of 31, and a high resistance 1
Bias line 110 for applying a drain bias voltage is connected to 29, and spiral inductor 135
An MIM capacitor 130 for IF grounding is connected to. Further, a bias line 109 for applying a gate bias voltage is applied to the upper electrode of the MIM capacitor 130.
Are connected. These first MIM capacitors 2
Lower electrodes of 3, 24 and second MIM capacitor 2
The lower electrodes 7 and 28 are shared with the electrode above the via hole 4. The lower electrode of the MIM capacitor 130 and the electrode above the via hole 4 are shared and the MIM capacitor 130 is grounded.
【００３０】１／４波長線路２１、２２と第１のＭＩＭ
キャパシタ２３、２４との間の接続は１／４波長線路２
１、２２の端部と第１のＭＩＭキャパシタ２３、２４の
上部電極を結ぶエアブリッジによって行われている。同
様に、抵抗２５、２６と第２のＭＩＭキャパシタ２７、
２８との接続は抵抗２５、２６に１／４波長線路側と対
抗する側に端子として形成されたメタルと第２のＭＩＭ
キャパシタ２７、２８の上部電極とを結ぶエアブリッジ
によって行われる。同様に、スパイラルインダクタ１３
５とＭＩＭキャパシタ１３０の上部電極との接続、１／
４波長線路２２とＭＩＭキャパシタ１３１の上部電極と
の接続、およびゲートバイアス線路１０９とＭＩＭキャ
パシタ１３０の上部電極との接続にもエアブリッジを用
いている。The quarter-wave lines 21, 22 and the first MIM
Connection between capacitors 23 and 24 is 1/4 wavelength line 2
This is performed by an air bridge that connects the ends of Nos. 1 and 22 and the upper electrodes of the first MIM capacitors 23 and 24. Similarly, the resistors 25 and 26 and the second MIM capacitor 27,
28 is connected to the resistors 25 and 26 by a metal formed as a terminal on the side facing the quarter wavelength line side and the second MIM.
This is performed by an air bridge connecting the upper electrodes of the capacitors 27 and 28. Similarly, the spiral inductor 13
5 and the upper electrode of the MIM capacitor 130, 1 /
An air bridge is also used to connect the four-wavelength line 22 and the upper electrode of the MIM capacitor 131, and to connect the gate bias line 109 and the upper electrode of the MIM capacitor 130.
【００３１】第１のＭＩＭキャパシタ２３、２４は６０
ＧＨZ 付近ではショート状態に近く、６０ＧＨZ より低
い周波数帯（例えば３０ＧＨZ 以下）ではオープンにな
るような容量のものを用いている。抵抗２５、２６に接
続された第２のＭＩＭキャパシタ２７、２８は第１のＭ
ＩＭキャパシタよりも容量は大きく、ＩＦ周波数ではオ
ープンに見え、ＩＦ周波数よりも高い周波数（例えば１
０ＧＨZ 以上）ではショートに見えるキャパシタであ
る。また、スパイラルインダクタ１３５は、ＩＦ周波数
よりも高い周波数（例えば１０ＧＨZ 以上）では高イン
ピーダンスになるものである。ＭＩＭキャパシタ１３０
およびＭＩＭキャパシタ１３１はＩＦ周波数でショート
となる容量のキャパシタである。The first MIM capacitors 23 and 24 are 60
Near the short state in the vicinity of GH Z, it is used as a capacity such that the open at 60GH Z lower frequency band (e.g. 30GH Z below). The second MIM capacitors 27, 28 connected to the resistors 25, 26 are
It has a larger capacitance than the IM capacitor, appears open at the IF frequency, and has a higher frequency than the IF frequency (eg 1
0GH Z above) is a capacitor which is visible to short in. Further, the spiral inductor 135 is made of a high in higher frequency than the IF frequency (e.g. 10GH Z or higher) impedance. MIM capacitor 130
The MIM capacitor 131 is a capacitor having a capacitance that causes a short circuit at the IF frequency.
【００３２】上記の構成により、ゲート側回路では、信
号伝送線路２から１／４波長線路２１以降の回路を見た
場合、６０ＧＨZ 付近の周波数では１／４波長線路２
１、第１のＭＩＭキャパシタ２３およびバイアホール４
で接地される回路によりオープンとなってバイアス回路
として働き、ＩＦ周波数よりも高く６０ＧＨZ よりも低
い周波数帯（例えば１０〜３０ＧＨZ ）では抵抗２５
で、第２のＭＩＭキャパシタおよびバイアホール４を介
し接地された回路となって発振防止の安定化回路とな
り、ＩＦ周波数ではＭＩＭキャパシタ１３０およびバイ
アホール４で接地されショートとなっている。また、ド
レイン側回路では、信号伝送線路３から１／４波長線路
２２以降の回路を見た場合、６０ＧＨZ 付近の周波数で
は、ゲート側と同様にバイアス回路として働き、ＩＦ周
波数よりも高く６０ＧＨZ よりも低い周波数帯（例えば
１０〜３０ＧＨZ ）でも、ゲート側と同様に発振防止の
安定化回路となり、ＩＦ周波数では、高抵抗１２９が接
続されているためドレインバイアス線路は見えず、ＭＩ
Ｍキャパシタ１３１を介しＩＦ信号を取り出すことが出
来る回路となっている。[0032] By the above configuration, the gate-side circuit, when viewed circuitry from the signal transmission line 2 the 1/4 wavelength line 21 after a quarter wavelength at a frequency near 60GH Z line 2
1, first MIM capacitor 23 and via hole 4
In acts as a bias circuit becomes open by the circuit to be grounded, a frequency band lower than the higher 60GH Z than IF frequency (e.g. 10~30GH Z) in the resistor 25
Then, the circuit is grounded through the second MIM capacitor and the via hole 4, and becomes a stabilizing circuit for preventing oscillation. At the IF frequency, the circuit is grounded by the MIM capacitor 130 and the via hole 4 and short-circuited. Further, the drain-side circuit, when viewed circuitry from the signal transmission line 3 the 1/4 wavelength line 22 and later, at frequencies near 60GH Z, serves as a bias circuit similar to the gate side, higher than the IF frequency 60GH Z But lower frequency band than (e.g. 10~30GH Z), becomes a stabilizing circuit similarly prevent oscillation and the gate side, the IF frequency, the drain bias line for high resistance 129 is connected is transparent, MI
It is a circuit that can take out an IF signal via the M capacitor 131.
【００３３】[0033]
【発明の効果】以上説明したように本発明では、信号伝
送線路を、１／４波長の長さを有する線路、容量の異な
る２つのＭＩＭキャパシタおよびバイアホールを用いて
接地し、これらのＭＩＭキャパシタの内、容量の大きい
方のＭＩＭキャパシタには抵抗を直列に接続するように
構成した。この構成により、使用周波数でバイアス回路
となり、使用外低周波域で発振防止の安定化回路として
作用することができるようになる。また、整合回路にシ
ョートスタブを用いることで、整合回路を上記構成に兼
用させることができる。As described above, according to the present invention, a signal transmission line is grounded using a line having a length of ¼ wavelength, two MIM capacitors having different capacities and via holes, and these MIM capacitors are grounded. Among them, the MIM capacitor having the larger capacitance is connected with a resistor in series. With this configuration, it becomes a bias circuit at the used frequency and can act as a stabilizing circuit for preventing oscillation in the low frequency range outside the used range. Further, by using the short stub for the matching circuit, the matching circuit can be used for the above configuration.
【図１】第１の発明の一実施例を示す構成図である。FIG. 1 is a configuration diagram showing an embodiment of a first invention.
【図２】第１の発明の別の実施例を示す構成図である。FIG. 2 is a configuration diagram showing another embodiment of the first invention.
【図３】第１の発明の別の実施例を示す構成図である。FIG. 3 is a configuration diagram showing another embodiment of the first invention.
【図４】第１の発明の別の実施例を示す構成図である。FIG. 4 is a configuration diagram showing another embodiment of the first invention.
【図５】第１の発明の別の実施例を示す構成図である。FIG. 5 is a configuration diagram showing another embodiment of the first invention.
【図６】第２の発明の一実施例を示す構成図である。FIG. 6 is a configuration diagram showing an embodiment of the second invention.
【図７】第２の発明の別の実施例を示す構成図である。FIG. 7 is a configuration diagram showing another embodiment of the second invention.
【図８】第２の発明の別の実施例を示す構成図である。FIG. 8 is a configuration diagram showing another embodiment of the second invention.
【図９】第１の発明を周波数変換器に適用した一実施例
を示す構成図である。FIG. 9 is a configuration diagram showing an embodiment in which the first invention is applied to a frequency converter.
【図１０】従来のマイクロ波・ミリ波モノリシック集積
回路の一例を示す図である。FIG. 10 is a diagram showing an example of a conventional microwave / millimeter wave monolithic integrated circuit.
１ 能動素子 ２，３ 信号伝送線路 ４ バイアホール ４ａ バイアホールの上の電極 ７，８ 整合オープンスタブ ７ａ，８ａ 整合回路用線路 ９，１０ バイアス線路 ２１，２２ １／４波長線路 ２３，２４ 第１のＭＩＭキャパシタ ２５，２６ 抵抗 ２７，２８ 第２のＭＩＭキャパシタ １０１ ＨＥＭＴ（Ｔ型ゲート） １０５，１０６ ＭＩＭキャパシタ １０７，１０８ 整合オープンスタブ １０９ ゲートバイアス線路 １１０ ドレインバイアス線路 １２９ 高抵抗 １３０，１３１ ＭＩＭキャパシタ １３２ ＲＦ入力線路 １３３ ローカル入力線路 １３４ ＩＦ出力線路 １３５ スパイラルインダクタ 1 Active element 2,3 Signal transmission line 4 Via hole 4a Electrode on via hole 7,8 Matching open stub 7a, 8a Matching circuit line 9,10 Bias line 21,22 1/4 wavelength line 23,24 1st MIM capacitor 25, 26 resistance 27, 28 second MIM capacitor 101 HEMT (T-type gate) 105, 106 MIM capacitor 107, 108 matching open stub 109 gate bias line 110 drain bias line 129 high resistance 130, 131 MIM capacitor 132 RF input line 133 Local input line 134 IF output line 135 Spiral inductor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095 Ｈ０１Ｐ 5/02 Ａ Ｈ０３Ｆ 3/60 (72)発明者 齊藤 民雄 神奈川県横浜市保土ヶ谷区神戸町134番地 株式会社ミリウェイブ内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Reference number within the agency FI Technical indication location H01L 27/095 H01P 5/02 A H03F 3/60 (72) Inventor Tamio Saito Hodogaya, Yokohama City, Kanagawa Prefecture 134 Kobe-cho, Ward Inside Milliwave Co., Ltd.
Claims (6)
（１）と、前記半導体基板の表面に形成された電極に前
記半導体基板の裏面に形成された接地電極を電気的に接
続するバイアホール（４）とを少なくとも備えたマイク
ロ波・ミリ波モノリシック集積回路において、 一端が前記能動素子の信号伝送線路に接続され、他端に
はバイアス電圧を印加するバイアス線路が接続された、
１／４波長線路（２１，２２）と、 上部電極が前記１／４波長線路の他端に接続され、下部
電極が前記バイアホールの電極に接続された第１のＭＩ
Ｍキャパシタ（２３，２４）と、 一端が前記１／４波長線路の他端に接続された抵抗（２
５，２６）と、 上部電極が前記抵抗の他端に接続され、下部電極が前記
バイアホールの電極に接続される、容量が前記第１のＭ
ＩＭキャパシタより大きい第２のＭＩＭキャパシタ（２
７，２８）と、 を備えていることを特徴とするマイクロ波・ミリ波モノ
リシック集積回路。1. A via hole (4) for electrically connecting an active element (1) provided on a semiconductor substrate and an electrode formed on the front surface of the semiconductor substrate to a ground electrode formed on the back surface of the semiconductor substrate. ) And a microwave / millimeter-wave monolithic integrated circuit having at least one end, one end of which is connected to the signal transmission line of the active element, and the other end of which is connected to a bias line for applying a bias voltage,
A quarter wave line (21, 22) and a first MI in which an upper electrode is connected to the other end of the quarter wave line and a lower electrode is connected to an electrode of the via hole.
An M capacitor (23, 24) and a resistor (2 having one end connected to the other end of the quarter wavelength line)
5, 26), the upper electrode is connected to the other end of the resistor, and the lower electrode is connected to the electrode of the via hole, and the capacitance is the first M
The second MIM capacitor (2
7, 28), and a microwave / millimeter wave monolithic integrated circuit characterized by the following.
４）および前記第２のＭＩＭキャパシタ（２７，２８）
は、その少なくとも一方の下部電極が前記半導体基板の
表面に形成されたバイアホールの上の電極と共用されて
いることを特徴とする請求項１記載のマイクロ波・ミリ
波モノリシック集積回路。2. The first MIM capacitor (23, 2)
4) and the second MIM capacitors (27, 28)
2. The microwave / millimeter wave monolithic integrated circuit according to claim 1, wherein at least one of the lower electrodes is also used as an electrode above a via hole formed on the surface of the semiconductor substrate.
３，２４）および２つの前記第２のＭＩＭキャパシタ
（２７，２８）は、その少なくとも一方の下部電極が前
記半導体基板の表面に形成されたバイアホールの上の１
つの電極と共用されていることを特徴とする請求項１記
載のマイクロ波・ミリ波モノリシック集積回路。3. Two said first MIM capacitors (2
3, 24) and the two second MIM capacitors (27, 28) have at least one lower electrode formed on a via hole formed on the surface of the semiconductor substrate.
The microwave / millimeter wave monolithic integrated circuit according to claim 1, wherein the microwave / millimeter wave monolithic integrated circuit is shared by two electrodes.
（１）と、前記半導体基板の表面に形成された電極に前
記半導体基板の裏面に形成された接地電極を電気的に接
続するバイアホール（４）とを少なくとも備えたマイク
ロ波・ミリ波モノリシック集積回路において、 一端が前記能動素子の信号伝送線路に接続され、他端に
はバイアス電圧を印加するバイアス線路が接続された、
整合回路用線路（７ａ，８ａ）と、 上部電極が前記整合回路用線路の他端に接続され、下部
電極が前記バイアホールの電極に接続された第１のＭＩ
Ｍキャパシタ（２３，２４）と、 一端が前記整合回路用線路の他端に接続された抵抗（２
５，２６）と、 上部電極が前記抵抗の他端に接続され、下部電極が前記
バイアホールの電極に接続され、容量が前記第１のＭＩ
Ｍキャパシタより大きな第２のＭＩＭキャパシタ（２
７，２８）と、 を備えていることを特徴とするマイクロ波・ミリ波モノ
リシック集積回路。4. A via hole (4) for electrically connecting an active element (1) provided on a semiconductor substrate and an electrode formed on the front surface of the semiconductor substrate to a ground electrode formed on the back surface of the semiconductor substrate. ) And a microwave / millimeter-wave monolithic integrated circuit having at least one end, one end of which is connected to the signal transmission line of the active element, and the other end of which is connected to a bias line for applying a bias voltage,
A matching circuit line (7a, 8a), and a first MI having an upper electrode connected to the other end of the matching circuit line and a lower electrode connected to the via hole electrode.
M capacitors (23, 24) and resistors (2 having one end connected to the other end of the matching circuit line)
5, 26), the upper electrode is connected to the other end of the resistor, the lower electrode is connected to the electrode of the via hole, and the capacitance is the first MI.
The second MIM capacitor (2
7, 28), and a microwave / millimeter wave monolithic integrated circuit characterized by the following.
４）および前記第２のＭＩＭキャパシタ（２７，２８）
は、その少なくとも一方の下部電極が前記半導体基板の
表面に形成されたバイアホールの上の電極と共用されて
いることを特徴とする請求項４記載のマイクロ波・ミリ
波モノリシック集積回路。5. The first MIM capacitor (23, 2)
4) and the second MIM capacitors (27, 28)
5. The microwave / millimeter-wave monolithic integrated circuit according to claim 4, wherein at least one lower electrode is shared with an electrode above a via hole formed on the surface of the semiconductor substrate.
３，２４）および２つの前記第２のＭＩＭキャパシタ
（２７，２８）は、その少なくとも一方の下部電極が前
記半導体基板の表面に形成されたバイアホールの上の１
つの電極と共用されていることを特徴とする請求項４記
載のマイクロ波・ミリ波モノリシック集積回路。6. Two said first MIM capacitors (2
3, 24) and the two second MIM capacitors (27, 28) have at least one lower electrode formed on a via hole formed on the surface of the semiconductor substrate.
The microwave / millimeter wave monolithic integrated circuit according to claim 4, wherein the microwave / millimeter wave monolithic integrated circuit is shared by two electrodes.
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1994
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