JP3438953B2 - Bias circuit - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は所定の周波数の信号を処
理する信号処理回路にバイアス電圧を印加するためのバ
イアス回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias circuit for applying a bias voltage to a signal processing circuit which processes a signal having a predetermined frequency.
【0002】[0002]
【従来の技術】自動車電話が世界各地で商用に供される
ようになったのを契機に、将来に向けて移動体通信が脚
光を浴び続けている。移動体通信は非常に広い分野を占
め、自動車電話、業務用無線、マルチチャネルアクセス
(MCA)、パーソナル無線など多種多様なものが存在
し、それぞれが近年急速に発展している。このため、こ
れらの通信のために非常に多くの周波数の電波が必要と
なり、移動体通信で使用される電波の周波数は800〜
900MHzから準マイクロ波帯へと移行されつつあ
る。そのため、携帯機に用いられる増幅器、ミキサ等の
信号処理回路はマイクロ波集積回路で構成される。マイ
クロ波集積回路は、半導体等からなる誘電体基板上に能
動素子および受動素子が形成されている。能動素子とし
ては電界効果型トランジスタ(以下、FETと呼ぶ)等
があり、受動素子としては配線等の分布定数回路やイン
ダクタ、キャパシタ等の集中定数回路がある。2. Description of the Related Art Mobile communication continues to be in the limelight for the future, as car telephones have come into commercial use all over the world. Mobile communication occupies a very wide field, and there are various types such as car phones, commercial radios, multi-channel access (MCA), and personal radios, and each of them has been rapidly developing in recent years. For this reason, radio waves of a very large number of frequencies are required for these communications, and the frequency of radio waves used in mobile communication is 800 to
It is moving from 900 MHz to the quasi-microwave band. Therefore, a signal processing circuit such as an amplifier and a mixer used in the portable device is composed of a microwave integrated circuit. In a microwave integrated circuit, an active element and a passive element are formed on a dielectric substrate made of semiconductor or the like. The active element includes a field effect transistor (hereinafter referred to as FET) and the like, and the passive element includes a distributed constant circuit such as wiring and a lumped constant circuit such as an inductor and a capacitor.
【0003】そして、上記のいずれの通信においても、
利便性の向上という観点から携帯機の小型化、軽量化お
よび低消費電力化が指向されている。それに伴って、携
帯機の電源として用いられるバッテリも小型化および軽
量化されつつある。そのため、携帯機に用いられる増幅
器、ミキサ等の信号処理回路が低電圧動作することが望
まれる。In any of the above communications,
From the viewpoint of improving convenience, portable devices have been made smaller, lighter, and have lower power consumption. Along with this, the batteries used as power sources for portable devices are becoming smaller and lighter. Therefore, it is desired that signal processing circuits such as amplifiers and mixers used in portable devices operate at low voltage.
【0004】しかしながら、1.9GHzの周波数を用
いるパーソナルハンディホンシステム(以下、PHSと
称す)や1.5GHzの周波数を用いるパーソナルデジ
タルセルラ(以下、PDCと称す)では送信出力が大き
く、PDCでは0.8Wと定められ、PHSではピーク
電力で80mWと定められている。したがって、増幅器
やミキサを低電圧動作させた場合、上記のような送信出
力を得るために消費電流が大きくなる。However, a personal handyphone system (hereinafter referred to as PHS) using a frequency of 1.9 GHz or a personal digital cellular (hereinafter referred to as PDC) using a frequency of 1.5 GHz has a large transmission output, and a PDC has a transmission output of 0. It is defined as 0.8 W, and in PHS, it is defined as 80 mW in peak power. Therefore, when the amplifier or the mixer is operated at a low voltage, the current consumption increases in order to obtain the transmission output as described above.
【0005】一般に、増幅器やミキサに用いられる能動
素子のバイアス回路は、かなり大きな値のインダクタや
抵抗で構成される。例えば、1.9GHzの周波数の信
号を処理する増幅器では、例えば68nHのインダクタ
や例えば3kΩの抵抗が用いられる。In general, a bias circuit of an active element used in an amplifier or a mixer is composed of an inductor and a resistor having a considerably large value. For example, in an amplifier that processes a signal having a frequency of 1.9 GHz, an inductor of 68 nH or a resistor of 3 kΩ is used, for example.
【0006】特に、低電圧化に伴って動作電流が大きく
なった場合、バイアス回路を抵抗で構成すると、電圧降
下によるバイアス電圧の低下が大きくなる。そのため、
バイアス回路を抵抗の代わりに大きな値のインダクタで
構成する必要がある。In particular, when the operating current increases with a decrease in the voltage, if the bias circuit is composed of a resistor, the decrease in the bias voltage due to the voltage drop increases. for that reason,
It is necessary to construct the bias circuit with a large value inductor instead of a resistor.
【0007】ここで、3段電力増幅器を例にとり、従来
のバイアス回路について説明する。図4は従来のバイア
ス回路を含むPHS送信用の3段電力増幅器の構成を示
す回路図である。この電力増幅器は周波数1.9GHz
の信号を電力増幅する。A conventional bias circuit will be described by taking a three-stage power amplifier as an example. FIG. 4 is a circuit diagram showing a configuration of a three-stage power amplifier for PHS transmission including a conventional bias circuit. This power amplifier has a frequency of 1.9 GHz
Power amplification of the signal.
【0008】図4において、入力端子21に入力信号が
与えられ、出力端子22から増幅された出力信号が得ら
れる。ゲートバイアス印加端子23に−1Vのゲートバ
イアス電圧VGGが印加され、ドレインバイアス印加端子
24に3Vのドレインバイアス電圧VDDが印加される。In FIG. 4, an input signal is applied to the input terminal 21, and an amplified output signal is obtained from the output terminal 22. A gate bias voltage V GG of -1V is applied to the gate bias application terminal 23, and a drain bias voltage V DD of 3V is applied to the drain bias application terminal 24.
【0009】入力端子21はキャパシタC1およびイン
ダクタL1を介して初段のFET1のゲート(ノード
A)に接続される。FET1のゲートはインダクタL2
およびキャパシタC2を介して接地端子に接続される。
キャパシタC1,C2およびインダクタL1,L2が入
力整合回路を構成する。インダクタL2とキャパシタC
2との間のノードは抵抗R1を介してゲートバイアス印
加端子23に接続される。FET1のドレイン(ノード
A’)は外部端子25に接続され、ソースは接地端子に
接続される。The input terminal 21 is connected to the gate (node A) of the first-stage FET 1 via the capacitor C1 and the inductor L1. The gate of FET1 is inductor L2
And to the ground terminal via the capacitor C2.
The capacitors C1 and C2 and the inductors L1 and L2 form an input matching circuit. Inductor L2 and capacitor C
The node between 2 and 2 is connected to the gate bias applying terminal 23 via the resistor R1. The drain (node A ′) of FET1 is connected to the external terminal 25, and the source is connected to the ground terminal.
【0010】初段のFET1のドレインと2段目のFE
T2のゲート(ノードB)との間には直流カット用のキ
ャパシタC3が接続される。FET2のゲートは抵抗R
2およびバイアス用のキャパシタC4を介して接地端子
に接続される。抵抗R2とキャパシタC4との間のノー
ドはゲートバイアス印加端子23に接続される。FET
2のドレイン(ノードB’)は外部端子26に接続さ
れ、ソースは接地端子に接続される。The drain of the first-stage FET 1 and the second-stage FE
A DC cut capacitor C3 is connected between the gate of T2 (node B). The gate of FET2 is a resistor R
2 and the biasing capacitor C4 to be connected to the ground terminal. A node between the resistor R2 and the capacitor C4 is connected to the gate bias applying terminal 23. FET
The drain (node B ') of 2 is connected to the external terminal 26, and the source is connected to the ground terminal.
【0011】2段目のFET2のドレインと3段目のF
ET3のゲート(ノードC)との間には直流カット用の
キャパシタC5が接続される。FET3のゲートは抵抗
R3およびバイアス用のキャパシタC6を介して接地端
子に接続される。抵抗R3とキャパシタC6との間のノ
ードはゲートバイアス印加端子23に接続される。FE
T3のドレイン(ノードC’)は外部端子27に接続さ
れ、ソースは接地端子に接続される。The drain of the second-stage FET 2 and the third-stage F
A DC cut capacitor C5 is connected between the gate (node C) of ET3. The gate of the FET3 is connected to the ground terminal via the resistor R3 and the bias capacitor C6. A node between the resistor R3 and the capacitor C6 is connected to the gate bias applying terminal 23. FE
The drain (node C ′) of T3 is connected to the external terminal 27, and the source is connected to the ground terminal.
【0012】3段目のFET3のドレインはインダクタ
L3を介して出力端子22に接続される。出力端子22
はキャパシタC7を介して接地端子に接続される。イン
ダクタL3およびキャパシタC7が出力整合回路を構成
する。以上の回路素子はチップ20上に形成される。The drain of the third-stage FET 3 is connected to the output terminal 22 via the inductor L3. Output terminal 22
Is connected to the ground terminal via the capacitor C7. The inductor L3 and the capacitor C7 form an output matching circuit. The above circuit elements are formed on the chip 20.
【0013】外部端子25,26,27とドレインバイ
アス印加端子24との間にはそれぞれ外付けのチップイ
ンダクタLc1,Lc2,Lc3が接続される。ゲート
バイアス印加端子23と接地端子との間に外付けのチッ
プキャパシタCs1が接続され、ドレインバイアス印加
端子24と接地端子との間に外付けのチップキャパシタ
Cs2が接続される。External chip inductors Lc1, Lc2 and Lc3 are connected between the external terminals 25, 26 and 27 and the drain bias applying terminal 24, respectively. An external chip capacitor Cs1 is connected between the gate bias applying terminal 23 and the ground terminal, and an external chip capacitor Cs2 is connected between the drain bias applying terminal 24 and the ground terminal.
【0014】抵抗R1,R2,R3がゲートバイアス回
路を構成し、ゲートバイアス印加端子23に印加される
ゲートバイアス電圧VGGをそれぞれFET1,2,3の
ゲートに与える。外付けのチップインダクタLc1,L
c2,Lc3がドレインバイアス回路を構成し、ドレイ
ンバイアス印加端子24に印加されるドレインバイアス
電圧VDDをそれぞれFET1,2,3のドレインに与え
る。The resistors R1, R2 and R3 form a gate bias circuit, and apply the gate bias voltage V GG applied to the gate bias applying terminal 23 to the gates of the FETs 1, 2, 3 respectively. External chip inductors Lc1, L
c2 and Lc3 form a drain bias circuit, and the drain bias voltage V DD applied to the drain bias application terminal 24 is applied to the drains of the FETs 1, 2, and 3, respectively.
【0015】[0015]
【発明が解決しようとする課題】上記の3段電力増幅器
においては、FET1,2,3の入力インピーダンスが
非常に大きいので、ゲートバイアス回路は高い抵抗値
(例えば2.5KΩ以上)を有する抵抗R1,R2,R
3を用いて構成することができる。それにより、ノード
A,B,Cから見たゲートバイアス回路のインピーダン
スは非常に大きくなる。その結果、高周波信号がゲート
バイアス回路に漏れることなく、それぞれFET1,
2,3のゲートに入力されることになる。In the above three-stage power amplifier, since the input impedances of the FETs 1, 2 and 3 are very large, the gate bias circuit has a resistor R1 having a high resistance value (for example, 2.5 KΩ or more). , R2, R
3 can be used. As a result, the impedance of the gate bias circuit seen from the nodes A, B, C becomes very large. As a result, high-frequency signals do not leak to the gate bias circuit, and FET1,
It will be input to a few gates.
【0016】一方、通常のアナログ回路では、FETの
ドレインにその動作電流がそのまま流れる。すなわち、
図4の電力増幅器では、FET1,2,3のドレインに
それぞれ動作電流がそのまま流れる。そのため、FET
1,2,3のドレインとドレインバイアス印加端子24
との間に抵抗を使用すると抵抗で電力が消費されること
になるので、ドレインバイアス回路に抵抗を使用するが
できない。したがって、図4に示すように、外付けのチ
ップインダクタLc1,Lc2,Lc3を用いてドレイ
ンバイアス回路を構成する。On the other hand, in a normal analog circuit, its operating current flows through the drain of the FET as it is. That is,
In the power amplifier of FIG. 4, operating currents flow through the drains of FETs 1, 2, and 3 as they are. Therefore, FET
1, 2, 3 drains and drain bias application terminals 24
If a resistor is used between and, power will be consumed by the resistor, so the resistor cannot be used in the drain bias circuit. Therefore, as shown in FIG. 4, the drain bias circuit is configured using the external chip inductors Lc1, Lc2, and Lc3.
【0017】ノードA’,B’,C’から見たドレイン
バイアス回路のインピーダンスをインダクタで構成する
場合、インピーダンスZは次式により表される。
Z=2πfL
ここで、Lはインダクタの値、fは周波数を示す。した
がって、周波数が低ければ低いほど、所定のインピーダ
ンスを得るために大きな値のインダクタが必要になる。
例えば、1.9GHzの周波数を使用するPHSでは、
1.2KΩのインピーダンスを得るために最低でも10
0nHのインダクタが必要になる。When the impedance of the drain bias circuit viewed from the nodes A ', B', C'is formed by an inductor, the impedance Z is expressed by the following equation. Z = 2πfL Here, L represents the value of the inductor, and f represents the frequency. Therefore, the lower the frequency, the higher the value of the inductor required to obtain a given impedance.
For example, in a PHS using a frequency of 1.9 GHz,
At least 10 to obtain an impedance of 1.2 KΩ
An inductor of 0 nH is needed.
【0018】これにより、各インダクタのチップサイズ
が非常に大きくなり、さらに、図4の電力増幅器のよう
に3つの能動素子があれば、3つのインダクタが必要に
なる。そのため、ドレインバイアス回路は大きな占有面
積を必要とし、電力増幅器とともにモノリシック化する
ことができない。As a result, the chip size of each inductor becomes very large, and further, if there are three active elements like the power amplifier of FIG. 4, three inductors are required. Therefore, the drain bias circuit requires a large occupied area and cannot be monolithic with the power amplifier.
【0019】図5は図4の3段電力増幅器をモノリシッ
ク化してプリント基板上に実装した場合のレイアウトの
一例を示す図である。図4の3段電力増幅器およびゲー
トバイアス回路はチップ20上にモノリシック化され、
樹脂モールドパッケージ28内に封止される。プリント
基板200上に入力端子21、出力端子22、ゲートバ
イアス印加端子23、ドレインバイアス印加端子24お
よび接地端子GNDが形成される。ゲートバイアス印加
端子23と接地端子GNDとの間に外付けのチップキャ
パシタCs1が接続され、ドレインバイアス印加端子2
4と接地端子GNDとの間に外付けのチップキャパシタ
Cs2が接続される。また、樹脂モールドパッケージ2
8の外部端子25,26,27とドレインバイアス印加
端子24との間にそれぞれ外付けのチップインダクタL
c1,Lc2,Lc3が接続される。FIG. 5 is a diagram showing an example of a layout when the three-stage power amplifier of FIG. 4 is monolithically mounted and mounted on a printed circuit board. The three-stage power amplifier and gate bias circuit of FIG. 4 are monolithicized on chip 20,
It is sealed in the resin mold package 28. An input terminal 21, an output terminal 22, a gate bias applying terminal 23, a drain bias applying terminal 24, and a ground terminal GND are formed on the printed circuit board 200. An external chip capacitor Cs1 is connected between the gate bias applying terminal 23 and the ground terminal GND, and the drain bias applying terminal 2
An external chip capacitor Cs2 is connected between 4 and the ground terminal GND. In addition, the resin mold package 2
External chip inductors L between the external terminals 25, 26 and 27 of FIG.
c1, Lc2 and Lc3 are connected.
【0020】上記のように、ゲートバイアス回路は抵抗
R1,R2,R3により構成されるので、チップ20内
に形成することができる。そのため、ゲートバイアス印
加端子23は樹脂モールドパッケージ28の1つの外部
端子に接続すればよい。Since the gate bias circuit is composed of the resistors R1, R2 and R3 as described above, it can be formed in the chip 20. Therefore, the gate bias application terminal 23 may be connected to one external terminal of the resin mold package 28.
【0021】これに対して、ドレインバイアス回路は、
上記のように、100nH以上の3つの大きなインダク
タにより構成される。例えば、GaAs基板上に内蔵で
きるインダクタの値は10nHであり、この場合でも3
00×300μm2 の面積を占有する。したがって、図
4の3段電力増幅器では3つのインダクタをチップ20
上に形成することができないので、ドレインバイアス印
加端子24は、外付けの3つのチップインダクタLc
1,Lc2,Lc3を介してそれぞれ樹脂モールドパッ
ケージ28の3つの外部端子25,26,27に接続さ
れる。すなわち、ドレインバイアス電圧VDDを印加する
ために樹脂モールドパッケージ28に3つの外部端子2
5,26,27が必要となる。On the other hand, the drain bias circuit is
As described above, it is composed of three large inductors of 100 nH or more. For example, the value of the inductor that can be built in on the GaAs substrate is 10 nH, and even in this case, 3
Occupy an area of 00 × 300 μm 2 . Therefore, in the three-stage power amplifier of FIG.
Since it cannot be formed on the upper side, the drain bias applying terminal 24 has three external chip inductors Lc.
1, Lc2 and Lc3 are connected to three external terminals 25, 26 and 27 of the resin mold package 28, respectively. That is, in order to apply the drain bias voltage V DD , the three external terminals 2 are provided on the resin mold package 28.
5, 26, 27 are required.
【0022】このように、3段電力増幅器とともにドレ
インバイアス回路をモノリシック化することができない
ので、プリント基板上の実装面積が大きくなり、部品点
数も多くなる。その結果、電子機器の小型化および信頼
性の向上が図れないという問題点があった。As described above, since the drain bias circuit cannot be monolithic together with the three-stage power amplifier, the mounting area on the printed circuit board becomes large and the number of parts also increases. As a result, there is a problem in that the electronic device cannot be downsized and the reliability cannot be improved.
【0023】本発明の目的は、占有面積が小さく、信号
処理回路と同一のチップ上に形成することが可能なバイ
アス回路を提供することである。An object of the present invention is to provide a bias circuit which occupies a small area and can be formed on the same chip as a signal processing circuit.
【0024】[0024]
【課題を解決するための手段】本発明に係るバイアス回
路は、複数の能動素子により所定の周波数の信号を処理
する信号処理回路にバイアス電圧を印加するためのバイ
アス回路において、バイアス電圧が印加される電圧印加
端子に所定の周波数の信号の通過を阻止する複数のフィ
ルタ手段を直列に接続し、各能動素子をそれぞれ所定の
フィルタ手段に接続したものである。A bias circuit according to the present invention is a bias circuit for applying a bias voltage to a signal processing circuit for processing a signal of a predetermined frequency by a plurality of active elements. A plurality of filter means for blocking passage of a signal having a predetermined frequency are connected in series to the voltage applying terminal, and each active element is connected to the predetermined filter means.
【0025】フィルタ手段は、インダクタおよびキャパ
シタを含む並列共振回路からなってもよい。複数段の能
動素子により所定の周波数の信号を増幅する増幅器にバ
イアス電圧を印加するためのバイアス回路においては、
初段の能動素子とバイアス電圧が印加される電圧印加端
子との間に複数段の能動素子に対応する複数の並列共振
回路を直列に接続し、各段の能動素子をそれぞれ対応す
る並列共振回路に接続することが好ましい。The filter means may consist of a parallel resonant circuit including an inductor and a capacitor. In a bias circuit for applying a bias voltage to an amplifier that amplifies a signal of a predetermined frequency by a plurality of stages of active elements,
Multiple parallel resonance circuits corresponding to multiple stages of active elements are connected in series between the active element of the first stage and the voltage application terminal to which the bias voltage is applied, and the active elements of each stage are connected to the corresponding parallel resonance circuit. It is preferable to connect.
【0026】[0026]
【作用】本発明に係るバイアス回路においては、バイア
ス電圧が印加される電圧印加端子に複数のフィルタ手段
が直列に接続されている。それにより、各フィルタ手段
の入力端から電圧印加端子の側を見た場合のインピーダ
ンスは、電圧印加端子から遠いフィルタ手段ほど大きく
なる。そのため、各能動素子から電圧印加端子へ信号電
流が漏れないように、各能動素子をそのインピーダンス
に応じて所望のフィルタ手段に接続することができる。
したがって、最小限のフィルタ手段で複数の能動素子の
各々に所望のバイアス電圧を印加することが可能とな
る。その結果、バイアス回路の占有面積が小さくなり、
バイアス回路を信号処理回路と同一のチップ上に形成す
ることが可能となる。In the bias circuit according to the present invention, a plurality of filter means are connected in series to the voltage application terminal to which the bias voltage is applied. As a result, the impedance when the voltage applying terminal side is viewed from the input end of each filter means becomes larger as the filter means is farther from the voltage applying terminal. Therefore, each active element can be connected to a desired filter means according to its impedance so that the signal current does not leak from each active element to the voltage application terminal.
Therefore, it becomes possible to apply a desired bias voltage to each of the plurality of active elements with a minimum of filter means. As a result, the occupied area of the bias circuit is reduced,
The bias circuit can be formed on the same chip as the signal processing circuit.
【0027】各フィルタ手段がインダクタおよびキャパ
シタを含む並列共振回路からなる場合には、小さいイン
ダクタおよび小さいキャパシタで所望のインピーダンス
を実現することができる。したがって、この場合、特に
各並列共振回路の占有面積が小さくなり、バイアス回路
を信号処理回路と同一のチップ上に形成することが可能
となる。When each filter means is composed of a parallel resonant circuit including an inductor and a capacitor, a desired impedance can be realized with a small inductor and a small capacitor. Therefore, in this case, the occupied area of each parallel resonant circuit is particularly reduced, and the bias circuit can be formed on the same chip as the signal processing circuit.
【0028】特に、複数段の能動素子を含む増幅器にお
いては、各能動素子の入力インピーダンスが、初段ほど
大きく、最終段に近づくに従って小さくなる。そのた
め、初段の能動素子と電圧印加端子との間に複数段の能
動素子に対応する複数の並列共振回路を直列に接続し、
各段の能動素子をそれぞれ対応する並列共振回路に接続
することにより、各能動素子と電圧印加端子との間でそ
れぞれ所望のインピーダンスが得られる。したがって、
各並列共振回路を小さなインダクタおよびキャパシタで
構成することができ、各並列共振回路の占有面積が小さ
くなる。その結果、バイアス回路を増幅器と同一のチッ
プ上に形成することが可能となる。In particular, in an amplifier including a plurality of stages of active elements, the input impedance of each active element increases as it approaches the first stage and decreases as it approaches the final stage. Therefore, a plurality of parallel resonant circuits corresponding to a plurality of stages of active elements are connected in series between the first stage active element and the voltage application terminal,
By connecting the active elements in each stage to the corresponding parallel resonant circuits, desired impedances can be obtained between each active element and the voltage application terminal. Therefore,
Each parallel resonant circuit can be configured with a small inductor and capacitor, and the area occupied by each parallel resonant circuit is reduced. As a result, the bias circuit can be formed on the same chip as the amplifier.
【0029】[0029]
【実施例】図1は本発明の一実施例によるバイアス回路
を含むPHS送信用の3段電力増幅器の構成を示す回路
図である。この3段電力増幅器は、周波数1.9GHz
の信号を電力増幅する。1 is a circuit diagram showing a configuration of a three-stage power amplifier for PHS transmission including a bias circuit according to an embodiment of the present invention. This 3-stage power amplifier has a frequency of 1.9 GHz.
Power amplification of the signal.
【0030】図1において、入力端子11に入力信号が
与えられ、出力端子12から増幅された出力信号が得ら
れる。ゲートバイアス印加端子13に−1Vのゲートバ
イアス電圧VGGが印加され、ドレインバイアス印加端子
14に3Vのドレインバイアス電圧VDDが印加される。In FIG. 1, an input signal is applied to the input terminal 11, and an amplified output signal is obtained from the output terminal 12. A gate bias voltage V GG of -1V is applied to the gate bias application terminal 13, and a drain bias voltage V DD of 3V is applied to the drain bias application terminal 14.
【0031】FET1,2,3、キャパシタC1〜C7
およびインダクタLc1,Lc2,Lc3により構成さ
れる3段電力増幅器および抵抗R1,R2,R3により
構成されるゲートバイアス回路の構成は、図4に示した
3段電力増幅器およびゲートバイアス回路の構成と同様
である。FETs 1, 2, 3 and capacitors C1 to C7
And the structure of the gate bias circuit composed of the resistors R1, R2 and R3 and the three-stage power amplifier composed of the inductors Lc1, Lc2 and Lc3 are the same as those of the three-stage power amplifier and the gate bias circuit shown in FIG. Is.
【0032】本実施例においては、FET1のドレイン
とFET2のドレインとの間にインダクタL4およびキ
ャパシタC8からなる並列共振回路41が接続される。
また、FET2のドレインとFET3のドレインとの間
にインダクタL5およびキャパシタC9からなる並列共
振回路42が接続される。さらに、FET3のドレイン
とドレインバイアス印加端子14との間にインダクタL
6およびキャパシタC10からなる並列共振回路43が
接続される。このようにして直列に接続された3つの並
列共振回路41,42,43がドレインバイアス回路を
構成する。In this embodiment, a parallel resonance circuit 41 including an inductor L4 and a capacitor C8 is connected between the drain of FET1 and the drain of FET2.
Further, a parallel resonance circuit 42 including an inductor L5 and a capacitor C9 is connected between the drain of FET2 and the drain of FET3. Further, an inductor L is provided between the drain of the FET 3 and the drain bias applying terminal 14.
A parallel resonant circuit 43 including 6 and a capacitor C10 is connected. In this way, the three parallel resonant circuits 41, 42, 43 connected in series form a drain bias circuit.
【0033】並列共振回路41,42,43の各々が周
波数1.9GHzで共振すれば、並列共振回路41,4
2,43のインピーダンスはそれぞれ周波数1.9GH
zで最大となる。したがって、周波数1.9GHzの信
号の通過を阻止することができる。すなわち、並列共振
回路41,42,43はそれぞれフィルタ手段として働
く。If each of the parallel resonant circuits 41, 42, 43 resonates at a frequency of 1.9 GHz, the parallel resonant circuits 41, 4
The impedance of 2, 43 is 1.9GHz for each frequency.
It becomes maximum at z. Therefore, passage of a signal with a frequency of 1.9 GHz can be blocked. That is, the parallel resonant circuits 41, 42 and 43 each function as filter means.
【0034】通常、複数段の送信用電力増幅器では、入
力信号が複数段の能動素子により順次増幅され、最終段
の能動素子の出力レベルが最も大きくなる。したがっ
て、図1の3段電力増幅器においても、FET1、FE
T2、FET3の順に出力レベルが大きくなり、これに
対応するようにFET1,2,3のゲート幅が設定され
ている。例えば、FET1のゲート幅は400μm、F
ET2のゲート幅は800μm、FET3のゲート幅は
1.6mmに設定される。その結果、FET1の入力イ
ンピーダンスが最も高く、次にFET2の入力インピー
ダンスが高く、FET3の入力インピーダンスは最も低
くなる。Normally, in a multi-stage transmission power amplifier, an input signal is sequentially amplified by a multi-stage active element, and the output level of the final-stage active element is maximized. Therefore, even in the three-stage power amplifier of FIG.
The output level increases in the order of T2 and FET3, and the gate widths of the FETs 1, 2, and 3 are set to correspond to this. For example, the gate width of FET1 is 400 μm, F
The gate width of ET2 is set to 800 μm, and the gate width of FET3 is set to 1.6 mm. As a result, the input impedance of FET1 is the highest, the input impedance of FET2 is the next highest, and the input impedance of FET3 is the lowest.
【0035】たとえば、ノードA’から2段目のFET
2の側を見た場合のインピーダンスは約100Ωであ
り、ノードB’から3段目のFET3の側を見た場合の
インピーダンスは約50Ωであり、ノードC’から出力
端子12の側を見た場合の負荷インピーダンスは約20
Ωとなる。すなわち、初段のFET1に接続されるドレ
インバイアス回路は最も高いインピーダンスを必要と
し、2段目のFET2に接続されるドレインバイアス回
路は初段に比べて低いインピーダンスでよく、3段目の
FET3に接続されるドレインバイアス回路は最も低い
インピーダンスでよい。For example, the second stage FET from the node A '
The impedance when looking at the side of 2 is about 100Ω, the impedance when looking at the side of the FET3 of the third stage from the node B ′ is about 50Ω, and the side of the output terminal 12 is seen from the node C ′. If the load impedance is about 20
It becomes Ω. That is, the drain bias circuit connected to the FET1 of the first stage needs the highest impedance, and the drain bias circuit connected to the FET2 of the second stage may have a lower impedance than that of the first stage and is connected to the FET3 of the third stage. The drain bias circuit having the lowest impedance is sufficient.
【0036】図1のドレインバイアス回路4において
は、初段のFET1のドレインとドレインバイアス印加
端子14との間に3つの並列共振回路41,42,43
が直列に接続されているので、初段では最も高いインピ
ーダンスが得られる。また、2段目のFET2のドレイ
ンとドレインバイアス印加端子14との間には2つの並
列共振回路42,43が接続されているので、2段目で
は初段に比べて低いインピーダンスが得られる。さら
に、3段目のFET3のドレインとドレインバイアス印
加端子14との間には1つの並列共振回路43のみが接
続されているので、3段目では最も低いインピーダンス
が得られる。このような構成により比較的小さい値のイ
ンダクタL4,L5,L6および比較的小さい値のキャ
パシタC8,C9,C10により各FET1,2,3で
それぞれ必要とされるインピーダンスが得られる。In the drain bias circuit 4 of FIG. 1, three parallel resonance circuits 41, 42, 43 are provided between the drain of the first stage FET 1 and the drain bias application terminal 14.
Since they are connected in series, the highest impedance is obtained in the first stage. Further, since the two parallel resonant circuits 42 and 43 are connected between the drain of the FET 2 of the second stage and the drain bias applying terminal 14, the impedance of the second stage is lower than that of the first stage. Further, since only one parallel resonant circuit 43 is connected between the drain of the FET 3 in the third stage and the drain bias application terminal 14, the lowest impedance is obtained in the third stage. With such a configuration, the impedances required by the respective FETs 1, 2, 3 can be obtained by the relatively small value inductors L4, L5, L6 and the relatively small value capacitors C8, C9, C10.
【0037】また、並列共振回路43がFET1,2,
3で共通に用いられ、並列共振回路42がFET1,2
で共通に用いられているので、最小限の数の回路素子で
3つのFET1,2,3のためのドレインバイアス回路
4が構成される。Further, the parallel resonance circuit 43 is composed of FETs 1, 2,
3 are commonly used, and the parallel resonance circuit 42 is composed of FETs 1 and 2.
, The drain bias circuit 4 for the three FETs 1, 2, and 3 is configured with a minimum number of circuit elements.
【0038】したがって、ドレインバイアス回路4を3
段電力増幅器およびゲートバイアス回路とともにチップ
10内にモノリシック化することができる。ここで、一
例として、キャパシタC1,C4,C6の値は1〜2p
Fであり、キャパシタC2の値は10〜20pFであ
り、キャパシタC3,C5の値は3〜10pFであり、
キャパシタC7の値は2〜5pFである。また、インダ
クタL1の値は2〜3nHであり、インダクタL2の値
は3〜5nHであり、インダクタL3の値は1〜3nH
である。さらに、抵抗R1,R2,R3の値は2.5K
Ω以上である。外付けのチップコンデンサCs1,Cs
2の値は1000pFである。Therefore, the drain bias circuit 4 is set to 3
It can be monolithic in chip 10 with stage power amplifiers and gate bias circuits. Here, as an example, the values of the capacitors C1, C4, and C6 are 1 to 2 p.
F, the value of the capacitor C2 is 10 to 20 pF, the value of the capacitors C3 and C5 is 3 to 10 pF,
The value of the capacitor C7 is 2-5 pF. The value of the inductor L1 is 2 to 3 nH, the value of the inductor L2 is 3 to 5 nH, and the value of the inductor L3 is 1 to 3 nH.
Is. Furthermore, the values of resistors R1, R2 and R3 are 2.5K.
Ω or more. External chip capacitors Cs1, Cs
The value of 2 is 1000 pF.
【0039】この場合、ドレインバイアス回路4のイン
ダクタL4,L5,L6の値を例えば2.35nHに設
定し、キャパシタC8,C9,C10の値を例えば3p
Fに設定する。In this case, the values of the inductors L4, L5 and L6 of the drain bias circuit 4 are set to 2.35 nH, and the values of the capacitors C8, C9 and C10 are set to 3 p, for example.
Set to F.
【0040】並列共振回路をモノリシック化する場合に
は、インダクタとして例えばスパイラルインダクタを用
いる。図2の(a)にスパイラルインダクタを示し、図
2の(b)にスパイラルインダクタを用いた並列共振回
路の等価回路を示す。When the parallel resonant circuit is monolithic, for example, a spiral inductor is used as the inductor. 2A shows a spiral inductor, and FIG. 2B shows an equivalent circuit of a parallel resonant circuit using the spiral inductor.
【0041】図2の(a)に示すスパイラルインダクタ
は金属膜により形成される。金属膜の膜厚は数μm程度
までしか厚くすることができないので、抵抗成分が発生
する。したがって、並列共振回路の等価回路は、図2の
(a)に示すように、キャパシタCおよびインダクタL
とともに抵抗Rが含まれる。そのため、並列共振回路の
共振時のインピーダンスは理想的には無限大であるが、
実際のインピーダンスZは次式で表される。The spiral inductor shown in FIG. 2A is formed of a metal film. Since the film thickness of the metal film can be increased only up to several μm, a resistance component is generated. Therefore, the equivalent circuit of the parallel resonance circuit has a capacitor C and an inductor L as shown in FIG.
A resistance R is also included. Therefore, the impedance of the parallel resonant circuit at resonance is ideally infinite,
The actual impedance Z is expressed by the following equation.
【0042】Z=L/(RC)
たとえば、インダクタLの値が2.35nH、キャパシ
タCの値が3pF、抵抗Rの値が2Ωとすると、インピ
ーダンスZは391Ωとなる。このように、並列共振回
路を用いれば、比較的小さいインダクタおよびキャパシ
タで特定の単一周波数に対して高いインピーダンスを実
現することができる。本実施例の場合、3つの並列共振
回路41,42,43を直列に接続することにより約
1.2KΩのインピーダンスを得ることができる。Z = L / (RC) For example, when the value of the inductor L is 2.35 nH, the value of the capacitor C is 3 pF, and the value of the resistor R is 2Ω, the impedance Z is 391Ω. Thus, by using the parallel resonant circuit, it is possible to realize a high impedance for a specific single frequency with a relatively small inductor and capacitor. In the case of this embodiment, an impedance of about 1.2 KΩ can be obtained by connecting the three parallel resonant circuits 41, 42, 43 in series.
【0043】図3は図1の3段電力増幅器をモノリシッ
ク化してプリント基板上に実装した場合のレイアウトの
一例を示す図である。図1の3段電力増幅器、ゲートバ
イアス回路およびドレインバイアス回路4はチップ10
上にモノリシック化され、樹脂モールドパッケージ16
内に封止される。プリント基板100上に入力端子1
1、出力端子12、ゲートバイアス印加端子13、ドレ
インバイアス印加端子14および接地端子GNDが形成
される。ゲートバイアス印加端子13と接地端子GND
との間に外付けのチップキャパシタCs1が接続され、
ドレインバイアス印加端子14と接地端子GNDとの間
に外付けのチップキャパシタCs2が接続される。FIG. 3 is a diagram showing an example of a layout when the three-stage power amplifier of FIG. 1 is made monolithic and mounted on a printed circuit board. The three-stage power amplifier, gate bias circuit and drain bias circuit 4 of FIG.
Monolithic on top, resin mold package 16
Sealed inside. Input terminal 1 on the printed circuit board 100
1, an output terminal 12, a gate bias applying terminal 13, a drain bias applying terminal 14 and a ground terminal GND are formed. Gate bias application terminal 13 and ground terminal GND
An external chip capacitor Cs1 is connected between
An external chip capacitor Cs2 is connected between the drain bias application terminal 14 and the ground terminal GND.
【0044】上記のように、ドレインバイアス回路4は
チップ10上にモノリシック化されるので、ゲートバイ
アス印加端子14を樹脂モールドパッケージ16の1つ
の外部端子15のみに接続することにより3つのFET
1,2,3にドレインバイアス電圧VDDを供給すること
ができる。As described above, the drain bias circuit 4 is monolithically formed on the chip 10. Therefore, by connecting the gate bias applying terminal 14 to only one external terminal 15 of the resin mold package 16, three FETs are formed.
The drain bias voltage V DD can be supplied to 1, 2, and 3.
【0045】このように、上記実施例では、ドレインバ
イアス回路4をモノリシック化することができるので、
外付け部品としては2つのチップキャパシタCs1,C
s2のみとなる。その結果、プリント基板100上の実
装面積が小さくなり、部品点数も少なくなる。したがっ
て、電子機器の小型化および信頼性の向上を図ることが
できる。As described above, in the above embodiment, the drain bias circuit 4 can be made monolithic.
Two chip capacitors Cs1 and C as external parts
Only s2. As a result, the mounting area on the printed circuit board 100 is reduced and the number of parts is reduced. Therefore, the electronic device can be downsized and the reliability can be improved.
【0046】チップ面積が小さくなると、FETのゲー
ト・ドレイン間の寄生容量により増幅器に帰還がかか
る。しかし、図1の3段電力増幅器においてはFET2
のゲート・ドレイン間に並列共振回路41が挿入され、
FET3のゲート・ドレイン間に並列共振回路42が挿
入されることになるので、並列共振回路41,42によ
りFET2,3のゲート・ドレイン間の分離が良好とな
り、帰還量の増加を最小限にすることができる。そのた
め、帰還量の増加による増幅器の利得の低下等の問題が
発生しない。When the chip area is reduced, feedback is applied to the amplifier due to the parasitic capacitance between the gate and drain of the FET. However, in the three-stage power amplifier of FIG.
A parallel resonant circuit 41 is inserted between the gate and drain of
Since the parallel resonant circuit 42 is inserted between the gate and drain of the FET3, the parallel resonant circuits 41 and 42 improve the isolation between the gate and drain of the FETs 2 and 3 and minimize the increase in the feedback amount. be able to. Therefore, problems such as a decrease in the gain of the amplifier due to an increase in the feedback amount do not occur.
【0047】なお、図4のインダクタLc1,Lc2,
Lc3の代わりに1つの並列共振回路を接続した場合に
は、並列共振回路のQ値をかなり良くしなければ1KΩ
程度のインピーダンスが得られない。したがって、1つ
の並列共振回路でドレインバイアス回路を構成すること
は実際上困難である。It should be noted that the inductors Lc1, Lc2 of FIG.
When one parallel resonant circuit is connected instead of Lc3, 1 KΩ unless the Q value of the parallel resonant circuit is considerably improved.
Impedance of a certain degree cannot be obtained. Therefore, it is practically difficult to configure the drain bias circuit with one parallel resonance circuit.
【0048】これに対して、本実施例では、初段のFE
T1のドレインとドレインバイアス印加端子14との間
に3つの並列共振回路41,42,43が直列に接続さ
れているので、各並列共振回路41,42,43のイン
ピーダンスは低くてもよい。On the other hand, in this embodiment, the FE of the first stage is
Since the three parallel resonance circuits 41, 42, 43 are connected in series between the drain of T1 and the drain bias application terminal 14, the impedance of each parallel resonance circuit 41, 42, 43 may be low.
【0049】上記実施例では、本発明のバイアス回路を
3段電力増幅器に適用した場合を説明したが、本発明の
バイアス回路は、その他の増幅器にも適用することがで
き、さらに、ミキサ等の他の信号処理回路にも適用する
ことができる。本発明のバイアス回路をミキサに適用す
る場合には、上記実施例とは逆に、初段の能動素子をド
レインバイアス印加端子に最も近い並列共振回路に接続
し、最終段に近づくに従って順にドレインバイアス印加
端子から遠い並列共振回路に接続する。In the above embodiments, the case where the bias circuit of the present invention is applied to a three-stage power amplifier has been described. However, the bias circuit of the present invention can be applied to other amplifiers, and further, such as a mixer. It can also be applied to other signal processing circuits. When the bias circuit of the present invention is applied to a mixer, contrary to the above embodiment, the active element at the first stage is connected to the parallel resonance circuit closest to the drain bias application terminal, and the drain bias is applied in order as the final stage is approached. Connect to a parallel resonant circuit far from the terminals.
【0050】[0050]
【発明の効果】以上のように本発明によれば、例えば並
列共振回路からなる最小限のフィルタ手段によりバイア
ス回路が構成されるので、バイアス回路の占有面積が小
さくなり、バイアス回路を信号処理回路と同一のチップ
上に形成することが可能になる。As described above, according to the present invention, since the bias circuit is constituted by the minimum filter means composed of, for example, the parallel resonance circuit, the occupied area of the bias circuit is reduced, and the bias circuit is replaced with the signal processing circuit. Can be formed on the same chip.
【0051】したがって、部品点数が削減され、電子機
器の小型化および信頼性の向上が図られる。Therefore, the number of parts is reduced, and the electronic device can be downsized and its reliability can be improved.
【図1】本発明の一実施例によるバイアス回路を含む3
段電力増幅器の構成を示す回路図である。FIG. 1 includes 3 including a bias circuit according to an embodiment of the present invention.
It is a circuit diagram which shows the structure of a stage power amplifier.
【図2】図1のバイアス回路に用いられるスパイラルイ
ンダクタを示す図およびスパイラルインダクタを用いた
並列共振回路の等価回路図である。FIG. 2 is a diagram showing a spiral inductor used in the bias circuit of FIG. 1 and an equivalent circuit diagram of a parallel resonance circuit using the spiral inductor.
【図3】図1の3段電力増幅器をモノリシック化してプ
リント基板上に実装した場合のレイアウトの一例を示す
図である。FIG. 3 is a diagram showing an example of a layout when the three-stage power amplifier of FIG. 1 is monolithic and mounted on a printed board.
【図4】従来のバイアス回路を含む3段電力増幅器の構
成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a three-stage power amplifier including a conventional bias circuit.
【図5】図4の3段電力増幅器をモノリシック化してプ
リント基板上に実装した場合のレイアウトの一例を示す
図である。5 is a diagram showing an example of a layout when the three-stage power amplifier of FIG. 4 is monolithic and mounted on a printed circuit board.
1,2,3 FET 4 バイアス回路 10 チップ 11 入力端子 12 出力端子 13 ゲートバイアス印加端子 14 ドレインバイアス印加端子 15 外部端子 41,42,43 並列共振回路 L4,L5,L6 インダクタ C8,C9,C10 キャパシタ 100 プリント基板 なお、各図中同一符号は同一または相当部分を示す。 1,2,3 FET 4 bias circuit 10 chips 11 input terminals 12 output terminals 13 Gate bias application terminal 14 Drain bias application terminal 15 External terminal 41, 42, 43 Parallel resonant circuit L4, L5, L6 inductor C8, C9, C10 capacitors 100 printed circuit board In the drawings, the same reference numerals indicate the same or corresponding parts.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原田 八十雄 大阪府守口市京阪本通2丁目5番5号 三洋電機株式会社内 (56)参考文献 特開 昭63−309009(JP,A) 特開 平5−315857(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03F 1/00 - 3/72 H01P 1/00 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yatsuo Harada 2-5-5 Keihan Hondori, Moriguchi City, Osaka Sanyo Electric Co., Ltd. (56) Reference JP-A-63-309009 (JP, A) JP-A-5-315857 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H03F 1/00-3/72 H01P 1/00
Claims (2)
り所定の周波数の信号を処理する信号処理回路にバイア
ス電圧を印加するためのバイアス回路において、 前記バイアス電圧が印加される電圧印加端子に前記所定
の周波数の信号の通過を阻止する複数のフィルタ手段が
直列に接続され、 前記複数のフィルタ手段の各々は、インダクタおよびキ
ャパシタを含む並列共振回路からなり、 前記各段の能動素子の所定の電極が、所定のフィルタ手
段の一端にそれぞれ接続された ことを特徴とするバイア
ス回路。1. A bias circuit for applying a bias voltage to a signal processing circuit for processing a signal of a predetermined frequency by a plurality of active elements connected in a plurality of stages , wherein a voltage application terminal to which the bias voltage is applied a plurality of filter means for blocking passage of the predetermined frequency of the signal
Connected in series, each of the plurality of filter means includes an inductor and a key.
A parallel resonant circuit including a capacitor, and the predetermined electrode of the active element at each stage is
A bias circuit characterized by being connected to one end of each stage .
り所定の周波数の信号を増幅する増幅器にバイアス電圧
を印加するためのバイアス回路において、 初段の能動素子と前記バイアス電圧が印加される電圧印
加端子との間に前記複数段の能動素子に対応する複数の
並列共振回路が直列に接続され、 前記複数のフィルタ手段の各々は、インダクタおよびキ
ャパシタを含む並列共振回路からなり、 前記各段の能動素子の所定の電極が、それぞれ対応する
並列共振回路の一端に接続された ことを特徴とするバイ
アス回路。2. A bias circuit for applying a bias voltage to an amplifier for amplifying a signal of a predetermined frequency by a plurality of active elements connected in a plurality of stages, wherein the first stage active element and the voltage to which the bias voltage is applied are applied. A plurality of parallel resonant circuits corresponding to the plurality of stages of active elements are connected in series between the application terminal and each of the plurality of filter means.
A parallel resonant circuit including a capacitor, and the predetermined electrodes of the active elements in each stage correspond to each other.
A bias circuit that is connected to one end of a parallel resonant circuit.
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