JPH07235863A - Delay circuit - Google Patents
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- JPH07235863A JPH07235863A JP6045079A JP4507994A JPH07235863A JP H07235863 A JPH07235863 A JP H07235863A JP 6045079 A JP6045079 A JP 6045079A JP 4507994 A JP4507994 A JP 4507994A JP H07235863 A JPH07235863 A JP H07235863A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はパルス信号の遅延回路に
関するものであり、入力信号のパルス幅に影響されるこ
となく遅延された出力信号を得ることができる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse signal delay circuit, which can obtain a delayed output signal without being affected by the pulse width of an input signal.
【０００２】[0002]
【従来の技術】図３は従来のパルス信号の遅延回路を示
すブロック図である。この遅延回路では、入力端子１１
に加えられるパルスの入力信号はバッフア回路１３を介
して充放電回路ＣＤ１０に加えられる。この充放電回路
ＣＤ１０は、コンデンサの充電と放電を行いその電圧が
出力として得られる。充放電回路ＣＤ１０の出力は、比
較回路ＣＲ１０で基準電圧源Ｅ１０の基準電圧と比較さ
れる。そして、充放電回路ＣＤ１０の出力がその基準電
圧を越えると、比較回路ＣＲ１０の出力がフリップフロ
ップ回路ＦＦ１０のセット入力端子Ｓに加えられる。こ
の時、フリップフロップ回路ＦＦ１０はセットされ、正
規出力端子Ｑから出力を生ずる。2. Description of the Related Art FIG. 3 is a block diagram showing a conventional pulse signal delay circuit. In this delay circuit, the input terminal 11
The input signal of the pulse applied to the charging / discharging circuit CD10 is applied to the charging / discharging circuit CD10 via the buffer circuit 13. The charge / discharge circuit CD10 charges and discharges the capacitor, and the voltage thereof is obtained as an output. The output of the charge / discharge circuit CD10 is compared with the reference voltage of the reference voltage source E10 in the comparison circuit CR10. When the output of the charge / discharge circuit CD10 exceeds the reference voltage, the output of the comparison circuit CR10 is added to the set input terminal S of the flip-flop circuit FF10. At this time, the flip-flop circuit FF10 is set and an output is generated from the normal output terminal Q.
【０００３】他方、入力端子１１の入力信号は、インバ
ータ回路１４により反転されて別の充放電回路ＣＤ１１
に加えられ、充放電回路ＣＤ１１の出力が比較回路ＣＲ
１１で基準電圧源Ｅ１１の電圧と比較される。比較回路
ＣＲ１１の出力は、充放電回路ＣＤ１１の出力がその基
準電圧を越えた時にフリップフロップ回路ＦＦ１０のリ
セット入力端子Ｒに加えられる。この時、フリップフロ
ップ回路ＦＦ１０はリセットされ、正規出力端子Ｑの出
力はなくなる。正規出力端子Ｑの出力が、入力信号を遅
延した出力信号となり、遅延時間は充放電回路ＣＤ１
０、ＣＤ１１の充電時の時定数によって設定されるよう
にしてある。充放電回路ＣＤ１０、ＣＤ１１の時定数、
並びに基準電圧源Ｅ１０、Ｅ１１の基準電圧は夫々等し
い。このことにより、単に遅延された入力信号が出力信
号となり、入力信号と出力信号のパルス幅も同じにな
る。なお、１２は正規出力端子Ｑに接続する出力端子で
ある。On the other hand, the input signal of the input terminal 11 is inverted by the inverter circuit 14 to be another charge / discharge circuit CD11.
The output of the charge / discharge circuit CD11 is added to the comparison circuit CR.
At 11, it is compared with the voltage of the reference voltage source E11. The output of the comparator circuit CR11 is applied to the reset input terminal R of the flip-flop circuit FF10 when the output of the charge / discharge circuit CD11 exceeds its reference voltage. At this time, the flip-flop circuit FF10 is reset, and the normal output terminal Q does not output. The output of the normal output terminal Q becomes an output signal obtained by delaying the input signal, and the delay time is the charge / discharge circuit CD1.
0, it is set by the time constant when the CD 11 is charged. Time constants of the charge / discharge circuits CD10 and CD11,
Also, the reference voltages of the reference voltage sources E10 and E11 are equal to each other. As a result, the delayed input signal becomes the output signal, and the pulse widths of the input signal and the output signal are the same. Reference numeral 12 is an output terminal connected to the regular output terminal Q.
【０００４】次にこのように構成された従来の遅延回路
の動作を、パルス幅の広い入力信号の場合について図４
の電圧波形図を参照しながら説明する。ハイレベルの入
力信号の立上りによって、時刻ｔ１０に充放電回路ＣＤ
１０の出力が立上り始め、時刻ｔ１１に点線で示す基準
電圧のレベルＬ１０を越えることにより比較回路ＣＲ１
０の出力がフリップフロップ回路ＦＦ１０のセット入力
端子Ｓに加えられる。この時、正規出力端子Ｑに出力を
生ずる。他方、入力信号は反転して充放電回路ＣＤ１１
に加えられるので、その出力は入力信号が立下る時刻ｔ
１２から立上り始める。そして、時刻ｔ１３に基準電圧
のレベルＬ１１を越えると、比較回路ＣＲ１１の出力が
フリップフロップ回路ＦＦ１０のリセット入力端子Ｒに
加えられ、正規出力端子Ｑの出力はなくなる。正規出力
端子Ｑの出力が入力信号を遅延した出力信号であり、時
刻ｔ１０から時刻ｔ１１までの時間が遅延時間ｔｄであ
る。Next, the operation of the conventional delay circuit thus constructed will be described with reference to FIG. 4 in the case of an input signal having a wide pulse width.
This will be described with reference to the voltage waveform chart of FIG. At the time t10, the charging / discharging circuit CD rises due to the rise of the high-level input signal.
The output of 10 starts to rise and exceeds the level L10 of the reference voltage shown by the dotted line at time t11.
The output of 0 is applied to the set input terminal S of the flip-flop circuit FF10. At this time, an output is generated at the regular output terminal Q. On the other hand, the input signal is inverted and the charge / discharge circuit CD11
Output at time t when the input signal falls.
Starts rising from 12. Then, when the level L11 of the reference voltage is exceeded at time t13, the output of the comparison circuit CR11 is added to the reset input terminal R of the flip-flop circuit FF10, and the output of the normal output terminal Q disappears. The output from the normal output terminal Q is an output signal obtained by delaying the input signal, and the time from time t10 to time t11 is the delay time td.
【０００５】次にパルス幅の狭い入力信号の場合につい
ての動作を、図５の電圧波形図を参照しながら説明す
る。ハイレベルの入力信号の立上りによって、時刻ｔ２
０に充放電回路ＣＤ１０の出力は立上り始めるが、その
出力が基準電圧のレベルＬ１０になる前の時刻ｔ２１に
入力信号は立下る。従って、比較回路ＣＲ１０はフリッ
プフロップ回路ＦＦ１０をセットする出力を生じないか
ら、正規出力端子Ｑにも出力は生じない。他方、入力信
号が立下る時刻ｔ２１には充放電回路ＣＤ１１の出力が
立上り始め、時刻ｔ２２にその出力が基準電圧のレベル
Ｌ１１を越えると、比較回路ＣＲ１１はフリップフロッ
プ回路ＦＦ１０をリセットする出力を生ずる。しかし、
フリップフロップ回路ＦＦ１０はセットされていないか
ら、正規出力端子Ｑの出力状態に変化はなく、依然とし
て出力がない状態が継続する。このように従来の遅延回
路は、入力信号の立上りおよび立下りの検出、並びに遅
延時間の設定を充放電回路の出力を利用して行っている
ので、充放電回路ＣＤ１０の出力が立上ってから基準電
圧のレベルＬ１０になるまでの時間よりも狭いバルス幅
の入力信号に対しては、出力信号が得られない欠点があ
った。Next, the operation in the case of an input signal having a narrow pulse width will be described with reference to the voltage waveform diagram of FIG. Due to the rising of the high-level input signal, the time t2
The output of the charge / discharge circuit CD10 starts to rise at 0, but the input signal falls at time t21 before the output reaches the level L10 of the reference voltage. Therefore, the comparator circuit CR10 does not generate an output for setting the flip-flop circuit FF10, and therefore, the normal output terminal Q also does not generate an output. On the other hand, at time t21 when the input signal falls, the output of the charging / discharging circuit CD11 starts to rise, and when the output exceeds the reference voltage level L11 at time t22, the comparison circuit CR11 produces an output for resetting the flip-flop circuit FF10. . But,
Since the flip-flop circuit FF10 is not set, the output state of the regular output terminal Q does not change and the state in which there is no output still continues. As described above, in the conventional delay circuit, the rise and fall of the input signal are detected and the delay time is set by using the output of the charge / discharge circuit. Therefore, the output of the charge / discharge circuit CD10 rises. There is a drawback that an output signal cannot be obtained for an input signal having a pulse width narrower than the time from when the voltage reaches the reference voltage level L10.
【０００６】[0006]
【発明が解決しようとする課題】本発明の課題は、入力
信号のパルス幅に影響されることなく、入力信号を遅延
した出力信号を得ることのできる遅延回路を提供するこ
とにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a delay circuit capable of obtaining an output signal obtained by delaying an input signal without being affected by the pulse width of the input signal.
【０００７】[0007]
【課題を解決するための手段】本発明の遅延回路は、入
力信号の立上りを検出する第１のフリップフロップ回
路、第１のフリップフロップ回路の出力が加えられる第
１の充放電回路、第１の充放電回路の出力と第１の基準
電圧を比較する第１の比較回路、入力信号の立下りを検
出する第２のフリップフロップ回路、第２のフリップフ
ロップ回路の出力が加えられる第２の充放電回路、第２
の充放電回路の出力と第２の基準電圧を比較する第２の
比較回路、第１と第２の比較回路の出力が加えられるこ
とにより入力信号を遅延した出力信号を得ると共に、第
１と第２のフリップフロップ回路のリセット信号を該出
力信号に対応して生ずる第３のフリップフロップ回路か
らなることを特徴とする。A delay circuit according to the present invention comprises a first flip-flop circuit for detecting a rising edge of an input signal, a first charge / discharge circuit to which an output of the first flip-flop circuit is added, and a first flip-flop circuit. A first comparison circuit that compares the output of the charging / discharging circuit with the first reference voltage, a second flip-flop circuit that detects the falling edge of the input signal, and a second flip-flop circuit that receives the output of the second flip-flop circuit. Charge / discharge circuit, second
The second comparison circuit for comparing the output of the charging / discharging circuit with the second reference voltage and the outputs of the first and second comparison circuits are added to obtain an output signal delayed from the input signal and It is characterized in that it comprises a third flip-flop circuit which generates a reset signal of the second flip-flop circuit in response to the output signal.
【０００８】[0008]
【実施例】以下、本発明の遅延回路の実施例を示すブロ
ック図である図１を参照しながら説明する。図１におい
て、インバータ回路３とバッフア回路４の入力側は入力
端子１に接続され、出力側は第１のフリップフロップ回
路ＦＦ１のセット入力端子Ｓと第２のフリップフロップ
回路ＦＦ２のセット入力端子Ｓに夫々接続されている。
フリップフロップ回路ＦＦ１の正規出力端子Ｑとフリッ
プフロップ回路ＦＦ２の正規出力端子Ｑは、第１の充放
電回路ＣＤ１の入力側と第２の充放電回路ＣＤ２の入力
側に夫々接続されている。第１の比較回路ＣＲ１の反転
入力端子には充放電回路ＣＤ１の出力側、非反転入力端
子には基準電圧源Ｅ１が接続される。比較回路ＣＲ１の
出力側は第３のフリップフロップ回路ＦＦ３のセット入
力端子Ｓに接続される。1 is a block diagram showing an embodiment of a delay circuit according to the present invention. In FIG. 1, the input sides of the inverter circuit 3 and the buffer circuit 4 are connected to the input terminal 1, and the output sides thereof are the set input terminal S of the first flip-flop circuit FF1 and the set input terminal S of the second flip-flop circuit FF2. Connected to each.
The normal output terminal Q of the flip-flop circuit FF1 and the normal output terminal Q of the flip-flop circuit FF2 are connected to the input side of the first charge / discharge circuit CD1 and the input side of the second charge / discharge circuit CD2, respectively. The inverting input terminal of the first comparison circuit CR1 is connected to the output side of the charging / discharging circuit CD1, and the non-inverting input terminal is connected to the reference voltage source E1. The output side of the comparison circuit CR1 is connected to the set input terminal S of the third flip-flop circuit FF3.
【０００９】第２の比較回路ＣＲ２の反転入力端子には
充放電回路ＣＤ２の出力側、非反転入力端子には基準電
圧源Ｅ２が接続される。比較回路ＣＲ２の出力側は、フ
リップフロップ回路ＦＦ３のリセット入力端子Ｒに接続
される。フリップフロップ回路ＦＦ３の正規出力端子Ｑ
は出力端子２に接続されると共に、フリップフロップ回
路ＦＦ１のリセット入力端子Ｒとフリップフロップ回路
ＦＦ１のリセット入力端子Ｒに接続される。また、フリ
ップフロップ回路ＦＦ１とフリップフロップ回路ＦＦ２
のリセット入力端子Ｒには、リセット回路５が接続され
る。充放電回路ＣＤ１、ＣＤ２の出力の立上り時定数、
並びに基準電圧源Ｅ１、Ｅ２の電圧レベルは夫々等しく
してある。このように構成された遅延回路は、フリップ
フロップ回路ＦＦ１で入力信号の立上り、フリップフロ
ップ回路ＦＦ２で立下りが検出され、充放電回路ＣＤ１
と充放電回路ＣＤ２の出力の立上り時定数で遅延時間が
設定される。The output side of the charge / discharge circuit CD2 is connected to the inverting input terminal of the second comparison circuit CR2, and the reference voltage source E2 is connected to the non-inverting input terminal. The output side of the comparison circuit CR2 is connected to the reset input terminal R of the flip-flop circuit FF3. Normal output terminal Q of the flip-flop circuit FF3
Is connected to the output terminal 2 and is also connected to the reset input terminal R of the flip-flop circuit FF1 and the reset input terminal R of the flip-flop circuit FF1. In addition, the flip-flop circuit FF1 and the flip-flop circuit FF2
The reset circuit 5 is connected to the reset input terminal R of. Rise time constant of the outputs of the charge / discharge circuits CD1 and CD2,
Also, the voltage levels of the reference voltage sources E1 and E2 are made equal to each other. In the delay circuit thus configured, the flip-flop circuit FF1 detects the rising edge of the input signal and the flip-flop circuit FF2 detects the falling edge, and the charge / discharge circuit CD1 is detected.
And the delay time is set by the rising time constant of the output of the charge / discharge circuit CD2.
【００１０】次に図２の電圧波形図を参照しながら動作
を説明する。なお、図２ではフリップフロップ回路のセ
ット入力端子をＳ端子、リセット入力端子をＲ端子、正
規出力端子をＱ端子と表示してあり、横軸は時間軸を表
している。フリップフロップ回路ＦＦ１とフリップフロ
ップ回路ＦＦ２は、リセット入力端子Ｒに加えられるリ
セット回路５の出力によってリセットされる。入力端子
１にハイレベルの入力信号が加えられて時刻ｔ１に立上
ると、反転した入力信号がフリップフロップ回路ＦＦ１
のセット入力端子Ｓに加えられる。フリップフロップ回
路ＦＦ１の正規出力端子Ｑは、反転した入力信号の立下
りエッジに同期して出力を生ずる。そして、充放電回路
ＣＤ１の出力は時刻ｔ１に立上り始める。時刻ｔ３に、
充放電回路ＣＤ１の出力が点線で示す基準電圧源Ｅ１の
基準電圧レベルＬ１を越えると、比較回路ＣＲ１はロー
レベルの出力を生じ、その出力はフリップフロップ回路
ＦＦ３のセット入力端子Ｓに加えられる。そして、該出
力の立下りエッジに同期した出力がフリップフロップ回
路ＦＦ３の正規出力端子Ｑから生ずる。Next, the operation will be described with reference to the voltage waveform diagram of FIG. In FIG. 2, the set input terminal of the flip-flop circuit is shown as the S terminal, the reset input terminal is shown as the R terminal, and the normal output terminal is shown as the Q terminal, and the horizontal axis shows the time axis. The flip-flop circuit FF1 and the flip-flop circuit FF2 are reset by the output of the reset circuit 5 applied to the reset input terminal R. When a high-level input signal is applied to the input terminal 1 and rises at time t1, the inverted input signal is applied to the flip-flop circuit FF1.
Is applied to the set input terminal S of. The normal output terminal Q of the flip-flop circuit FF1 produces an output in synchronization with the falling edge of the inverted input signal. Then, the output of the charging / discharging circuit CD1 starts to rise at time t1. At time t3,
When the output of the charging / discharging circuit CD1 exceeds the reference voltage level L1 of the reference voltage source E1 shown by the dotted line, the comparison circuit CR1 produces a low level output, and the output is applied to the set input terminal S of the flip-flop circuit FF3. Then, the output synchronized with the falling edge of the output is generated from the normal output terminal Q of the flip-flop circuit FF3.
【００１１】他方、フリップフロップ回路ＦＦ２のセッ
ト入力端子Ｓには、入力信号が反転しない状態で加えら
れ、時刻ｔ２に入力信号の立下りエッジに同期した出力
が正規出力端子Ｑから生ずる。そして充放電回路ＣＤ２
の出力が立上り始める。時刻ｔ４に充放電回路ＣＤ２の
出力が基準電圧源Ｅ２の基準電圧レベルＬ２を越える
と、比較回路ＣＲ２はローレベルの出力を生じ、フリッ
プフロップ回路ＦＦ３のリセット入力端子Ｒに加えられ
る。そして、該出力の立下りエッジに同期してフリップ
フロップ回路ＦＦ３の正規出力端子Ｑの出力はローレベ
ルになりなくなる。正規出力端子Ｑの出力は、フリップ
フロップ回路ＦＦ１、ＦＦ２にもリセット信号として加
えられており、時刻ｔ４の立下りエッジに同期してフリ
ップフロップ回路ＦＦ１、ＦＦ２の正規出力端子Ｑの出
力はなくなる。正規出力端子Ｑの出力が、入力信号を遅
延時間ｔｄだけ遅らせて再現した出力信号であり、入力
信号と出力信号のパルス幅は同じである。遅延時間ｔｄ
は時刻ｔ１から時刻ｔ３までの時間である。On the other hand, an input signal is applied to the set input terminal S of the flip-flop circuit FF2 without being inverted, and an output synchronized with the falling edge of the input signal is generated from the normal output terminal Q at time t2. And the charge / discharge circuit CD2
The output of starts to rise. When the output of the charging / discharging circuit CD2 exceeds the reference voltage level L2 of the reference voltage source E2 at time t4, the comparison circuit CR2 produces a low level output and is applied to the reset input terminal R of the flip-flop circuit FF3. Then, in synchronization with the falling edge of the output, the output of the normal output terminal Q of the flip-flop circuit FF3 does not become low level. The output of the normal output terminal Q is also applied to the flip-flop circuits FF1 and FF2 as a reset signal, and the outputs of the normal output terminals Q of the flip-flop circuits FF1 and FF2 disappear in synchronization with the falling edge of time t4. The output from the normal output terminal Q is an output signal that is reproduced by delaying the input signal by the delay time td, and the pulse widths of the input signal and the output signal are the same. Delay time td
Is the time from time t1 to time t3.
【００１２】なお、実施例では出力信号をそのままリセ
ット信号として用いているので、フリップフロップ回路
ＦＦ３のリセット入力端子Ｒの入力、つまり比較回路Ｃ
Ｒ２の出力の幅が非常に狭くなっている。この出力の幅
を広くして動作を安定にするために、抵抗とコンデンサ
による遅延回路をフリップフロップ回路ＦＦ３の正規出
力端子Ｑとフリップフロップ回路ＦＦ１、ＦＦ２のリセ
ット入力端子Ｒの間に設け、リセット信号が遅れて両方
のフリップフロップ回路に加わるようにすることもでき
る。また、リセット信号としてフリップフロップ回路Ｆ
Ｆ３の相補出力端子Ｑバーの出力を反転したものを用い
てもよい。無論、第１と第２の充放電回路の時定数を変
えることにより、入力信号の立上りエッジ、立下りエッ
ジを別々に遅延させることもできる。その際は、入力信
号と出力信号のパルス幅は異なる。さらにまた、実施例
では充放電回路の出力の立上り時定数を用いたが、立下
り時定数を用いてもよい。Since the output signal is used as it is as the reset signal in the embodiment, the input to the reset input terminal R of the flip-flop circuit FF3, that is, the comparison circuit C is performed.
The output width of R2 is very narrow. In order to widen the width of this output and stabilize the operation, a delay circuit composed of a resistor and a capacitor is provided between the normal output terminal Q of the flip-flop circuit FF3 and the reset input terminal R of the flip-flop circuits FF1 and FF2 to perform reset. It is also possible that the signal is delayed and added to both flip-flop circuits. Further, the flip-flop circuit F is used as a reset signal.
Alternatively, the inverted output of the complementary output terminal Q bar of F3 may be used. Of course, the rising edge and the falling edge of the input signal can be separately delayed by changing the time constants of the first and second charge / discharge circuits. In that case, the pulse widths of the input signal and the output signal are different. Furthermore, although the rising time constant of the output of the charge / discharge circuit is used in the embodiment, the falling time constant may be used.
【００１３】[0013]
【発明の効果】以上述べたように本発明の遅延回路は、
第１のフリップフロップ回路で入力信号の立上り、第２
のフリップフロップ回路で立下りが検出され、充放電回
路の時定数により遅延時間が設定される。つまり、入力
信号の検出機能と、遅延時間の設定機能が分かれてお
り、充放電回路は遅延時間の設定だけを行うようにして
ある。従って、入力信号のパルス幅に影響されることな
くその入力信号を遅延した出力信号を得ることができ
る。As described above, the delay circuit of the present invention is
The first flip-flop circuit raises the input signal,
The falling edge is detected by the flip-flop circuit and the delay time is set by the time constant of the charge / discharge circuit. That is, the input signal detection function and the delay time setting function are separated, and the charging / discharging circuit only sets the delay time. Therefore, an output signal obtained by delaying the input signal can be obtained without being affected by the pulse width of the input signal.
【図１】 本発明の遅延回路の実施例を示すブロック図
である。FIG. 1 is a block diagram showing an embodiment of a delay circuit of the present invention.
【図２】 図１の動作を説明するための電圧波形図であ
る。FIG. 2 is a voltage waveform diagram for explaining the operation of FIG.
【図３】 従来の遅延回路のブロック図である。FIG. 3 is a block diagram of a conventional delay circuit.
【図４】 図３の動作を説明するための電圧波形図であ
る。FIG. 4 is a voltage waveform diagram for explaining the operation of FIG.
【図５】 図３の動作を説明するための別の電圧波形図
である。FIG. 5 is another voltage waveform diagram for explaining the operation of FIG.
ＦＦ１ 第１のフリップフロップ回路 ＦＦ２ 第２のフリップフロップ回路 ＦＦ３ 第３のフリップフロップ回路 ＣＤ１ 第１の充放電回路 ＣＤ２ 第２の充放電回路 FF1 first flip-flop circuit FF2 second flip-flop circuit FF3 third flip-flop circuit CD1 first charge / discharge circuit CD2 second charge / discharge circuit
Claims (3)
ップフロップ回路、第１のフリップフロップ回路の出力
が加えられる第１の充放電回路、第１の充放電回路の出
力と第１の基準電圧を比較する第１の比較回路、入力信
号の立下りを検出する第２のフリップフロップ回路、第
２のフリップフロップ回路の出力が加えられる第２の充
放電回路、第２の充放電回路の出力と第２の基準電圧を
比較する第２の比較回路、第１と第２の比較回路の出力
が加えられることにより入力信号を遅延した出力信号を
得ると共に、第１と第２のフリップフロップ回路のリセ
ット信号を該出力信号に対応して生ずる第３のフリップ
フロップ回路からなることを特徴とする遅延回路。1. A first flip-flop circuit for detecting a rising edge of an input signal, a first charge / discharge circuit to which an output of the first flip-flop circuit is added, an output of the first charge / discharge circuit and a first reference. A first comparison circuit for comparing voltages, a second flip-flop circuit for detecting a falling edge of an input signal, a second charging / discharging circuit to which the output of the second flip-flop circuit is added, and a second charging / discharging circuit A second comparison circuit that compares the output with a second reference voltage, and an output signal obtained by delaying the input signal by adding the outputs of the first and second comparison circuits, and the first and second flip-flops A delay circuit comprising a third flip-flop circuit for generating a reset signal of the circuit in response to the output signal.
れ、入力信号の立上りを検出する第１のフリップフロッ
プ回路、第１のフリップフロップ回路の出力が加えられ
る第１の充放電回路、第１の充放電回路の出力と第１の
基準電圧を比較する第１の比較回路、第１のフリップフ
ロップ回路に加えられる信号を反転した信号が加えら
れ、入力信号の立下りを検出する第２のフリップフロッ
プ回路、第２のフリップフロップ回路の出力が加えられ
る第２の充放電回路、第２の充放電回路の出力と第２の
基準電圧を比較する第２の比較回路、第１の比較回路の
出力がセット入力端子、第２の比較回路の出力がリセッ
ト入力端子に加えられることにより入力信号を遅延した
出力信号を得る共に、第１と第２のフリップフロップ回
路のリセット信号を該出力に対応して生ずる第３のフリ
ップフロップ回路からなることを特徴とする遅延回路。2. A first flip-flop circuit, to which an input signal or an inverted input signal is applied, and which detects the rise of the input signal, and a first charge / discharge circuit to which the output of the first flip-flop circuit is applied. The first comparison circuit for comparing the output of the charging / discharging circuit with the first reference voltage, and the signal obtained by inverting the signal applied to the first flip-flop circuit are added to detect the falling edge of the input signal. Flip-flop circuit, second charge / discharge circuit to which output of the second flip-flop circuit is added, second comparison circuit for comparing output of second charge / discharge circuit with second reference voltage, first comparison circuit Is applied to the set input terminal and the output of the second comparison circuit is applied to the reset input terminal to obtain an output signal obtained by delaying the input signal, and to output the reset signals of the first and second flip-flop circuits. A delay circuit comprising a third flip-flop circuit generated corresponding to an output.
第１の第２の基準電圧が夫々等しい請求項１又は請求項
２の遅延回路。3. The delay circuit according to claim 1, wherein the time constants of the first and second charge / discharge circuits and the first and second reference voltages are equal to each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6045079A JPH07235863A (en) | 1994-02-21 | 1994-02-21 | Delay circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP6045079A JPH07235863A (en) | 1994-02-21 | 1994-02-21 | Delay circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235863A true JPH07235863A (en) | 1995-09-05 |
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Family Applications (1)
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|---|---|---|---|
| JP6045079A Pending JPH07235863A (en) | 1994-02-21 | 1994-02-21 | Delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235863A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970072669A (en) * | 1996-04-19 | 1997-11-07 | 김광호 | Reset delay device for stable system |
| JP2008092271A (en) * | 2006-10-02 | 2008-04-17 | Mitsubishi Electric Corp | Delay circuit |
-
1994
- 1994-02-21 JP JP6045079A patent/JPH07235863A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970072669A (en) * | 1996-04-19 | 1997-11-07 | 김광호 | Reset delay device for stable system |
| JP2008092271A (en) * | 2006-10-02 | 2008-04-17 | Mitsubishi Electric Corp | Delay circuit |
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