JPH07235554A - 超高周波装置 - Google Patents
超高周波装置Info
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- JPH07235554A JPH07235554A JP2576694A JP2576694A JPH07235554A JP H07235554 A JPH07235554 A JP H07235554A JP 2576694 A JP2576694 A JP 2576694A JP 2576694 A JP2576694 A JP 2576694A JP H07235554 A JPH07235554 A JP H07235554A
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- Japan
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- gate
- drain
- electrode
- connection pattern
- high frequency
- Prior art date
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 例えば、マイクロ波・ミリ波帯で使用する超
高周波装置に関し、動作効率の向上と広帯域化を図るこ
とを目的とする。 【構成】 ソース電極と該ソース電極に対して平行に設
けられたドレイン電極をこれら電極の長手方向と直角方
向に複数個設け、各ソース電極とドレイン電極間にゲー
トを平行に挟んで構成した超高周波装置において、ソー
ス電極S1〜S3の一端を、該ソース電極の長手方向と直角
方向に設けたビアホール11に同じ長さのソース用接続パ
ターンを介して接続し、ドレイン電極D1, D2及びゲート
電極G1〜G4の他端を、ドレイン電極及びゲート電極の長
手方向と直角方向に設けたドレイン用接続パターン131
及びゲート用接続パターン121 を介して、ドレインパッ
ド及びゲートパッドに接続するように構成する。
高周波装置に関し、動作効率の向上と広帯域化を図るこ
とを目的とする。 【構成】 ソース電極と該ソース電極に対して平行に設
けられたドレイン電極をこれら電極の長手方向と直角方
向に複数個設け、各ソース電極とドレイン電極間にゲー
トを平行に挟んで構成した超高周波装置において、ソー
ス電極S1〜S3の一端を、該ソース電極の長手方向と直角
方向に設けたビアホール11に同じ長さのソース用接続パ
ターンを介して接続し、ドレイン電極D1, D2及びゲート
電極G1〜G4の他端を、ドレイン電極及びゲート電極の長
手方向と直角方向に設けたドレイン用接続パターン131
及びゲート用接続パターン121 を介して、ドレインパッ
ド及びゲートパッドに接続するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、マイクロ波・
ミリ波帯で使用する超高周波装置に関するものである。
ミリ波帯で使用する超高周波装置に関するものである。
【０００２】超高周波装置は、電界効果トランジスタ、
受動素子及びこれらを接続する配線パターンなどからな
り、マイクロ波・ミリ波帯の増幅器、ミキサ、発振器を
構成する際に用いられるが、装置自身としてはより高効
率な動作、より広帯域な特性を持つことが必要である。
受動素子及びこれらを接続する配線パターンなどからな
り、マイクロ波・ミリ波帯の増幅器、ミキサ、発振器を
構成する際に用いられるが、装置自身としてはより高効
率な動作、より広帯域な特性を持つことが必要である。
【０００３】
【従来の技術】図９は従来例の要部説明図で、(a) は構
成図、(b) はビアホール断面図である。図９-(a)におい
て、両端にビアホール51, 52が接続されたソース用接続
パターン57にリボン状のソース電極(S1, S2, S3)を所定
間隔だけ離して直角に接続する。 なお、ビアホールは
図９(b) に示す様に、FET の電極が形成された基板表面
では四角い導体パターンであるが、このパターンの裏面
は傾斜した貫通孔を介して基板裏面のアース面と接続し
ている。
成図、(b) はビアホール断面図である。図９-(a)におい
て、両端にビアホール51, 52が接続されたソース用接続
パターン57にリボン状のソース電極(S1, S2, S3)を所定
間隔だけ離して直角に接続する。 なお、ビアホールは
図９(b) に示す様に、FET の電極が形成された基板表面
では四角い導体パターンであるが、このパターンの裏面
は傾斜した貫通孔を介して基板裏面のアース面と接続し
ている。
【０００４】また、ドレインパッド54が接続されたドレ
イン用接続パターン53に、リボン状のドレイン電極(
D1, D2) を所定間隔だけ離して接続するが、ソース電極
とドレイン電極とは平行状態にある。
イン用接続パターン53に、リボン状のドレイン電極(
D1, D2) を所定間隔だけ離して接続するが、ソース電極
とドレイン電極とは平行状態にある。
【０００５】更に、ゲートパッド56が接続されたゲート
用接続パターン55に所定間隔だけ離してゲート電極( 以
下、ゲートフインガーと云う)G1, G2, G3, G4 を接続す
るが、ゲートフインガーは図に示す様にソース電極とド
レイン電極の間に平行に配置される。
用接続パターン55に所定間隔だけ離してゲート電極( 以
下、ゲートフインガーと云う)G1, G2, G3, G4 を接続す
るが、ゲートフインガーは図に示す様にソース電極とド
レイン電極の間に平行に配置される。
【０００６】さて、図中のゲートパッド56に印加した信
号はゲート用接続パターンを介して４つのゲートフイン
ガーに分配されるが、ゲートフインガーG1, G2に分配さ
れた信号は増幅されてドレイン電極D1に、ゲートフイン
ガーG3, G4に分配された信号は増幅されてドレイン電極
D2にそれぞれ現れる。
号はゲート用接続パターンを介して４つのゲートフイン
ガーに分配されるが、ゲートフインガーG1, G2に分配さ
れた信号は増幅されてドレイン電極D1に、ゲートフイン
ガーG3, G4に分配された信号は増幅されてドレイン電極
D2にそれぞれ現れる。
【０００７】これらの信号はドレイン用接続パターン53
で合成されてドレインパッド54を介して取り出されるの
で、より大きな出力電力を得るには横方向に単位トラン
ジスタを必要な数だけ並べればよい。
で合成されてドレインパッド54を介して取り出されるの
で、より大きな出力電力を得るには横方向に単位トラン
ジスタを必要な数だけ並べればよい。
【０００８】なお、ドレインパッド54とゲートパッド56
の間に抵抗R とコンデンサC とからなる帰還回路が設け
られている。これは、装置を増幅器として使用する場
合、帰還なしの時は動作周波数が高くなる程、利得が低
下するので、装置の入力側で入力信号と帰還した出力信
号の位相を逆相にして低域の利得を低下させ、広帯域化
を図るものである。
の間に抵抗R とコンデンサC とからなる帰還回路が設け
られている。これは、装置を増幅器として使用する場
合、帰還なしの時は動作周波数が高くなる程、利得が低
下するので、装置の入力側で入力信号と帰還した出力信
号の位相を逆相にして低域の利得を低下させ、広帯域化
を図るものである。
【０００９】
【発明が解決しようとする課題】上記の様に、ソース電
極を接地するビアホールがFET の両端にしか設置できな
いので、ビアホール間の間隔が開きすぎると各ソース電
極でのアース電位が異なる。
極を接地するビアホールがFET の両端にしか設置できな
いので、ビアホール間の間隔が開きすぎると各ソース電
極でのアース電位が異なる。
【００１０】例えば、ソース電極S1, S3はビアホール5
2, 51に近いのでアース電位になっているが、ソース電
極S2はビアホールから離れている為にインダクタンス成
分を介してビアホールと接続することになる。この為、
ソース電極S1, S3で構成される単体FET の利得に比べ、
ソース電極S2で構成される単体FET の利得が低下し、効
率的な動作が行われない。
2, 51に近いのでアース電位になっているが、ソース電
極S2はビアホールから離れている為にインダクタンス成
分を介してビアホールと接続することになる。この為、
ソース電極S1, S3で構成される単体FET の利得に比べ、
ソース電極S2で構成される単体FET の利得が低下し、効
率的な動作が行われない。
【００１１】特に、大電力を扱う場合、均等な電力増幅
が行われないと特定の部分に電力が集中してFET の劣化
を招き、装置の信頼性が低下する。また、ドレイン側と
ゲート側との間に負帰還回路を設ける場合、ドレインパ
ッドからゲートパッドに帰還する信号と入力信号とを逆
相で合成するのが理想である。しかし、図９の様にビア
ホールが設けられている場合、抵抗、コンデンサを線路
パターンを介してFET の出力側と入力側を接続すると、
帰還回路の持つ線路長が長くなって、この回路を通る信
号周波数の違いによる位相ずれの差が大きくなる。この
様に位相がずれた信号を合成するので、広帯域化が困難
になる。
が行われないと特定の部分に電力が集中してFET の劣化
を招き、装置の信頼性が低下する。また、ドレイン側と
ゲート側との間に負帰還回路を設ける場合、ドレインパ
ッドからゲートパッドに帰還する信号と入力信号とを逆
相で合成するのが理想である。しかし、図９の様にビア
ホールが設けられている場合、抵抗、コンデンサを線路
パターンを介してFET の出力側と入力側を接続すると、
帰還回路の持つ線路長が長くなって、この回路を通る信
号周波数の違いによる位相ずれの差が大きくなる。この
様に位相がずれた信号を合成するので、広帯域化が困難
になる。
【００１２】即ち、効率的な動作が行われず、広帯域化
が困難であると云う課題がある。本発明は動作効率の向
上と広帯域化を図ることを目的とする。
が困難であると云う課題がある。本発明は動作効率の向
上と広帯域化を図ることを目的とする。
【００１３】
【課題を解決するための手段】上記の課題は、ソース電
極S1〜S3の一端を、ソース電極の長手方向と直角方向に
設けたビアホール11に同じ長さのソース用接続パターン
を介して接続し、ドレイン電極D1, D2及びゲート電極G1
〜G4の他端を、ドレイン電極及びゲート電極の長手方向
と直角方向に設けたドレイン用接続パターン131 及びゲ
ート用接続パターン121 を介して、ドレインパッド及び
ゲートパッドに接続することにより解決できる。
極S1〜S3の一端を、ソース電極の長手方向と直角方向に
設けたビアホール11に同じ長さのソース用接続パターン
を介して接続し、ドレイン電極D1, D2及びゲート電極G1
〜G4の他端を、ドレイン電極及びゲート電極の長手方向
と直角方向に設けたドレイン用接続パターン131 及びゲ
ート用接続パターン121 を介して、ドレインパッド及び
ゲートパッドに接続することにより解決できる。
【００１４】
【作用】第１の本発明は、ソース電極S1, S2, S3の一端
をソース電極の長手方向と直角方向に設けたビアホール
11に等距離で接続する。また、ドレイン及びゲート電極
の他端を、ドレイン及びゲート電極の長手方向と直角方
向に設けたドレイン用接続パターン131 及びゲート用接
続パターン121 に接続する。
をソース電極の長手方向と直角方向に設けたビアホール
11に等距離で接続する。また、ドレイン及びゲート電極
の他端を、ドレイン及びゲート電極の長手方向と直角方
向に設けたドレイン用接続パターン131 及びゲート用接
続パターン121 に接続する。
【００１５】即ち、ソース電極のアース電位は全て同じ
値となる。また、ドレイン、ゲート部分は電極とそれに
垂直な接続パターンで櫛形の構造を持たせてあるので、
ゲート用接続パターン上の分岐点からドレイン用接続パ
ターン上の合成点までの信号の通過位相は同じになる。
これにより、FET 単体としては全て同じ動作状態とな
り、通過径路長が同じであるから合成点での信号は同相
合成される。
値となる。また、ドレイン、ゲート部分は電極とそれに
垂直な接続パターンで櫛形の構造を持たせてあるので、
ゲート用接続パターン上の分岐点からドレイン用接続パ
ターン上の合成点までの信号の通過位相は同じになる。
これにより、FET 単体としては全て同じ動作状態とな
り、通過径路長が同じであるから合成点での信号は同相
合成される。
【００１６】第２，第３の本発明は、第１の本発明と同
様にソース電極のアース電位は全て同じ値である。ま
た、ゲート電極に印加する信号の位相は同相で、ドレイ
ン用接続パターン上の合成点c で同相合成される。
様にソース電極のアース電位は全て同じ値である。ま
た、ゲート電極に印加する信号の位相は同相で、ドレイ
ン用接続パターン上の合成点c で同相合成される。
【００１７】第４の本発明は、例えば、ミキサ用として
第１，第２のゲート接続用パターンを設けたもので、ミ
キサ出力が合成点c で同相合成される。第５の本発明
は、ドレイン用接続パターンとゲート用接続パターンと
の間に、コンデンサと抵抗を接続して帰還回路を形成し
たものであるが、従来例に比べて回路長が短くなった
為、入力信号と帰還信号とは逆位相で合成される。
第１，第２のゲート接続用パターンを設けたもので、ミ
キサ出力が合成点c で同相合成される。第５の本発明
は、ドレイン用接続パターンとゲート用接続パターンと
の間に、コンデンサと抵抗を接続して帰還回路を形成し
たものであるが、従来例に比べて回路長が短くなった
為、入力信号と帰還信号とは逆位相で合成される。
【００１８】第６の本発明は、第５の発明の抵抗をｎ型
活性層上にショットキーゲートを設け、このゲートに印
加する電圧を変えて抵抗値を変える様にした。これによ
り、帰還量が可変できる。
活性層上にショットキーゲートを設け、このゲートに印
加する電圧を変えて抵抗値を変える様にした。これによ
り、帰還量が可変できる。
【００１９】第７の本発明は、２つの超高周波装置をバ
ランス型構造にして高出力化を図ったものである。第
８，第９の本発明は、２つの超高周波装置間のアイソレ
ーションを取る為、例えば、ドレイン用接続パターン間
にウイルキンソン型ハイブリッド、またはバランス抵抗
を設ける様にした。
ランス型構造にして高出力化を図ったものである。第
８，第９の本発明は、２つの超高周波装置間のアイソレ
ーションを取る為、例えば、ドレイン用接続パターン間
にウイルキンソン型ハイブリッド、またはバランス抵抗
を設ける様にした。
【００２０】即ち、ソース電極のアース電位が同一で、
合成点までの距離が等しくしたので、合成すべき信号の
位相関係はずれず、装置として効率のよい動作が行え
る。また、帰還回路の径路長を短縮し、帰還量を可変で
きる様にしたので、より広帯域化が可能となった。
合成点までの距離が等しくしたので、合成すべき信号の
位相関係はずれず、装置として効率のよい動作が行え
る。また、帰還回路の径路長を短縮し、帰還量を可変で
きる様にしたので、より広帯域化が可能となった。
【００２１】
【実施例】図１は第１の本発明の実施例の要部構成図、
図２は第２の本発明の実施例の要部構成図、図３は第３
の本発明の実施例の要部構成図、図４は第４の本発明の
実施例の要部構成図、図５は第５の本発明の実施例の要
部構成図、図６は第６の本発明の実施例の要部構成図、
図７は第７，第９の本発明の実施例の要部構成図、図８
は第８の本発明の実施例の要部構成図である。
図２は第２の本発明の実施例の要部構成図、図３は第３
の本発明の実施例の要部構成図、図４は第４の本発明の
実施例の要部構成図、図５は第５の本発明の実施例の要
部構成図、図６は第６の本発明の実施例の要部構成図、
図７は第７，第９の本発明の実施例の要部構成図、図８
は第８の本発明の実施例の要部構成図である。
【００２２】ここで、図７は第７，第９の本発明に対し
て共通に使用しているが、第７の本発明の場合は点線部
分41, 42を削除し、第９の本発明の場合は点線部分を付
加する。また、全図を通じて同一符号は同一対称物を示
す。
て共通に使用しているが、第７の本発明の場合は点線部
分41, 42を削除し、第９の本発明の場合は点線部分を付
加する。また、全図を通じて同一符号は同一対称物を示
す。
【００２３】以下、図１〜図８を説明するが、上記で詳
細説明した部分については概略説明し、本発明の部分に
ついて詳細説明する。なお、図中のドレイン電極、ゲー
ト電極以外の部分は全てドレイン用接続パターン、ゲー
ト用接続パターンであり、ドレインパッド、ゲートパッ
ドは図示していない。また、請求項のゲート電極を実施
例ではゲートフインガーと云う。
細説明した部分については概略説明し、本発明の部分に
ついて詳細説明する。なお、図中のドレイン電極、ゲー
ト電極以外の部分は全てドレイン用接続パターン、ゲー
ト用接続パターンであり、ドレインパッド、ゲートパッ
ドは図示していない。また、請求項のゲート電極を実施
例ではゲートフインガーと云う。
【００２４】先ず、図１に示す様に、ソース電極S1,
S2, S3がソース用接続パターン14を介してソース電極の
長手方向と直角に設けられたビアホール11と接続してい
るが、各ソース電極とビアホール間の距離が等しいの
で、これらソース電極のアース電位は等しくなる。
S2, S3がソース用接続パターン14を介してソース電極の
長手方向と直角に設けられたビアホール11と接続してい
るが、各ソース電極とビアホール間の距離が等しいの
で、これらソース電極のアース電位は等しくなる。
【００２５】また、ドレイン電極D1, D2が、ドレイン電
極の長手方向及び直角方向のパターンを持つドレイン用
接続パターン131 を介してドレインパッド( 図示せず)
に接続している。
極の長手方向及び直角方向のパターンを持つドレイン用
接続パターン131 を介してドレインパッド( 図示せず)
に接続している。
【００２６】更に、ドレイン電極とソース電極の間に平
行に挟まれたゲートフィンガーG1,G 2,G3,G4 が、ゲート
フィンガーの長手方向と直角に設けられたゲート用接続
パターン121 を介してゲートパッド( 図示せず) と接続
し、櫛型構造になっている。
行に挟まれたゲートフィンガーG1,G 2,G3,G4 が、ゲート
フィンガーの長手方向と直角に設けられたゲート用接続
パターン121 を介してゲートパッド( 図示せず) と接続
し、櫛型構造になっている。
【００２７】さて、ゲート用接続パターン121 を介して
入力した信号の一部は、点a1, a2でゲートフィンガー
G4, G3からドレイン電極D2を介して増幅された信号がド
レイン用接続パターン131 に送出される。また、残りの
信号も同様に、点a3, a4点でゲートフィンガーG1, G2か
らドレイン電極D1を介してドレイン接続用パターンのb
点に送出される。
入力した信号の一部は、点a1, a2でゲートフィンガー
G4, G3からドレイン電極D2を介して増幅された信号がド
レイン用接続パターン131 に送出される。また、残りの
信号も同様に、点a3, a4点でゲートフィンガーG1, G2か
らドレイン電極D1を介してドレイン接続用パターンのb
点に送出される。
【００２８】この時、点a1→ドレイン電極D2→b 点まで
の距離と、点a1→点a3→ドレイン電極D1→点b までの距
離は等しいので( 信号の通過位相は同じになる) 、b 点
において増幅された信号は同相合成される。なお、点a1
はゲートの分岐点、点b はドレインの合成点である。
の距離と、点a1→点a3→ドレイン電極D1→点b までの距
離は等しいので( 信号の通過位相は同じになる) 、b 点
において増幅された信号は同相合成される。なお、点a1
はゲートの分岐点、点b はドレインの合成点である。
【００２９】図２において、ドレイン電極D1, D2は、そ
れぞれの電極の他端と接続した逆コの字型のパターン部
分及びこの部分の中点c に接続した L字型パターン部分
とからなるドレイン用接続パターン131 を介してドレイ
ンパッド( 図示せず) と接続している。
れぞれの電極の他端と接続した逆コの字型のパターン部
分及びこの部分の中点c に接続した L字型パターン部分
とからなるドレイン用接続パターン131 を介してドレイ
ンパッド( 図示せず) と接続している。
【００３０】また、ゲートフィンガーG1, G2及びゲート
フィンガーG3, G4は、それぞれの電極の他端と接続した
２つのパターン、これらのパターンの中点b1, b2を接続
する逆コの字型パターン、逆コの字型パターンの中点a
に接続するパターンとからなるゲート用接続パターン12
2 を介してゲートパッド( 図示せず) と接続している。
つまり、ドレイン用接続パターン131 及びゲート用接
続パターン122 から対応する電極までの接続径路の長さ
が等しくなっている。これにより、信号の同相分岐、同
相合成ができる。
フィンガーG3, G4は、それぞれの電極の他端と接続した
２つのパターン、これらのパターンの中点b1, b2を接続
する逆コの字型パターン、逆コの字型パターンの中点a
に接続するパターンとからなるゲート用接続パターン12
2 を介してゲートパッド( 図示せず) と接続している。
つまり、ドレイン用接続パターン131 及びゲート用接
続パターン122 から対応する電極までの接続径路の長さ
が等しくなっている。これにより、信号の同相分岐、同
相合成ができる。
【００３１】図３は図１と異なり、ドレイン電極D2とソ
ース電極S1の間にゲートフィンガーが設けられていない
ので、FET の数は図２に比較して半分になる。しかし、
ゲートフインガーの分岐点とドレインの合成点間の距離
(a点-c点, b 点-c点) が同じになる様にしたもので、装
置としての動作効率が図１の場合よりも高くなる。
ース電極S1の間にゲートフィンガーが設けられていない
ので、FET の数は図２に比較して半分になる。しかし、
ゲートフインガーの分岐点とドレインの合成点間の距離
(a点-c点, b 点-c点) が同じになる様にしたもので、装
置としての動作効率が図１の場合よりも高くなる。
【００３２】図４に示す、ソース電極S 、ゲートフィン
ガーG 、ドレイン電極D 及びドレイン用接続パターン13
4 の構成は図１と同じであるが、第１，第２のゲート用
接続パターン124a, 124bを設け、ゲートフインガを第
１，第２のゲート用接続パターンに交互に接続させる様
にした。
ガーG 、ドレイン電極D 及びドレイン用接続パターン13
4 の構成は図１と同じであるが、第１，第２のゲート用
接続パターン124a, 124bを設け、ゲートフインガを第
１，第２のゲート用接続パターンに交互に接続させる様
にした。
【００３３】そして、第１のゲート用接続パターン124a
には、例えば、高周波信号を、第２のゲート用接続パタ
ーン124bには、例えば、局発信号を印加すると、FET の
非直線動作によりドレイン電極から周波数変換された信
号が得られる。
には、例えば、高周波信号を、第２のゲート用接続パタ
ーン124bには、例えば、局発信号を印加すると、FET の
非直線動作によりドレイン電極から周波数変換された信
号が得られる。
【００３４】なお、図中のc 点で別の単位FET の周波数
変換出力と同相合成する様な構成になっているので、高
電力の周波数変換出力を得るのに効果的である。図５は
ドレイン用接続パターン135 とゲート用接続パターン12
5 との間にコンデンサC1と抵抗R からなる帰還回路を設
けたもので、図に示す様にドレイン電極とゲートフイン
ガ間を短距離で接続しているので、出力信号と入力信号
を位相ずれなく合成できる。これにより、より広帯域化
が可能となる。
変換出力と同相合成する様な構成になっているので、高
電力の周波数変換出力を得るのに効果的である。図５は
ドレイン用接続パターン135 とゲート用接続パターン12
5 との間にコンデンサC1と抵抗R からなる帰還回路を設
けたもので、図に示す様にドレイン電極とゲートフイン
ガ間を短距離で接続しているので、出力信号と入力信号
を位相ずれなく合成できる。これにより、より広帯域化
が可能となる。
【００３５】図６は図５中の抵抗の代わりに、ｎ型活性
層上にショットキーゲートを設け、このショットキーゲ
ートに印加する制御電圧を変えてｎ型の活性層に発生す
る空乏層の大きさを変化させることにより、抵抗値を可
変できる様にした。これにより、帰還量を可変すること
ができ、周波数特性の微調が可能となる。
層上にショットキーゲートを設け、このショットキーゲ
ートに印加する制御電圧を変えてｎ型の活性層に発生す
る空乏層の大きさを変化させることにより、抵抗値を可
変できる様にした。これにより、帰還量を可変すること
ができ、周波数特性の微調が可能となる。
【００３６】図７は図１に示す構成の超高周波装置を２
つ線対称に配置したものである。図に示す様に、ゲート
用接続パターン127 から入力した信号は分配されて左右
の超高周波装置で増幅された後、ドレイン用接続パター
ン137 で合成されて出力されるが、単位FET の数が多い
ので高出力化が図れる。
つ線対称に配置したものである。図に示す様に、ゲート
用接続パターン127 から入力した信号は分配されて左右
の超高周波装置で増幅された後、ドレイン用接続パター
ン137 で合成されて出力されるが、単位FET の数が多い
ので高出力化が図れる。
【００３７】なお、２つのドレイン用接続パターンに現
れるドレイン電圧間に差があると、うまく合成ができな
いので、図７に示す様に、ドレイン用接続パターン間に
抵抗( 例えば、抵抗値が数 KΩ) を接続して電圧差をな
くす。
れるドレイン電圧間に差があると、うまく合成ができな
いので、図７に示す様に、ドレイン用接続パターン間に
抵抗( 例えば、抵抗値が数 KΩ) を接続して電圧差をな
くす。
【００３８】図８は左右の超高周波装置間のアイソレー
ションを取る為、ドレイン用接続パターン間及びゲート
用接続パターン間の、少なくとも何れか一方のパターン
間に公知のウイルキンソン型ハイブリッドを設ける様に
した。
ションを取る為、ドレイン用接続パターン間及びゲート
用接続パターン間の、少なくとも何れか一方のパターン
間に公知のウイルキンソン型ハイブリッドを設ける様に
した。
【００３９】つまり、各ソース電極がビアホールと同距
離で接続されるので単位FET は従来より動作効率が向上
する。また、理想的な帰還回路が構成されるので超高周
波装置の広帯域化を図られる。
離で接続されるので単位FET は従来より動作効率が向上
する。また、理想的な帰還回路が構成されるので超高周
波装置の広帯域化を図られる。
【００４０】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、動作効率の向上と広帯域化を図ることができると云
う効果がある。
ば、動作効率の向上と広帯域化を図ることができると云
う効果がある。
【図１】第１の本発明の実施例の要部構成図である。
【図２】第２の本発明の実施例の要部構成図である。
【図３】第３の本発明の実施例の要部構成図である。
【図４】第４の本発明の実施例の要部構成図である。
【図５】第５の本発明の実施例の要部構成図である。
【図６】第６の本発明の実施例の要部構成図である。
【図７】第７，第９の本発明の実施例の要部構成図であ
る。
る。
【図８】第８の本発明の実施例の要部構成図である。
【図９】従来例の要部説明図で、(a) は構成図、(b) は
ビアホール断面図である。
ビアホール断面図である。
11 ビアホール 14 ソース用接
続パターン 121 ゲート用接続パターン 131 ドレイン
用接続パターン S1〜S3 ソース電極 G1〜G4 ゲート
電極 D1, D2 ドレイン電極
続パターン 121 ゲート用接続パターン 131 ドレイン
用接続パターン S1〜S3 ソース電極 G1〜G4 ゲート
電極 D1, D2 ドレイン電極
Claims (9)
- 【請求項１】 ソース電極と該ソース電極に対して平行
に設けられたドレイン電極をこれら電極の長手方向と直
角方向に複数個設け、各ソース電極とドレイン電極間に
ゲートを平行に挟んで構成した超高周波装置において、 該ソース電極(S1 〜S3) の一端を、該ソース電極の長手
方向と直角方向に設けたビアホール(11)に同じ長さのソ
ース用接続パターンを介して接続し、ドレイン電極(D1,
D2)及びゲート電極(G1 〜G4) の他端を、ドレイン電極
及びゲート電極の長手方向と直角方向に設けたドレイン
用接続パターン(131) 及びゲート用接続パターン(121)
を介して、ドレインパッド及びゲートパッドに接続する
構成にしたことを特徴とする超高周波装置。 - 【請求項２】 上記のドレイン用接続パターン及びゲー
ト用接続パターンが、ドレイン電極側及びゲート電極側
では複数の分岐パターンからなり、ドレインパッド側及
びゲートパッド側では１つの分岐パターンとなる様な階
層化構造で、複数のドレイン電極から該ドレインパッド
までの距離及び複数のゲート電極から該ゲートパッドま
での距離が、それぞれ等しくなる構成にしたことを特徴
とする請求項１の超高周波装置。 - 【請求項３】 ソース電極、ドレイン電極及びこれらの
電極間にゲート電極を平行に挟んで構成した単位トラン
ジスタを、該ソース電極、ドレイン電極の長手方向と直
角方向に複数個隣接して構成した超高周波装置におい
て、該ソース電極の一端を、該ソース電極の長手方向と
直角方向に設けたビアホールに同じ長さのソース用接続
パターンを介して接続し、該ドレイン電極及びゲート電
極の他端を該ドレイン電極及びゲート電極の長手方向と
直角に設けたドレイン電極用接続パターン及びゲート電
極用接続パターンを介してドレインパッド及びゲートパ
ッドに接続する構成にした超高周波装置。 - 【請求項４】 上記のゲート用接続パターンが、該ゲー
ト電極の長手方向と直角方向に設けられた第１，第２の
ゲート用接続パターンであって、該ゲート電極の他端が
該第１，第２のゲート接続用パターンに交互に接続する
構成にしたことを特徴とする請求項１の超高周波装置。 - 【請求項５】 上記請求項１〜４のドレイン用接続パタ
ーンとゲート用接続パターンの間にコンデンサと抵抗か
らなる帰還回路を設けたことを特徴とする超高周波装
置。 - 【請求項６】 上記抵抗がｎ型活性層上にショットキー
ゲートを設け、該ショットキーゲートに印加する電圧を
変化して抵抗値を可変できる様にしたことを特徴とする
請求項５の超高周波装置。 - 【請求項７】 上記請求項１〜６の超高周波装置を線対
称に配置してバランス構成にしたことを特徴とする超高
周波装置。 - 【請求項８】 上記請求項７の線対称に配置した超高周
波装置のドレイン用接続パターン間及びゲート用接続パ
ターン間の、少なくとも何れか一方のパターン間にウイ
ルキンソン型ハイブリッドを設ける構成にしたことを特
徴とする超高周波装置。 - 【請求項９】 上記請求項７の線対称に配置した超高周
波装置のドレイン用接続パターン間にバランス抵抗(41,
42)を配置し、該ドレイン用接続パターン間の電位を一
致させる構成にしたことを特徴とする超高周波装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02576694A JP3144205B2 (ja) | 1994-02-24 | 1994-02-24 | 超高周波装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02576694A JP3144205B2 (ja) | 1994-02-24 | 1994-02-24 | 超高周波装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235554A true JPH07235554A (ja) | 1995-09-05 |
| JP3144205B2 JP3144205B2 (ja) | 2001-03-12 |
Family
ID=12174970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02576694A Expired - Fee Related JP3144205B2 (ja) | 1994-02-24 | 1994-02-24 | 超高周波装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144205B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794201B2 (en) | 1999-12-03 | 2004-09-21 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor device |
| JP2011171622A (ja) * | 2010-02-22 | 2011-09-01 | Oki Electric Industry Co Ltd | 半導体装置及びその製造方法 |
| JP2012114330A (ja) * | 2010-11-26 | 2012-06-14 | Toshiba Corp | 電力増幅装置及び連結電力増幅装置 |
-
1994
- 1994-02-24 JP JP02576694A patent/JP3144205B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794201B2 (en) | 1999-12-03 | 2004-09-21 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor device |
| JP2011171622A (ja) * | 2010-02-22 | 2011-09-01 | Oki Electric Industry Co Ltd | 半導体装置及びその製造方法 |
| JP2012114330A (ja) * | 2010-11-26 | 2012-06-14 | Toshiba Corp | 電力増幅装置及び連結電力増幅装置 |
| US8482354B2 (en) | 2010-11-26 | 2013-07-09 | Kabushiki Kaisha Toshiba | Power amplifying device and coupled power amplifying device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3144205B2 (ja) | 2001-03-12 |
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