JPH07235549A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07235549A JPH07235549A JP5123594A JP5123594A JPH07235549A JP H07235549 A JPH07235549 A JP H07235549A JP 5123594 A JP5123594 A JP 5123594A JP 5123594 A JP5123594 A JP 5123594A JP H07235549 A JPH07235549 A JP H07235549A
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- emitter
- forming
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Abstract
(57)【要約】
【目的】 ポリシリコンベース型バイポーラトランジス
タを製造する際のエミッタ領域への照射損傷を低減し、
かつベース・コレクタ接合容量を低下する。 【構成】 半導体装置のエミッタ領域には、酸化膜２
１、Ｓｉ3Ｎ4膜２２およびＣＶＤ酸化膜２３が堆積さ
れ、その側面にサイドウォール２７が形成され、その後
素子分離領域３０が形成される。このため素子分離領域
３０とエミッタ領域が自己整合的に決まり、グラフトベ
ース４２の面積が小さくできる。またベースポリシリコ
ン膜４１を形成する際、エミッタ領域は酸化膜２１で覆
われるため、照射損傷が入らない。
タを製造する際のエミッタ領域への照射損傷を低減し、
かつベース・コレクタ接合容量を低下する。 【構成】 半導体装置のエミッタ領域には、酸化膜２
１、Ｓｉ3Ｎ4膜２２およびＣＶＤ酸化膜２３が堆積さ
れ、その側面にサイドウォール２７が形成され、その後
素子分離領域３０が形成される。このため素子分離領域
３０とエミッタ領域が自己整合的に決まり、グラフトベ
ース４２の面積が小さくできる。またベースポリシリコ
ン膜４１を形成する際、エミッタ領域は酸化膜２１で覆
われるため、照射損傷が入らない。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にバイポーラトランジスタの製造方法に関す
る。
関し、特にバイポーラトランジスタの製造方法に関す
る。
【０００２】
【従来の技術】バイポーラＩＣは、２つの極性のキャリ
アが活躍するバイポーラトランジスタを主役として、更
に必要なダイオードや抵抗、コンデンサなどが作りこま
れており、この内、ｎｐｎ型トランジスタは最も重要な
基本素子である。近年まで、このｎｐｎ型トランジスタ
としては、図９に示すようなポリシリコンエミッタを用
いたプレーナ型トランジスタが主流であった。
アが活躍するバイポーラトランジスタを主役として、更
に必要なダイオードや抵抗、コンデンサなどが作りこま
れており、この内、ｎｐｎ型トランジスタは最も重要な
基本素子である。近年まで、このｎｐｎ型トランジスタ
としては、図９に示すようなポリシリコンエミッタを用
いたプレーナ型トランジスタが主流であった。
【０００３】しかしながら、このトランジスタは、構造
がシンプルではあるものの、セルフ・アライン（自己整
合）で形成することができないために、ベース領域とエ
ミッタ領域との合わせ精度バラツキや引き出し配線の合
わせ精度バラツキを見越んで作りこむために、ベース領
域が大きくなる傾向にあり、ベース・コレクタ間のｐｎ
接合の容量を低くできないという問題があった。
がシンプルではあるものの、セルフ・アライン（自己整
合）で形成することができないために、ベース領域とエ
ミッタ領域との合わせ精度バラツキや引き出し配線の合
わせ精度バラツキを見越んで作りこむために、ベース領
域が大きくなる傾向にあり、ベース・コレクタ間のｐｎ
接合の容量を低くできないという問題があった。
【０００４】このような問題に対して、最近、ポリシリ
コンベース型のバイポーラトランジスタが開発されてお
り主流となりつつある。その代表的構造を図１０に示
す。このトランジスタは、ポリシリコンによってベース
とエミッタの引き出し電極が形成されるため、ベースの
メタルコンタクト部をベース・コレクタ接合部分の外側
に配置させることができ、これによりそれらの接合面積
を縮小できるという長所がある。加えて、エミッタ・ベ
ース間の距離がサイドウォールスペーサの幅によって決
定され、エミッタとベースが自己整合されるために、ト
ランジスタの寄生容量が低減されて高い遮断周波数が得
られる点で有効である。
コンベース型のバイポーラトランジスタが開発されてお
り主流となりつつある。その代表的構造を図１０に示
す。このトランジスタは、ポリシリコンによってベース
とエミッタの引き出し電極が形成されるため、ベースの
メタルコンタクト部をベース・コレクタ接合部分の外側
に配置させることができ、これによりそれらの接合面積
を縮小できるという長所がある。加えて、エミッタ・ベ
ース間の距離がサイドウォールスペーサの幅によって決
定され、エミッタとベースが自己整合されるために、ト
ランジスタの寄生容量が低減されて高い遮断周波数が得
られる点で有効である。
【０００５】
【発明が解決しようとする課題】しかしながら、このポ
リシリコンベース型のバイポーラトランジスタは、その
製造にあたり、次のような問題点を含んでいる。
リシリコンベース型のバイポーラトランジスタは、その
製造にあたり、次のような問題点を含んでいる。
【０００６】図１１は、ベースポリシリコン形成時のデ
バイス断面を示し、ドライエッチングされたエミッタ領
域を示している。なお、本図において１１１はＰ型シリ
コン基板、１１３はＮ＋埋め込み層、１１４はエピタキ
シャルシリコン層、１１７は素子分離用酸化膜、１１９
はコレクタ引き出し層、１２１はポリシリコン膜（Ｐ
型）、１２２は絶縁膜である。図からも明らかなよう
に、ベース電極となるポリシリコン膜１２１は、その一
部が基板の活性層（Ｎ＋型埋め込み層１１３）上に形成
されているため、ベースポリシリコンのパターニングの
際に、ドライエッチングによってエミッタ領域１２３に
照射損傷４０１が入ってしまう問題がある。加えて、ポ
リシリコンとシリコン基板とのエッチング選択比は、ほ
ぼ１となるためにエッチングの終点制御が困難である。
したがって、生産のバラツキを考慮すると、どうしても
オーバーエッチング量を多めに設定する必要があり、こ
れによりエミッタ領域１２３が４０〜１００ｎｍ削られ
る傾向になる。
バイス断面を示し、ドライエッチングされたエミッタ領
域を示している。なお、本図において１１１はＰ型シリ
コン基板、１１３はＮ＋埋め込み層、１１４はエピタキ
シャルシリコン層、１１７は素子分離用酸化膜、１１９
はコレクタ引き出し層、１２１はポリシリコン膜（Ｐ
型）、１２２は絶縁膜である。図からも明らかなよう
に、ベース電極となるポリシリコン膜１２１は、その一
部が基板の活性層（Ｎ＋型埋め込み層１１３）上に形成
されているため、ベースポリシリコンのパターニングの
際に、ドライエッチングによってエミッタ領域１２３に
照射損傷４０１が入ってしまう問題がある。加えて、ポ
リシリコンとシリコン基板とのエッチング選択比は、ほ
ぼ１となるためにエッチングの終点制御が困難である。
したがって、生産のバラツキを考慮すると、どうしても
オーバーエッチング量を多めに設定する必要があり、こ
れによりエミッタ領域１２３が４０〜１００ｎｍ削られ
る傾向になる。
【０００７】図１２は、上記デバイス構造から更にベー
スポリシリコンとエミッタポリシリコンを電気的に絶縁
するスペーサを形成したデバイス断面を示している。な
お本図で、１２４はポリシリコン膜からの拡散によって
基板内に形成されたＰ型不純物層（グラフトベース）、
１２５はグラフトベース１２４と真性ベース（図示せ
ず）を電気的に接続させるリンクベース、１２６はリン
クベース１２５上に形成されたスペーサをそれぞれ示し
ている。スペーサ１２６は、絶縁膜を全面に堆積後、エ
ッチバックすることによりベースポリシリコンの側面に
形成されるが、エッチバックによってシリコン表面が露
出するために、ここでも照射損傷４０２がある。
スポリシリコンとエミッタポリシリコンを電気的に絶縁
するスペーサを形成したデバイス断面を示している。な
お本図で、１２４はポリシリコン膜からの拡散によって
基板内に形成されたＰ型不純物層（グラフトベース）、
１２５はグラフトベース１２４と真性ベース（図示せ
ず）を電気的に接続させるリンクベース、１２６はリン
クベース１２５上に形成されたスペーサをそれぞれ示し
ている。スペーサ１２６は、絶縁膜を全面に堆積後、エ
ッチバックすることによりベースポリシリコンの側面に
形成されるが、エッチバックによってシリコン表面が露
出するために、ここでも照射損傷４０２がある。
【０００８】このように、これまでのポリシリコンベー
ス型のバイポーラトランジスタは、エッチングによって
エミッタ領域が深く削られ、グラフトベース１２４とリ
ンクベース１２５間の抵抗が増大したり、照射損傷４０
１、４０２によりトランジスタの電気的特性のバラツキ
が大きくなったりする問題点があった。加えて、実際に
は、ポリシリコン膜１２１から拡散したグラフトベース
１２４自体も、素子分離パターンとエミッタコンタクト
のアライメント精度や寸法バラツキを加味して大きく設
定されるために、ベース・コレクタ接合容量も著しく低
下できるものではない。
ス型のバイポーラトランジスタは、エッチングによって
エミッタ領域が深く削られ、グラフトベース１２４とリ
ンクベース１２５間の抵抗が増大したり、照射損傷４０
１、４０２によりトランジスタの電気的特性のバラツキ
が大きくなったりする問題点があった。加えて、実際に
は、ポリシリコン膜１２１から拡散したグラフトベース
１２４自体も、素子分離パターンとエミッタコンタクト
のアライメント精度や寸法バラツキを加味して大きく設
定されるために、ベース・コレクタ接合容量も著しく低
下できるものではない。
【０００９】本発明は、このような従来トランジスタの
問題点に鑑み、エミッタ表面への影響が少なく、以てト
ランジスタ特性のバラツキを減じると共に、ベース・コ
レクタ接合容量もこれまでよりも低下できる半導体装置
の製造方法を提供するものである。
問題点に鑑み、エミッタ表面への影響が少なく、以てト
ランジスタ特性のバラツキを減じると共に、ベース・コ
レクタ接合容量もこれまでよりも低下できる半導体装置
の製造方法を提供するものである。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、コレクタ領域とベース領域とエミ
ッタ領域を有するバイポーラトランジスタを含む半導体
装置の製造方法において、半導体基板の一方の主表面に
バイポーラトランジスタのコレクタを形成する工程と、
前記主表面のエミッタ領域に、第１、第２および第３の
絶縁膜を積層させる工程と、前記第１、第２および第３
の絶縁膜からなる積層膜の側面上に、第４および第５の
絶縁膜を積層させる工程と、前記エミッタ領域をマスク
して、エミッタと自己整合的に素子分離酸化膜を形成す
る工程と、前記主表面に不純物をドープした第１の導電
体膜からなるベース引き出し電極を形成する工程と、前
記第１の導電体膜から不純物を半導体基板に拡散させ、
グラフトベースを形成する工程と、前記第１の絶縁膜を
露出させたまま前記第１の導電体膜を覆う第６の絶縁膜
を形成する工程と、前記第１の絶縁膜を選択的に除去す
る工程と、除去後の部分に不純物を導入して真性ベース
を形成する工程と、前記真性ベース上にエミッタ電極と
なる不純物をドープした第２の導電体膜を形成する工程
と、前記第２の導電体膜から不純物を真性ベースに拡散
させてエミッタを形成する工程と、を有する製造方法が
提供される。
め、本発明によれば、コレクタ領域とベース領域とエミ
ッタ領域を有するバイポーラトランジスタを含む半導体
装置の製造方法において、半導体基板の一方の主表面に
バイポーラトランジスタのコレクタを形成する工程と、
前記主表面のエミッタ領域に、第１、第２および第３の
絶縁膜を積層させる工程と、前記第１、第２および第３
の絶縁膜からなる積層膜の側面上に、第４および第５の
絶縁膜を積層させる工程と、前記エミッタ領域をマスク
して、エミッタと自己整合的に素子分離酸化膜を形成す
る工程と、前記主表面に不純物をドープした第１の導電
体膜からなるベース引き出し電極を形成する工程と、前
記第１の導電体膜から不純物を半導体基板に拡散させ、
グラフトベースを形成する工程と、前記第１の絶縁膜を
露出させたまま前記第１の導電体膜を覆う第６の絶縁膜
を形成する工程と、前記第１の絶縁膜を選択的に除去す
る工程と、除去後の部分に不純物を導入して真性ベース
を形成する工程と、前記真性ベース上にエミッタ電極と
なる不純物をドープした第２の導電体膜を形成する工程
と、前記第２の導電体膜から不純物を真性ベースに拡散
させてエミッタを形成する工程と、を有する製造方法が
提供される。
【００１１】また同一目的達成のため、本発明では、上
記製造方法とは別に、半導体基板の一方の主表面にバイ
ポーラトランジスタのコレクタを形成する工程と、前記
主表面のエミッタ領域に、第１、第２および第３の絶縁
膜を積層させる工程と、前記第１、第２および第３の絶
縁膜からなる積層膜の側面上に、第４および第５の絶縁
膜を積層させる工程と、前記エミッタ領域をマスクし
て、エミッタと自己整合的に素子分離酸化膜を形成する
工程と、前記第３、第５の絶縁膜を除去する工程と、前
記第２、第４の絶縁膜および前記素子分離酸化膜をマス
クに半導体基板をエッチングする工程と、前記主表面に
不純物をドープした第１の導電体膜からなるベース引き
出し電極を形成する工程と、前記第１の導電体膜から不
純物を半導体基板に拡散させ、グラフトベースを形成す
る工程と、前記第２の絶縁膜を露出させたまま前記第１
の導電体膜を覆う第６の絶縁膜を形成する工程と、前記
第１の絶縁膜を選択的に除去する工程と、第１の絶縁膜
を除去した後の部分に不純物を導入して真性ベースを形
成する工程と、前記真性ベース上にエミッタ電極となる
不純物をドープした第２の導電体膜を形成する工程と、
前記第２の導電体膜から不純物を真性ベースに拡散させ
てエミッタを形成する工程とからなる製造方法も提供さ
れる。
記製造方法とは別に、半導体基板の一方の主表面にバイ
ポーラトランジスタのコレクタを形成する工程と、前記
主表面のエミッタ領域に、第１、第２および第３の絶縁
膜を積層させる工程と、前記第１、第２および第３の絶
縁膜からなる積層膜の側面上に、第４および第５の絶縁
膜を積層させる工程と、前記エミッタ領域をマスクし
て、エミッタと自己整合的に素子分離酸化膜を形成する
工程と、前記第３、第５の絶縁膜を除去する工程と、前
記第２、第４の絶縁膜および前記素子分離酸化膜をマス
クに半導体基板をエッチングする工程と、前記主表面に
不純物をドープした第１の導電体膜からなるベース引き
出し電極を形成する工程と、前記第１の導電体膜から不
純物を半導体基板に拡散させ、グラフトベースを形成す
る工程と、前記第２の絶縁膜を露出させたまま前記第１
の導電体膜を覆う第６の絶縁膜を形成する工程と、前記
第１の絶縁膜を選択的に除去する工程と、第１の絶縁膜
を除去した後の部分に不純物を導入して真性ベースを形
成する工程と、前記真性ベース上にエミッタ電極となる
不純物をドープした第２の導電体膜を形成する工程と、
前記第２の導電体膜から不純物を真性ベースに拡散させ
てエミッタを形成する工程とからなる製造方法も提供さ
れる。
【００１２】また、本発明によるバイポーラトランジス
タは、半導体基板の主表面に形成されたコレクタと、前
記エミッタ領域とともに自己整合的に形成された素子分
離領域と、前記エミッタ領域に対し絶縁膜を介して形成
された、ポリシリコンのベース電極と、前記ベース電極
からの不純物拡散によって基板内に形成されたグラフト
ベースと、前記ベース電極を覆う酸化膜と、前記エミッ
タ領域に形成されたポリシリコンエミッタと、前記ポリ
シリコンからの不純物拡散によって基板内に形成された
エミッタと、前記エミッタの下方に形成される真性ベー
ス層と、前記コレクタ、ベース電極およびポリシリコン
エミッタのそれぞれに電気的に接続されるメタル膜とを
有することを特徴としている
タは、半導体基板の主表面に形成されたコレクタと、前
記エミッタ領域とともに自己整合的に形成された素子分
離領域と、前記エミッタ領域に対し絶縁膜を介して形成
された、ポリシリコンのベース電極と、前記ベース電極
からの不純物拡散によって基板内に形成されたグラフト
ベースと、前記ベース電極を覆う酸化膜と、前記エミッ
タ領域に形成されたポリシリコンエミッタと、前記ポリ
シリコンからの不純物拡散によって基板内に形成された
エミッタと、前記エミッタの下方に形成される真性ベー
ス層と、前記コレクタ、ベース電極およびポリシリコン
エミッタのそれぞれに電気的に接続されるメタル膜とを
有することを特徴としている
【００１３】
【作用】前記製造方法に共通して、素子分離領域とエミ
ッタ領域が自己整合的に決定されるため、グラフトベー
ス面積の寸法バラツキを小さくでき、ベース・コレクタ
接合容量が低下できる。また、ベース引き出し電極を形
成する時点では、エミッタ領域は少なくとも第１および
第２の絶縁膜で覆われているため、ドライエッチングに
よる照射損傷がない。また、第４および第５の絶縁膜を
形成するときも、エミッタ領域は少なくとも第１および
第２の絶縁膜で覆われるため、ドライエッチングによる
照射損傷を受けない。
ッタ領域が自己整合的に決定されるため、グラフトベー
ス面積の寸法バラツキを小さくでき、ベース・コレクタ
接合容量が低下できる。また、ベース引き出し電極を形
成する時点では、エミッタ領域は少なくとも第１および
第２の絶縁膜で覆われているため、ドライエッチングに
よる照射損傷がない。また、第４および第５の絶縁膜を
形成するときも、エミッタ領域は少なくとも第１および
第２の絶縁膜で覆われるため、ドライエッチングによる
照射損傷を受けない。
【００１４】
【実施例】図面を参照しながら本発明による半導体装置
の製造方法を以下、説明する。図１〜図８は、本発明に
よる実施例として、ｐ型シリコン基板上にｎｐｎ型バイ
ポーラトランジスタを形成する製造工程を順に示したも
のである。
の製造方法を以下、説明する。図１〜図８は、本発明に
よる実施例として、ｐ型シリコン基板上にｎｐｎ型バイ
ポーラトランジスタを形成する製造工程を順に示したも
のである。
【００１５】まず最初に、ｐ型シリコン基板１１（図
１）を用意し、その表面に図示しない熱酸化膜を形成し
た後、その上にフォトレジストを塗布し露光および現像
して、酸化膜を部分的に除去し埋め込み層形成用の窓を
形成する。次に、この窓にアンチモン（Ｓｂ）を熱拡散
し、ｎ＋埋め込み層１３を形成する。このｎ＋埋め込み
層１３は、トランジスタのコレクタ部分を構成する。そ
して、ｎ＋埋め込み層１３を形成した後は、シリコン基
板１１上の熱酸化膜を全面エッチングによって除去し、
シラン（珪化水素）と燐化合物を高温で反応させ、ｎ層
をエピタキシャル成長させ、例えば１μｍ、比抵抗１Ω
・ｃｍのｎ型シリコン層１４を形成する。図１はこの時
のデバイス断面を示している。
１）を用意し、その表面に図示しない熱酸化膜を形成し
た後、その上にフォトレジストを塗布し露光および現像
して、酸化膜を部分的に除去し埋め込み層形成用の窓を
形成する。次に、この窓にアンチモン（Ｓｂ）を熱拡散
し、ｎ＋埋め込み層１３を形成する。このｎ＋埋め込み
層１３は、トランジスタのコレクタ部分を構成する。そ
して、ｎ＋埋め込み層１３を形成した後は、シリコン基
板１１上の熱酸化膜を全面エッチングによって除去し、
シラン（珪化水素）と燐化合物を高温で反応させ、ｎ層
をエピタキシャル成長させ、例えば１μｍ、比抵抗１Ω
・ｃｍのｎ型シリコン層１４を形成する。図１はこの時
のデバイス断面を示している。
【００１６】以上のようにしてｎ型シリコン層１４が形
成されたならば、次に、シリコン層１４を熱酸化して酸
化膜２１を５ｎｍ形成し、まず第１の絶縁膜として、Ｃ
ＶＤ法でＳｉ3Ｎ4膜２２を４００ｎｍ、ＣＶＤ酸化膜
（第２の絶縁膜）２３を１００ｎｍ、更にＣＶＤ法で再
度、Ｓｉ3Ｎ4膜（第３の絶縁膜）２４を１００ｎｍ堆積
させる。このようにして絶縁層が形成されたならば、次
にフォトエッチングを行い、図２に示すようにエミッタ
領域のみ積層パターン２５を残す。次に、ＣＶＤ法によ
りこの積層パターン２５上に酸化膜２６を１５０ｎｍほ
ど堆積させた後、エッチバックして積層パターン２５の
側面に第４の絶縁膜としてのサイドウォール２７を形成
する。このサイドウォール２７は、将来ベース／エミッ
タ間を電気的に絶縁するためのスペーサを構成するもの
である。そして更に、第５の絶縁膜として、積層パター
ン２５上に今度はＳｉ3Ｎ4膜２８を１５０ｎｍほど堆積
させた後、エッチバックして積層パターン２５の側面に
サイドウォール２９を形成する。図２は、このようにし
て積層パターン２５の両側に２層のサイドウォール２
７、２９が形成された状態を示している。
成されたならば、次に、シリコン層１４を熱酸化して酸
化膜２１を５ｎｍ形成し、まず第１の絶縁膜として、Ｃ
ＶＤ法でＳｉ3Ｎ4膜２２を４００ｎｍ、ＣＶＤ酸化膜
（第２の絶縁膜）２３を１００ｎｍ、更にＣＶＤ法で再
度、Ｓｉ3Ｎ4膜（第３の絶縁膜）２４を１００ｎｍ堆積
させる。このようにして絶縁層が形成されたならば、次
にフォトエッチングを行い、図２に示すようにエミッタ
領域のみ積層パターン２５を残す。次に、ＣＶＤ法によ
りこの積層パターン２５上に酸化膜２６を１５０ｎｍほ
ど堆積させた後、エッチバックして積層パターン２５の
側面に第４の絶縁膜としてのサイドウォール２７を形成
する。このサイドウォール２７は、将来ベース／エミッ
タ間を電気的に絶縁するためのスペーサを構成するもの
である。そして更に、第５の絶縁膜として、積層パター
ン２５上に今度はＳｉ3Ｎ4膜２８を１５０ｎｍほど堆積
させた後、エッチバックして積層パターン２５の側面に
サイドウォール２９を形成する。図２は、このようにし
て積層パターン２５の両側に２層のサイドウォール２
７、２９が形成された状態を示している。
【００１７】次に、ｎ型シリコン層１４を２００ｎｍエ
ッチングした後、エミッタ領域のＳｉ3Ｎ4膜２４、２９
をマスクして５００ｎｍほど選択酸化し、図３に示すよ
うに、素子分離領域３０を基板表面に形成する。
ッチングした後、エミッタ領域のＳｉ3Ｎ4膜２４、２９
をマスクして５００ｎｍほど選択酸化し、図３に示すよ
うに、素子分離領域３０を基板表面に形成する。
【００１８】素子分離領域形成後は、図４に示すよう
に、エミッタ領域のＳｉ3Ｎ4膜２４、２９を、一般的な
ウェットエッチング（例えば熱燐酸エッチング）などに
より選択的に除去し、その後フォトレジストをマスク
に、例えばＢ＋イオンを３６０ＫｅＶ、３Ｅ１３ｃｍ-2
でイオン注入し、表面リーク電流を抑えるためのチャン
ネルストッパ３１を素子分離領域３０に形成する。そし
て、更にＢＦ2＋イオンを例えば６０ＫｅＶ、３Ｅ１３
ｃｍ-2の条件で、基板表面に対し４５°の角度でエミッ
タ領域の周りを回転しながらイオン注入し、素子分離領
域３０からサイドウォール２７の下方にまで、繋ぎベー
ス層３２を形成する。
に、エミッタ領域のＳｉ3Ｎ4膜２４、２９を、一般的な
ウェットエッチング（例えば熱燐酸エッチング）などに
より選択的に除去し、その後フォトレジストをマスク
に、例えばＢ＋イオンを３６０ＫｅＶ、３Ｅ１３ｃｍ-2
でイオン注入し、表面リーク電流を抑えるためのチャン
ネルストッパ３１を素子分離領域３０に形成する。そし
て、更にＢＦ2＋イオンを例えば６０ＫｅＶ、３Ｅ１３
ｃｍ-2の条件で、基板表面に対し４５°の角度でエミッ
タ領域の周りを回転しながらイオン注入し、素子分離領
域３０からサイドウォール２７の下方にまで、繋ぎベー
ス層３２を形成する。
【００１９】なお、上述したＳｉ3Ｎ4膜２４、２９のウ
ェットエッチング後においては、この後形成されるベー
スポリシリコン膜４１（図５）と基板との接触面積を広
げるため、ＣＶＤ酸化膜２３および酸化膜２６をマスク
に基板をエッチングしても良い。
ェットエッチング後においては、この後形成されるベー
スポリシリコン膜４１（図５）と基板との接触面積を広
げるため、ＣＶＤ酸化膜２３および酸化膜２６をマスク
に基板をエッチングしても良い。
【００２０】次に、図５に示すように、基板全面に亙っ
てポリシリコン膜４１（第１の導電体膜）を、例えば２
５０ｎｍ堆積し、続いてＢＦ2＋イオンを例えば５０Ｋ
ｅＶ、５Ｅ１５ｃｍ-2の条件でイオン注入し、８５０℃
で熱処理する。これにより不純物が活性化され、素子分
離領域３０で覆われない基板部分には、グラフトベース
４２が形成される。更に、この上にフォトレジストを全
面塗布し、エッチバックを行う。このエッチバックはＣ
ＶＤ酸化膜２３が露出した後、更に１５ｎｍだけエッチ
ングを行う。そして次に、フォトレジストをマスクにベ
ースポリシリコン膜４１をパターニングして、図５に示
すようなベース引き出し電極４３を形成するとともに、
更にフォトレジストをマスクに素子分離膜３０の一部を
エッチングし、続いてＰ＋イオンを、例えば５０Ｋｅ
Ｖ、５Ｅ１５ｃｍ-2の条件でイオン注入してコレクタ引
き出し層４４を形成する。
てポリシリコン膜４１（第１の導電体膜）を、例えば２
５０ｎｍ堆積し、続いてＢＦ2＋イオンを例えば５０Ｋ
ｅＶ、５Ｅ１５ｃｍ-2の条件でイオン注入し、８５０℃
で熱処理する。これにより不純物が活性化され、素子分
離領域３０で覆われない基板部分には、グラフトベース
４２が形成される。更に、この上にフォトレジストを全
面塗布し、エッチバックを行う。このエッチバックはＣ
ＶＤ酸化膜２３が露出した後、更に１５ｎｍだけエッチ
ングを行う。そして次に、フォトレジストをマスクにベ
ースポリシリコン膜４１をパターニングして、図５に示
すようなベース引き出し電極４３を形成するとともに、
更にフォトレジストをマスクに素子分離膜３０の一部を
エッチングし、続いてＰ＋イオンを、例えば５０Ｋｅ
Ｖ、５Ｅ１５ｃｍ-2の条件でイオン注入してコレクタ引
き出し層４４を形成する。
【００２１】そしてこの後、図６に示すようにＣＶＤ法
により酸化膜４５（第６の絶縁膜）を４００ｎｍ堆積し
た後、フォトレジスト（またはＳＯＧ）を全面塗布し、
エッチバックを行いＣＶＤ酸化膜２３を除去してＳｉ3
Ｎ4膜２２を表面に露出させる。
により酸化膜４５（第６の絶縁膜）を４００ｎｍ堆積し
た後、フォトレジスト（またはＳＯＧ）を全面塗布し、
エッチバックを行いＣＶＤ酸化膜２３を除去してＳｉ3
Ｎ4膜２２を表面に露出させる。
【００２２】次に、図７に示すようにＳｉ3Ｎ4膜２２を
選択的にエッチングして除去し、続いてＢＦ2＋イオン
を例えば４０ＫｅＶ、３Ｅ１３ｃｍ-2、１５°の条件で
イオン注入し、真性ベース層５１を形成する。この後、
真性ベース層５１上の酸化膜２１をウェットエッチング
し、エミッタ領域のシリコン面を露出させる。なお、こ
の時、サイドウォール２７の内側の酸化膜２１もエッチ
ングされることになるが、１０〜１５ｎｍ程度であり、
先の斜め方向のベースイオン注入により、その下方には
真性ベース層５１が延在するため、デバイス特性には影
響はない。以上のようにして露出した真性ベース層５１
が形成されたならば、次に第２の導電体膜としてのポリ
シリコン５２を、例えば６２０℃で１５０ｎｍほど堆積
し、その全面に砒素を例えば４５ＫｅＶ、５Ｅ１６ｃｍ
-2イオン注入し、続いてフォトレジストをマスクにポリ
シリコン５２をエッチングして、図７に示すようなカッ
プ状のポリシリコンエミッタ５３を形成する。
選択的にエッチングして除去し、続いてＢＦ2＋イオン
を例えば４０ＫｅＶ、３Ｅ１３ｃｍ-2、１５°の条件で
イオン注入し、真性ベース層５１を形成する。この後、
真性ベース層５１上の酸化膜２１をウェットエッチング
し、エミッタ領域のシリコン面を露出させる。なお、こ
の時、サイドウォール２７の内側の酸化膜２１もエッチ
ングされることになるが、１０〜１５ｎｍ程度であり、
先の斜め方向のベースイオン注入により、その下方には
真性ベース層５１が延在するため、デバイス特性には影
響はない。以上のようにして露出した真性ベース層５１
が形成されたならば、次に第２の導電体膜としてのポリ
シリコン５２を、例えば６２０℃で１５０ｎｍほど堆積
し、その全面に砒素を例えば４５ＫｅＶ、５Ｅ１６ｃｍ
-2イオン注入し、続いてフォトレジストをマスクにポリ
シリコン５２をエッチングして、図７に示すようなカッ
プ状のポリシリコンエミッタ５３を形成する。
【００２３】以上のようにしてエミッタ電極が形成され
たならば、次に図８に示すように、酸化膜４５の上にＣ
ＶＤ酸化膜６１およびＢＰＳＧ（燐・ホウ素シリケート
ガラス）膜６２を堆積し、９００℃でリフローさせる。
この時、ポリシリコンエミッタ５３の下方の真性ベース
層５１には、ポリシリコンから拡散した砒素によりエミ
ッタ６３が形成される。ＢＰＳＧ膜６２形成後は、フォ
トレジストをマスクに異方性エッチングし、ベース引き
出し電極４３、ポリシリコンエミッタ５３およびコレク
タ引き出し層４４の上にコンタクトホール６４を形成す
る。このようにして、トランジスタの配線部分が形成さ
れたならば、全面にアルミ合金またはアルミニウム多層
膜からなるメタル膜６５をスパッタリングし、フォトレ
ジストをマスクに不要部分をエッチングし、所望の配線
パターン６６を形成する。その後、フォーミングガス中
で４００℃のアニールを行った後、保護膜としてプラズ
マＣＶＤ窒化膜６７を例えば１μｍ堆積し、図８に示す
ようなデバイス構造を得ることになる。そして、最終的
にはこのプラズマＣＶＤ窒化膜６７をフォトエッチング
し、ボンディングパッド用の穴をあけ装置を完成するこ
とになる。
たならば、次に図８に示すように、酸化膜４５の上にＣ
ＶＤ酸化膜６１およびＢＰＳＧ（燐・ホウ素シリケート
ガラス）膜６２を堆積し、９００℃でリフローさせる。
この時、ポリシリコンエミッタ５３の下方の真性ベース
層５１には、ポリシリコンから拡散した砒素によりエミ
ッタ６３が形成される。ＢＰＳＧ膜６２形成後は、フォ
トレジストをマスクに異方性エッチングし、ベース引き
出し電極４３、ポリシリコンエミッタ５３およびコレク
タ引き出し層４４の上にコンタクトホール６４を形成す
る。このようにして、トランジスタの配線部分が形成さ
れたならば、全面にアルミ合金またはアルミニウム多層
膜からなるメタル膜６５をスパッタリングし、フォトレ
ジストをマスクに不要部分をエッチングし、所望の配線
パターン６６を形成する。その後、フォーミングガス中
で４００℃のアニールを行った後、保護膜としてプラズ
マＣＶＤ窒化膜６７を例えば１μｍ堆積し、図８に示す
ようなデバイス構造を得ることになる。そして、最終的
にはこのプラズマＣＶＤ窒化膜６７をフォトエッチング
し、ボンディングパッド用の穴をあけ装置を完成するこ
とになる。
【００２４】以上説明したように、本実施例によれば、
グラフトベース４２の形成に先立ち、まず素子分離領域
３０とエミッタ領域が自己整合的に決定されるため、こ
れらの領域に挟まれるクラフトベース４２の面積の寸法
バラツキを小さくでき、ベース・コレクタ接合容量を下
げて、トランジスタの高周波特性を高めることができ
る。また、ベース引き出し電極４３を形成する時点で
は、エミッタ領域は酸化膜２１、Ｓｉ3Ｎ4膜２２および
ＣＶＤ酸化膜２３で覆われているため、ドライエッチン
グによってＳｉ表面が照射損傷することはない。また、
サイドウォール２７、２９を形成するときも、エミッタ
領域はこれらの絶縁膜で覆われるため、同様に照射損傷
を受けず、これによりエミッタ・ベース間のリークが抑
えられ、高性能かつ高速のバイポーラトランジスタを提
供することができる。
グラフトベース４２の形成に先立ち、まず素子分離領域
３０とエミッタ領域が自己整合的に決定されるため、こ
れらの領域に挟まれるクラフトベース４２の面積の寸法
バラツキを小さくでき、ベース・コレクタ接合容量を下
げて、トランジスタの高周波特性を高めることができ
る。また、ベース引き出し電極４３を形成する時点で
は、エミッタ領域は酸化膜２１、Ｓｉ3Ｎ4膜２２および
ＣＶＤ酸化膜２３で覆われているため、ドライエッチン
グによってＳｉ表面が照射損傷することはない。また、
サイドウォール２７、２９を形成するときも、エミッタ
領域はこれらの絶縁膜で覆われるため、同様に照射損傷
を受けず、これによりエミッタ・ベース間のリークが抑
えられ、高性能かつ高速のバイポーラトランジスタを提
供することができる。
【００２５】以上、本発明による半導体装置の製造方法
を、ベース引き出し電極およびエミッタ引き出し電極に
ポリシリコンを用いたトランジスタに例示して説明した
が、他の電極用材料としては、この他にポリサイドやア
モルファスシリコン（ａ−Ｓｉ）を用いても良い。ま
た、実施例では、コレクタ引き出し層４４を形成した後
形成される酸化膜４５（図６）の平坦化を、エッチバッ
クによって行っているが、他の方法としては研磨による
ものでも良い。
を、ベース引き出し電極およびエミッタ引き出し電極に
ポリシリコンを用いたトランジスタに例示して説明した
が、他の電極用材料としては、この他にポリサイドやア
モルファスシリコン（ａ−Ｓｉ）を用いても良い。ま
た、実施例では、コレクタ引き出し層４４を形成した後
形成される酸化膜４５（図６）の平坦化を、エッチバッ
クによって行っているが、他の方法としては研磨による
ものでも良い。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
素子分離領域とエミッタ領域を自己整合的に形成するこ
とにより、ベース領域が決定されるため、これまでのポ
リシリコンベースのバイポーラトランジスタよりも更に
コレクタ・ベース容量が下げられる。また、グラフトベ
ースや第４の絶縁膜を形成する時、エミッタ領域は絶縁
膜で覆われるため、エミッタ表面は照射損傷を受けず、
このため低電流領域でもエミッタ・ベース間のリークが
なく、トランジスタの特性を安定化させることができ
る。
素子分離領域とエミッタ領域を自己整合的に形成するこ
とにより、ベース領域が決定されるため、これまでのポ
リシリコンベースのバイポーラトランジスタよりも更に
コレクタ・ベース容量が下げられる。また、グラフトベ
ースや第４の絶縁膜を形成する時、エミッタ領域は絶縁
膜で覆われるため、エミッタ表面は照射損傷を受けず、
このため低電流領域でもエミッタ・ベース間のリークが
なく、トランジスタの特性を安定化させることができ
る。
【図１】本発明の一実施例による半導体装置の製造方法
の一工程を示し、ｐ型シリコン基板にｎ＋部分を介して
ｎ型シリコン層を形成したデバイス断面図である。
の一工程を示し、ｐ型シリコン基板にｎ＋部分を介して
ｎ型シリコン層を形成したデバイス断面図である。
【図２】図１に続き、基板上エミッタ領域に複数の絶縁
膜およびスペーサからなる積層パターンを形成したデバ
イス断面図である。
膜およびスペーサからなる積層パターンを形成したデバ
イス断面図である。
【図３】図２に続き、エミッタ領域に隣接して素子分離
領域を形成したデバイス断面図である。
領域を形成したデバイス断面図である。
【図４】図３に続き、エミッタ領域の特定絶縁膜を除去
した後、スペーサ下方に繋ぎベースを形成したデバイス
断面図である。
した後、スペーサ下方に繋ぎベースを形成したデバイス
断面図である。
【図５】図４に続き、ポリシリコンのベース引き出し電
極を形成したデバイス断面図である。
極を形成したデバイス断面図である。
【図６】図５に続き、ポリシリコンベース上に酸化膜を
形成したデバイス断面図である。
形成したデバイス断面図である。
【図７】図６に続き、エミッタ領域にポリシリコンエミ
ッタを形成したデバイス断面図である。
ッタを形成したデバイス断面図である。
【図８】図７に続き、配線パターンを形成した完成状態
におけるデバイス断面図である。
におけるデバイス断面図である。
【図９】従来のプレーナ型バイポーラトランジスタの断
面図である。
面図である。
【図１０】従来のポリシリコンベース型バイポーラトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図１１】図１０に示すバイポーラトランジスタトにお
いて、ベースポリシリコン形成時のデバイス断面図であ
る。
いて、ベースポリシリコン形成時のデバイス断面図であ
る。
【図１２】図１１から更にベースポリシリコンとエミッ
タポリシリコンを電気的に絶縁するスペーサを形成した
デバイス断面図である。
タポリシリコンを電気的に絶縁するスペーサを形成した
デバイス断面図である。
１１…シリコン基板 １４…ｎ型シリコン層 ２１…酸化膜 ２２…Ｓｉ3Ｎ4膜（第１の絶縁膜） ２３…ＣＶＤ酸化膜（第２の絶縁膜） ２４…Ｓｉ3Ｎ4膜(第３の絶縁膜） ２６…酸化膜（第４の絶縁膜） ２７、２９…サイドウォール ２８…Ｓｉ3Ｎ4膜（第５の絶縁膜） ３０…素子分離領域 ４１…ポリシリコン膜（第１の導電体膜） ４２…グラフトベース ４３…ベース引き出し電極 ４５…ＣＶＤ酸化膜（第６の絶縁膜） ５１…真性ベース層 ５２…ポリシリコン ５３…ポリシリコンエミッタ ６２…ＢＰＳＧ膜 ６３…エミッタ ６５…メタル膜 ６７…ＣＶＤ窒化膜
Claims (12)
- 【請求項１】 コレクタ領域とベース領域とエミッタ領
域を有するバイポーラトランジスタを含む半導体装置の
製造方法であって、 半導体基板の一方の主表面にバイポーラトランジスタの
コレクタを形成する工程と、 前記主表面のエミッタ領域に、第１、第２および第３の
絶縁膜を積層させる工程と、 前記第１、第２および第３の絶縁膜からなる積層膜の側
面上に、第４および第５の絶縁膜を積層させる工程と、 前記エミッタ領域をマスクして、エミッタと自己整合的
に素子分離酸化膜を形成する工程と、 前記主表面に不純物をドープした第１の導電体膜からな
るベース引き出し電極を形成する工程と、 前記第１の導電体膜から不純物を半導体基板に拡散さ
せ、グラフトベースを形成する工程と、 前記第１の絶縁膜を露出させたまま前記第１の導電体膜
を覆う第６の絶縁膜を形成する工程と、 前記第１の絶縁膜を選択的に除去する工程と、 除去後の部分に不純物を導入して真性ベースを形成する
工程と、 前記真性ベース上にエミッタ電極となる不純物をドープ
した第２の導電体膜を形成する工程と、 前記第２の導電体膜から不純物を真性ベースに拡散させ
てエミッタを形成する工程と、 を有する半導体装置の製造方法。 - 【請求項２】 コレクタ領域とベース領域とエミッタ領
域を有するバイポーラトランジスタを含む半導体装置の
製造方法であって、 半導体基板の一方の主表面にバイポーラトランジスタの
コレクタを形成する工程と、 前記主表面のエミッタ領域に、第１、第２および第３の
絶縁膜を積層させる工程と、 前記第１、第２および第３の絶縁膜からなる積層膜の側
面上に、第４および第５の絶縁膜を積層させる工程と、 前記エミッタ領域をマスクして、エミッタと自己整合的
に素子分離酸化膜を形成する工程と、 前記第３、第５の絶縁膜を除去する工程と、 前記第２、第４の絶縁膜および前記素子分離酸化膜をマ
スクに半導体基板をエッチングする工程と、 前記主表面に不純物をドープした第１の導電体膜からな
るベース引き出し電極を形成する工程と、 前記第１の導電体膜から不純物を半導体基板に拡散さ
せ、グラフトベースを形成する工程と、 前記第２の絶縁膜を露出させたまま前記第１の導電体膜
を覆う第６の絶縁膜を形成する工程と、 前記第１の絶縁膜を選択的に除去する工程と、 前記第１の絶縁膜を除去した部分から不純物を導入して
真性ベースを形成する工程と、 前記真性ベース上にエミッタ電極となる不純物をドープ
した第２の導電体膜を形成する工程と、 前記第２の導電体膜から不純物を真性ベースに拡散させ
てエミッタを形成する工程と、 を有する半導体装置の製造方法。 - 【請求項３】 前記第１の導電体膜がポリシリコンであ
ることを特徴とする請求項１又は２に記載の半導体装置
の製造方法。 - 【請求項４】 前記第１の導電体膜がポリサイドである
ことを特徴とする請求項１又は２に記載の半導体装置の
製造方法。 - 【請求項５】 前記第６の絶縁膜を形成する工程は、第
６の絶縁膜を堆積し、レジストを全面塗布した後、エッ
チバックする工程からなることを特徴とする請求項１又
は２に記載の半導体装置の製造方法。 - 【請求項６】 前記第６の絶縁膜を形成する工程は、第
６の絶縁膜を堆積し、ＳＯＧを全面塗布した後、エッチ
バックする工程からなることを特徴とする請求項１又は
２に記載の半導体装置の製造方法。 - 【請求項７】 前記第６の絶縁膜を形成する工程は、第
６の絶縁膜を堆積した後、研磨によって表面後退させる
工程からなることを特徴とする請求項１又は２に記載の
半導体装置の製造方法。 - 【請求項８】 前記第２の導電体膜がポリシリコンであ
ることを特徴とする請求項１又は２に記載の半導体装置
の製造方法。 - 【請求項９】 前記第２の導電体膜がアモルファスシリ
コンであることを特徴とする請求項１又は２に記載の半
導体装置の製造方法。 - 【請求項１０】 前記第２の導電体膜がポリサイドであ
ることを特徴とする請求項１又は２に記載の半導体装置
の製造方法。 - 【請求項１１】 前記第２の導電体膜がポリサイドであ
ることを特徴とする請求項１又は２に記載の半導体装置
の製造方法。 - 【請求項１２】 コレクタ領域とベース領域とエミッタ
領域を有するバイポーラトランジスタであって、 半導体基板の主表面に形成されたコレクタと、 前記エミッタ領域とともに自己整合的に形成された素子
分離領域と、 前記エミッタ領域に対し絶縁膜を介して形成された、ポ
リシリコンのベース電極と、 前記ベース電極からの不純物拡散によって基板内に形成
されたグラフトベースと、 前記ベース電極を覆う酸化膜と、 前記エミッタ領域に形成されたポリシリコンエミッタ
と、 前記ポリシリコンからの不純物拡散によって基板内に形
成されたエミッタと、 前記エミッタの下方に形成される真性ベース層と、 前記コレクタ、ベース電極およびポリシリコンエミッタ
のそれぞれに電気的に接続されるメタル膜と、 を有することを特徴とするバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123594A JPH07235549A (ja) | 1994-02-24 | 1994-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123594A JPH07235549A (ja) | 1994-02-24 | 1994-02-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235549A true JPH07235549A (ja) | 1995-09-05 |
Family
ID=12881294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5123594A Pending JPH07235549A (ja) | 1994-02-24 | 1994-02-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235549A (ja) |
-
1994
- 1994-02-24 JP JP5123594A patent/JPH07235549A/ja active Pending
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