JPH0723298A - Solid-state image pickup device - Google Patents
Solid-state image pickup deviceInfo
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- JPH0723298A JPH0723298A JP5161469A JP16146993A JPH0723298A JP H0723298 A JPH0723298 A JP H0723298A JP 5161469 A JP5161469 A JP 5161469A JP 16146993 A JP16146993 A JP 16146993A JP H0723298 A JPH0723298 A JP H0723298A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は固体撮像装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state image pickup device.
【０００２】[0002]
【従来の技術】従来の固体撮像装置の構成を図４に示
す。この固体撮像装置は画素毎に増幅、あるいはインピ
ーダンス変換作用を有するものであって、Ｎ個の画素Ａ
1 ，…ＡN と、リセットゲートＲ1 ，…ＲN と、バッフ
ァＢ1 ，…ＢN と、選択ゲートＤ1 ，…ＤN と、Ｎ＋１
段のシフトレジスタ２０とを備えている。図４におい
て、画素Ａi （ｉ＝１，…Ｎ）の出力はバッファＢi に
送出される。リセットゲートＲi は、シフトレジスタ２
０の第ｉ＋１段Ｅi+1 からの読出しパルスＦi+1 を受け
た場合にバッファＢi に送出される画素Ａi の出力をぎ
じゅん電圧レベルにリセットする。バッファＢi は図５
に示すように４個のトランジスタＴr1，Ｔr2，Ｔr3，Ｔ
r4から構成され、シフトレジスタ２０の第ｉ段Ｅi から
の読出しパルスＦi に基づいて画素Ａi の、入射光量と
積分時間に応じた出力Ｖout を選択ゲートＤi を介して
共通出力ラインＨに送出する。2. Description of the Related Art The structure of a conventional solid-state image pickup device is shown in FIG. This solid-state imaging device has an amplification or impedance conversion function for each pixel,
1, ... and A N, the reset gate R 1, ... and R N, buffer B 1, ... B N and the selection gate D 1, and ... D N, N + 1
And a shift register 20 of stages. In FIG. 4, the output of the pixel A i (i = 1, ... N) is sent to the buffer B i . The reset gate R i is the shift register 2
Resetting the output of the pixel A i sent to the buffer B i to Ki voltage level when receiving a read pulse F i + 1 from the (i + 1) stage E i + 1 of 0. The buffer B i is shown in FIG.
4 transistors T r1 , T r2 , T r3 , T
consists r4, pixel A i based on the read pulse F i from the i stage E i of the shift register 20, the amount of incident light and integration select a time output V out corresponding to the gate D i a common output line through Send to H.
【０００３】選択ゲートＤi はシフトレジスタ２０の第
ｉ段Ｅi の読出しパルスＦi に基づいてＯＮする。The selection gate D i is turned on based on the read pulse F i of the i-th stage E i of the shift register 20.
【０００４】この固体撮像装置においては、バッファＢ
i （ｉ＝１，…Ｎ）は前述したように図５に示すように
構成される。すなわち、トランジスタＴr1に示すように
構成される。すなわち、トランジスタＴr1とトランジス
タＴr2は直列に接続されており、そしてトランジスタＴ
r1のソースは電源に接続され、トランジスタＴr2のドレ
インは接地されている。又、トランジスタＴr3とトラン
ジスタＴr4は直列に接続されており、トランジスタＴr3
のソースは電源に接続され、Ｔr4のドレインは接地され
ている。そしてトランジスタＴr2及びＴr4の各ゲートは
トランジスタＴr1とトランジスタＴr2の接続点に接続さ
れている。又、トランジスタＴr1のゲートには読出し信
号Ｆi が供給され、トランジスタＴr3のゲートには画素
Ａi の出力Ｊi が供給されて、トランジスタＴr3とＴr4
の接続点から出力Ｖout が出力される。In this solid-state image pickup device, the buffer B
i (i = 1, ... N) is configured as shown in FIG. 5 as described above. That is, it is configured as shown in the transistor T r1 . That is, the transistor T r1 and the transistor T r2 are connected in series, and the transistor T r1
The source of r1 is connected to the power supply, and the drain of transistor T r2 is grounded. Further, the transistor T r3 and the transistor T r4 are connected in series, and the transistor T r3
Is connected to the power supply and the drain of T r4 is grounded. The gates of the transistors T r2 and T r4 are connected to the connection point of the transistors T r1 and T r2 . Further, the gate of the transistor T r1 is supplied with the read signal F i, the gate of the transistor T r3 is supplied the output J i of pixels A i, the transistors T r3 and T r4
The output V out is output from the connection point.
【０００５】このように構成されたバッファＢi の動作
について図５を参照して説明する。トランジスタＴr3の
ゲートはリセットゲートＲi ならびに画素Ａi に接続し
ており、その電圧ノードは、リセットゲートＲi がＯＮ
したときの基準電圧レベルから画素Ａi の入射光量と積
分時間に応じた信号レベルの電圧Ｊi が常に印加されて
いる状態にある。The operation of the buffer B i thus constructed will be described with reference to FIG. The gate of the transistor T r3 is connected to the reset gate R i and the pixel A i , and its voltage node is such that the reset gate R i is ON.
The voltage J i having a signal level corresponding to the amount of incident light of the pixel A i and the integration time is always applied from the reference voltage level at that time.
【０００６】しかし、トランジスタＴr3のドレイン部は
高インピーダンスにあるためトランジスタＴr3のゲート
に印加される画素Ａi の出力電圧に応じて出力信号が得
られない。このためトランジスタＴr3のドレイン部のイ
ンピーダンスを下げることにより、画素Ａi の出力電圧
に応じた出力信号を得ることが必要である。そこで、バ
ッファＢi はトランジスタＴr1のゲートに出力読み出し
パルスＦi が印加されると、読み出しパルスＦi の振幅
電圧の値に比例したバイアス電圧ＶB を発生し、トラン
ジスタＴr4のゲートに印加する。However, since the drain portion of the transistor T r3 has high impedance, an output signal cannot be obtained according to the output voltage of the pixel A i applied to the gate of the transistor T r3 . Therefore, it is necessary to obtain an output signal according to the output voltage of the pixel A i by lowering the impedance of the drain of the transistor T r3 . Therefore, in the buffer B i, when the output read pulse F i is applied to the gate of the transistor T r1 , the buffer B i generates a bias voltage V B proportional to the value of the amplitude voltage of the read pulse F i and applies it to the gate of the transistor T r4. To do.
【０００７】トランジスタＴr4のゲートにバイアス電圧
ＶB が印加されるとバイアス電圧ＶB の値に応じた電流
Ｉ4 がＧＮＤに流れ、トランジスタＴr3に接続されたド
レイン部のインピーダンスが下がる。したがってトラン
ジスタＴr3のゲートに印加される、画素Ａi の出力電圧
に応じた出力がバッファＢi から出力されると同時に読
み出しパルスＦi によって選択ゲートＤi をＯＮさせる
と、この選択ゲートＤi を介して画素Ａi の出力電圧に
応じた出力が共通出力ラインＨに送出される。When the bias voltage V B is applied to the gate of the transistor T r4 , a current I 4 according to the value of the bias voltage V B flows to GND, and the impedance of the drain portion connected to the transistor T r3 decreases. Therefore applied to the gate of the transistor T r3, the output corresponding to the output voltage of the pixel A i is turning ON the selection gate D i by simultaneously reading pulse F i when output from the buffer B i, the selection gate D i An output corresponding to the output voltage of the pixel A i is sent to the common output line H via the.
【０００８】[0008]
【発明が解決しようとする課題】従来技術の問題点を図
６を参照しながら説明する。Problems of the prior art will be described with reference to FIG.
【０００９】従来の固体撮像装置において、バッファＢ
i のバイアス電圧ＶB はトランジスタＴr1に印加される
パルスの振幅電圧により決まる。そのため読み出しパル
スＦi の立ち上がり時間、立ち下がり時間、および誘導
ノイズ等による振幅電圧の変動の影響を受ける。In the conventional solid-state image pickup device, the buffer B
The bias voltage V B of i is determined by the amplitude voltage of the pulse applied to the transistor T r1 . Therefore, it is affected by the rise time and the fall time of the read pulse F i and the fluctuation of the amplitude voltage due to induced noise and the like.
【００１０】ここで画素Ａi のリセットゲートＲi がＯ
Ｎしたときの基準電圧あるいは、入射光量と積分時間に
応じた信号レベルの電圧をＶ1 （一定電圧）としたと
き、バッファＢi のトランジスタＴr3のゲートにはこの
電圧Ｖ1 が印加される。このとき読み出しパルスＦi が
バッファＢi のトランジスタＴr1のゲートに印加される
とバイアス電圧ＶB はこの読み出しパルスＦi の立ち上
がり時間、立ち下がり時間、および誘導ノイズ等による
振幅電圧の変動に応じた電圧となる。これをトランジス
タＴr4が受けてトランジスタＴr3と接続したドレイン部
のインピーダンスを下げ、選択ゲートＤi が読出しパル
スＦi によりＯＮされることにより、画素Ａi の入射光
量と積分時間に応じた出力が共通出力ラインＨに読出さ
れる。そして、画素Ａi の出力が読み出されている期間
中はトランジスタＴr3のゲートに印加された電圧Ｖ1 に
応じた安定した電圧Ｖ1 ′が発生されなければならない
が、読み出しパルスＦi の立ち上がり時間、立ち下がり
時間、および誘導ノイス等による振幅電圧の変動に応じ
たバイアス電圧ＶB により出力電圧Ｖ1 ′も変動して、
擬似信号成分として出力信号に乗るため、真の出力信号
を得るにはこの擬似信号成分を取り除くため信号処理回
路が必要になりそのための周辺回路が複雑となり使用上
不便であった。[0010] reset gate R i here pixel A i is O
When the reference voltage at the time of N or the voltage of the signal level according to the incident light amount and the integration time is V 1 (constant voltage), this voltage V 1 is applied to the gate of the transistor T r3 of the buffer B i. . At this time, when the read pulse F i is applied to the gate of the transistor T r1 of the buffer B i , the bias voltage V B changes according to the rise time, the fall time of the read pulse F i , and the fluctuation of the amplitude voltage due to induced noise or the like. Voltage. The transistor T r4 receives this and lowers the impedance of the drain part connected to the transistor T r3, and the selection gate D i is turned on by the read pulse F i, so that the output according to the incident light amount and integration time of the pixel A i. Are read to the common output line H. Then, while the output of the pixel A i is being read, a stable voltage V 1 ′ corresponding to the voltage V 1 applied to the gate of the transistor T r3 must be generated, but the read pulse F i The output voltage V 1 ′ also fluctuates due to the bias voltage V B corresponding to the fluctuation of the amplitude voltage due to the rise time, the fall time, and the induction noise.
Since the output signal is used as a pseudo signal component, a signal processing circuit is required to remove the pseudo signal component in order to obtain a true output signal, and the peripheral circuit for that is complicated, which is inconvenient in use.
【００１１】本発明は上記事情を考慮してなされたもの
であって、安定した出力を得ることのできる固体撮像装
置を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a solid-state image pickup device capable of obtaining a stable output.
【００１２】[0012]
【課題を解決するための手段】本発明による固体撮像装
置は、光信号を電気信号に変換するＮ個の画素Ａ1 ，…
ＡN と、各段がパルス信号を発生するＮ＋２段Ｅ1 ，…
ＥN+2 のシフトレジスタと、Ｎ個の第１のリセットゲー
トＲ1 ，…ＲN と、Ｎ個のバッファ回路Ｂ1 ，…Ｂ
N と、Ｎ個の第２のリセットゲートＴb1，…ＴbNと、Ｎ
個の選択ゲートＤ1，…ＤN と、共通出力ラインとを備
え、前記第１のリセットゲートＲi は前記レフトレジス
タの第ｉ＋２段Ｅi+2 からのパルス信号に基づいて前記
画素Ａi の出力を基準電圧レベルにリセットし、前記バ
ッファ回路Ｂi は前記シフトレジスタの第ｉ段Ｅi から
のパルス信号に基づいて画素Ａi の、入射光量と積分時
間に応じた出力信号を出力し、前記第２のリセットゲー
トＴbiは前記シフトレジスタの第ｉ＋２段Ｅi+2 からの
パルス信号に基づいて前記バッファ回路Ｂi のコンデン
サＣに保持されたバイアス電圧ＶB をリセットし、前記
選択ゲートＤi は前記シフトレジスタの第ｉ＋１段Ｅ
i+1 からのパルス信号に基づいて前記バッファ回路Ｂi
の出力を前記共通出力ラインに送出することを特徴とす
る。A solid-state image pickup device according to the present invention includes N pixels A 1 , ... Which convert an optical signal into an electric signal.
A N and N + 2 stages E 1 , ..., where each stage generates a pulse signal
E N + 2 shift register, N first reset gates R 1 , ... RN , N buffer circuits B 1 , ... B
N , N second reset gates T b1 , ... T bN , N
Number of the selection gate D 1, ... D N and a common output and a line, the first reset gate R i is the pixel A i based on the pulse signal from the i + 2 stage E i + 2 of the left register Of the shift register is reset to the reference voltage level, and the buffer circuit B i outputs the output signal of the pixel A i according to the incident light amount and the integration time based on the pulse signal from the i-th stage E i of the shift register. , The second reset gate T bi resets the bias voltage V B held in the capacitor C of the buffer circuit B i based on the pulse signal from the (i + 2) th stage E i + 2 of the shift register, and the selection The gate D i is the (i + 1) th stage E of the shift register.
The buffer circuit B i based on the pulse signal from i + 1
Is output to the common output line.
【００１３】[0013]
【作用】このように構成された本発明の固体撮像装置に
よれば、バッファ回路Ｂi は第ｉ段Ｅi からのパルス信
号に基づいて起動され、第ｉ＋１段Ｅi+1 からのパルス
信号に基づいて画素Ａi の出力信号が読出される。すな
わち、起動信号と読出し信号が分離されたことにより、
安定した出力を得ることができる。According to the solid-state image pickup device of the present invention having such a configuration, the buffer circuit B i is activated based on the pulse signal from the i-th stage E i and the pulse signal from the i + 1-th stage E i + 1. The output signal of the pixel A i is read based on That is, since the start signal and the read signal are separated,
A stable output can be obtained.
【００１４】[0014]
【実施例】本発明による固体撮像装置の一実施例の構成
を図１に示す。この実施例の固体撮像装置は、Ｎ個の画
素Ａ1 ，…ＡN と、Ｎ個のリセットゲートＲ1 ，…ＲN
と、Ｎ個のバッファＢ1 ，…ＢN と、Ｎ個のリセットゲ
ートＴb1，…ＴbNと、Ｎ個の選択ゲートＤ1 ，…Ｄ
N と、Ｎ＋２段のシフトレジスタ１０と、共通出力ライ
ンＦとを備えている。画素Ａi （ｉ＝１，…Ｎ）の出力
はバッファＢi に送出される。リセットゲートＲi （ｉ
＝１，…Ｎ）はシフトレジスタ１０の第ｉ＋２段Ｅi+2
からの出力信号Ｆi+2 に基づいて、バッファＢi に送出
される画素Ａi の出力を基準電圧レベルにリセットす
る。バッファＢi （ｉ＝１，…Ｎ）は、シフトレジスタ
１０の第ｉ段Ｅi からの読出しパルスＦi に基づいて、
トランジスタＴr5をＯＮしコンデンサＣにバイアス電圧
ＶB を充電させるとともにシフトレジスタ１０の第ｉ＋
１からの読み出しパルスＦｉ＋１に基づいて、画素Ａi
の、入射光量と積分時間に応じた出力Ｖout を選択ゲー
トＤi を介して共通出力ラインＨに送出する。リセット
ゲートＴbiはシフトレジスタ１０の第ｉ＋２段Ｅi+2 か
らの出力信号Ｆi+2 に基づいてバッファＢi のコンデン
サＣに保持されたバイアス電圧ＶB をリセットする。選
択ゲートＤi はシフトレジスタ１０の第ｉ＋１段Ｅi+1
からの出力信号Ｆi+1 にもどついてＯＮする。FIG. 1 shows the configuration of an embodiment of a solid-state image pickup device according to the present invention. The solid-state imaging device of this embodiment, N pieces of pixels A 1, ... and A N, N-number of the reset gate R 1, ... R N
When, N number of buffers B 1, ... B N and, N-number of the reset gate T b1, ... T bN and, N-number of select gate D 1, ... D
It is provided with N , N + 2 stages of shift registers 10, and a common output line F. The output of the pixel A i (i = 1, ... N) is sent to the buffer B i . Reset gate R i (i
= 1, ... N) is the i + 2th stage E i + 2 of the shift register 10.
The output of the pixel A i sent to the buffer B i is reset to the reference voltage level on the basis of the output signal F i + 2 from the device. The buffer B i (i = 1, ... N) is based on the read pulse F i from the i-th stage E i of the shift register 10,
The transistor T r5 is turned on to charge the capacitor C with the bias voltage V B, and at the same time, the i + th shift register 10
Based on the read pulse F i + 1 from 1 the pixel A i
The output V out according to the amount of incident light and the integration time is sent to the common output line H via the selection gate D i . The reset gate T bi resets the bias voltage V B held in the capacitor C of the buffer B i based on the output signal F i + 2 from the (i + 2) th stage E i + 2 of the shift register 10. The selection gate D i is the i + 1th stage E i + 1 of the shift register 10.
The output signal F i + 1 from is turned on.
【００１５】又、上記各バッファＢi （ｉ＝１，…Ｎ）
は、例えば図２に示すようにＭＯＳトランジスタＴr1，
Ｔr2，Ｔr3，Ｔr4，Ｔr5と、コンデンサＣとからなって
いる。図２において、トランジスタＴr1とＴr2は直列に
接続されて、トランジスタＴr1のソースは電源に接続さ
れ、トランジスタＴr2のドレインは接地されている。そ
して各トランジスタＴr1，Ｔr2のゲートは自身のソース
に接続されている。又、トランジスタＴr3とＴr4は直接
に接続されて、トランジスタＴr3のソースは電源に接続
され、トランジスタＴr4のドレインは接地されている。
トランジスタＴr3のゲートには画素Ａi の出力Ｊi が供
給されている。トランジスタＴr5の一端はトランジスタ
Ｔr1とＴr2の接続点に接続され、他端はトランジスタＴ
r4のゲートに接続されている。コンデンサＣの一端はト
ランジスタＴr4のゲートとトランジスタＴr5の上記他端
との接続点であるノードＮB に接続され、他端は接地さ
れている。又、バッファＢi のリセットゲートＴbiの一
端は接地され、他端はノードＮB に接続されている。そ
してトランジスタＴr5のゲートにはシフトレジスタ１０
の第ｉ段Ｅi からの信号Ｆi が供給され、リセットゲー
トＴbiのゲートにはシフトレジスタ１０の第ｉ＋２段Ｅ
i+2 からの信号Ｆi+2 が供給されている。Further, each buffer B i (i = 1, ... N)
MOS transistor T r1 as, for example shown in FIG. 2,
It is composed of T r2 , T r3 , T r4 and T r5 and a capacitor C. In FIG. 2, the transistors T r1 and T r2 are connected in series, the source of the transistor T r1 is connected to the power supply, and the drain of the transistor T r2 is grounded. The gates of the transistors T r1 and T r2 are connected to their sources. The transistors T r3 and T r4 are directly connected to each other, the source of the transistor T r3 is connected to the power supply, and the drain of the transistor T r4 is grounded.
The gate of the transistor T r3 are supplied with the output J i of pixels A i. One end of the transistor T r5 is connected to the connection point of the transistors T r1 and T r2 , and the other end is connected to the transistor T r5.
It is connected to the gate of r4 . One end of the capacitor C is connected to a node N B which is a connection point between the gate of the transistor T r4 and the other end of the transistor T r5 , and the other end is grounded. In addition, one end of the reset gate T bi of the buffer B i is grounded and the other end is connected to the node N B. The shift register 10 is connected to the gate of the transistor T r5.
Signal F i from the i-th stage E i is supplied, the i + 2 stage E of the shift register 10 to the gate of the reset gate T bi
The signal F i + 2 from i + 2 is supplied.
【００１６】このように構成されたバッファＢi の動作
を図２ならび図３を参照して説明する。The operation of the buffer B i thus constructed will be described with reference to FIGS. 2 and 3.
【００１７】バッファＢi のバイアス電圧ＶB は、シフ
トレジスタ１０の第ｉ段Ｅi の出力パルスＦi が“Ｈ”
となるとトランジスタＴr5をＯＮし、トランジスタＴr1
とＴr2の構成により基づいて発生するバイアス電圧ＶB
はトランジスタＴr5を介してトランジスタＴr3のゲート
に印加されるとともに、コンデンサＣを充電する。ここ
でシフトレジスタ１０の第ｉ段Ｅi の出力パルスＦi が
“Ｌ”なるとトランジスタＴr5がＯＦＦしてトランジス
タＴr1とＴr2の構成に基づいて発生するバイアス電圧Ｖ
B がトランジスタＴr4のゲートならびにコンデンサＣに
供給されなくなるが、ノードＮB のレベルはトランジス
タＴr5がＯＮのときにコンデンサＣにより蓄えられてバ
イアス電圧ＶB に保持され続ける。次にシフトレジスタ
１０の第ｉ＋１段Ｅi+1 にの読み出しパルスＦi+1 に基
づいてＯＮされた選択ゲートを介して画素Ａi の入射光
量と積分時間に応じたバッファＢi の出力を共通出力ラ
インＨに送出する。そして、この出力信号の読み出し期
間が終了するとシフトレジスタ１０の第ｉ＋２段Ｅi+2
の出力パルスＦi+2 により第２のリセットゲートＴbiを
ＯＮし、これによりバッファＢi のコンデンサＣにより
保持されていた電圧をＧＮＤに放電しノードＮB をリセ
ットする。これにより画素Ａi の入射光量と積分時間に
応じたバッファＢi の出力が読み出しパルスＦi+1 によ
って共通出力ラインＨに出力されている間は、対応する
バッファＢi のノードＮB のバイアス電圧はシフトレジ
スタ１０の第ｉ段Ｅi の出力パルスＦ1 ，第ｉ＋１段Ｅ
i+1 の読み出しパルスＦi+1 ならびに第ｉ＋２段Ｅi+2
の出力パルスＦi+2 の立ち上がり時間、立ち下がり時
間、誘導ノイズ等による振幅電圧の変動に関係なく一定
となる。これにより従来バイアス電圧の変動による擬似
信号成分のない安定した出力信号が得られる。As for the bias voltage V B of the buffer B i , the output pulse F i of the i-th stage E i of the shift register 10 is “H”.
Then, the transistor T r5 is turned on and the transistor T r1 is turned on.
And bias voltage V B generated based on the configuration of T r2
Is applied to the gate of the transistor T r3 via the transistor T r5 and charges the capacitor C. Here, when the output pulse F i of the i-th stage E i of the shift register 10 becomes “L”, the transistor T r5 is turned off and the bias voltage V generated based on the configuration of the transistors T r1 and T r2.
Although B is no longer supplied to the gate of the transistor T r4 and the capacitor C, the level of the node N B is stored by the capacitor C and kept at the bias voltage V B when the transistor T r5 is ON. Next, the output of the buffer B i corresponding to the incident light amount of the pixel A i and the integration time is output via the selection gate turned on based on the read pulse F i + 1 to the (i + 1) th stage E i + 1 of the shift register 10. It is sent to the common output line H. Then, when the read-out period of this output signal ends, the i + th second stage E i + 2 of the shift register 10
The second reset gate T bi is turned on by the output pulse F i + 2 of this, whereby the voltage held by the capacitor C of the buffer B i is discharged to GND and the node N B is reset. As a result, while the output of the buffer B i corresponding to the incident light amount of the pixel A i and the integration time is being output to the common output line H by the read pulse F i + 1 , the bias of the node N B of the corresponding buffer B i is generated. The voltage is the output pulse F 1 of the i-th stage E i of the shift register 10, the (i + 1) -th stage E
i + 1 read pulse F i + 1 and i + 2nd stage E i + 2
The output pulse F i + 2 becomes constant regardless of the rise time, the fall time, the fluctuation of the amplitude voltage due to the induced noise, and the like. As a result, a stable output signal without a pseudo signal component due to a change in bias voltage can be obtained.
【００１８】又、従来の場合と異なり、読出しパルスの
誘導ノイズによる擬似信号成分を取除く補正回路が不要
となり、周辺回路が単純なものとなる。Further, unlike the conventional case, the correction circuit for removing the pseudo signal component due to the inductive noise of the read pulse is unnecessary, and the peripheral circuit becomes simple.
【００１９】[0019]
【発明の効果】以上述べたように本発明によればバッフ
ァの読出しパルスと起動パルスを別にしたことにより、
安定した出力信号を得ることができる。As described above, according to the present invention, since the read pulse and the start pulse of the buffer are separated,
A stable output signal can be obtained.
【図１】本発明の固体撮像装置の一実施例の構成を示す
ブロック図。FIG. 1 is a block diagram showing the configuration of an embodiment of a solid-state imaging device of the present invention.
【図２】本発明にかかるバッファの一具体例を示す回路
図。FIG. 2 is a circuit diagram showing a specific example of a buffer according to the present invention.
【図３】実施例の動作を説明するタイミングチャート。FIG. 3 is a timing chart illustrating the operation of the embodiment.
【図４】従来の固体撮像装置の構成を示すブロック図。FIG. 4 is a block diagram showing a configuration of a conventional solid-state imaging device.
【図５】従来の固体撮像装置のバッファの具体例を示す
回路図。FIG. 5 is a circuit diagram showing a specific example of a buffer of a conventional solid-state imaging device.
【図６】従来のバッファの動作を説明する回路図。FIG. 6 is a circuit diagram illustrating the operation of a conventional buffer.
Ａi （ｉ＝１，…Ｎ） 画素 Ｂi （ｉ＝１，…Ｎ） バッファ Ｄi （ｉ＝１，…Ｎ） 選択ゲート Ｈ 共通出力ライン Ｒi （ｉ＝１，…Ｎ） リセットゲート Ｔbi（ｉ＝１，…Ｎ） リセットゲート １０ シフトレジスタA i (i = 1, ... N) Pixel B i (i = 1, ... N) Buffer D i (i = 1, ... N) Select gate H Common output line R i (i = 1, ... N) Reset gate T bi (i = 1, ... N) reset gate 10 shift register
Claims (1)
1 ，…ＡN と、各段がパルス信号を発生するＮ＋２段Ｅ
1 ，…ＥN+2 のシフトレジスタと、Ｎ個の第１のリセッ
トゲートＲ1 ，…ＲN と、Ｎ個のバッファ回路Ｂ1 ，…
ＢN と、Ｎ個の第２のリセットゲートＴb1，…ＴbNと、
Ｎ個の選択ゲートＤ1 ，…ＤN と、共通出力ラインとを
備え、 前記第１のリセットゲートＲi は前記レフトレジスタの
第ｉ＋２段Ｅi+2 からのパルス信号に基づいて前記画素
Ａi の出力を基準電圧レベルにリセットし、 前記バッファ回路Ｂi は前記シフトレジスタの第ｉ段Ｅ
i からのパルス信号に基づいて画素Ａi の、入射光量と
積分時間に応じた出力信号を出力し、 前記第２のリセットゲートＴbiは前記シフトレジスタの
第ｉ＋２段Ｅi+2 からのパルス信号に基づいて前記バッ
ファ回路Ｂi のコンデンサＣに保持されたバイアス電圧
ＶB をリセットし、 前記選択ゲートＤi は前記シフトレジスタの第ｉ＋１段
Ｅi+1 からのパルス信号に基づいて前記バッファ回路Ｂ
i の出力を前記共通出力ラインに送出することを特徴と
する固体撮像装置。1. N pixels A for converting an optical signal into an electric signal.
1 , ... A N , N + 2 stages E where each stage generates a pulse signal
1 , ... E N + 2 shift registers, N first reset gates R 1 , ... RN , and N buffer circuits B 1 ,.
B N and N second reset gates T b1 , ... T bN ,
N selected gate D 1, ... D N and, and a common output line, the first reset gate R i is the pixel A on the basis of the pulse signal from the i + 2 stage E i + 2 of the left register The output of i is reset to the reference voltage level, and the buffer circuit B i causes the i-th stage E of the shift register.
pixels A i based on the pulse signal from the i, and outputs an output signal corresponding to the amount of incident light and integration time, the second reset gate T bi pulse from the (i + 2) -th stage E i + 2 of the shift register The bias voltage V B held in the capacitor C of the buffer circuit B i is reset on the basis of the signal, and the selection gate D i sets the buffer on the basis of the pulse signal from the (i + 1) th stage E i + 1 of the shift register. Circuit B
A solid-state imaging device, wherein the output of i is sent to the common output line.
Priority Applications (1)
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| JP16146993A JP3425188B2 (en) | 1993-06-30 | 1993-06-30 | Solid-state imaging device |
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|---|---|---|---|---|
| JP2009225004A (en) * | 2008-03-14 | 2009-10-01 | Canon Inc | Solid-state imaging apparatus |
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1993
- 1993-06-30 JP JP16146993A patent/JP3425188B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013009407A (en) * | 2006-08-31 | 2013-01-10 | Canon Inc | Photoelectric conversion device, imaging system, and driving method of photoelectric conversion device |
| JP2009225004A (en) * | 2008-03-14 | 2009-10-01 | Canon Inc | Solid-state imaging apparatus |
| CN102148944A (en) * | 2008-03-14 | 2011-08-10 | 佳能株式会社 | Solid-state image pickup device |
| US8471942B2 (en) | 2008-03-14 | 2013-06-25 | Canon Kabushiki Kaisha | Solid-state image pickup device |
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