JPH10145681A - Solid-state image pickup device and its drive method - Google Patents
Solid-state image pickup device and its drive methodInfo
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- JPH10145681A JPH10145681A JP8292450A JP29245096A JPH10145681A JP H10145681 A JPH10145681 A JP H10145681A JP 8292450 A JP8292450 A JP 8292450A JP 29245096 A JP29245096 A JP 29245096A JP H10145681 A JPH10145681 A JP H10145681A
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、固体撮像装置およ
びその駆動方法に関し、特に画素そのものが増幅機能を
持ち、かつ画素の信号を電圧で出力する増幅型固体撮像
装置およびその駆動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state imaging device and a method of driving the same, and more particularly, to an amplifying solid-state imaging device in which a pixel itself has an amplifying function and outputs a pixel signal as a voltage and a method of driving the same.
【０００２】[0002]
【従来の技術】増幅型固体撮像装置としては、ＣＭＤ(C
harge Modulation Device)、ＢＡＳＩＳ(Base Stored I
mage Senser)、ＢＣＭＤ(Bulk Charge Modulation Devi
ce) などが知られている。この増幅型固体撮像装置で
は、画素そのものに増幅機能を持たせるために、ＭＯＳ
構造等の能動素子を用いて画素を構成していることか
ら、能動素子の特性（しきい値電圧Ｖｔｈ等）のバラツ
キがそのまま画像信号に乗ってきてしまう。この特性の
バラツキは、画素それぞれに固定の値を持つため、画面
上に固定パターンノイズ（ＦＰＮ;Fixed Patern Noise)
として現れる。2. Description of the Related Art As an amplification type solid-state imaging device, CMD (C
harge Modulation Device), BASIS (Base Stored I
mage Senser), BCMD (Bulk Charge Modulation Devi)
ce) is known. In this amplification type solid-state imaging device, a MOS transistor is used to provide the pixel itself with an amplification function.
Since a pixel is configured using an active element having a structure or the like, variations in characteristics (threshold voltage Vth and the like) of the active element are directly applied to an image signal. Since the variation in this characteristic has a fixed value for each pixel, a fixed pattern noise (FPN) is displayed on the screen.
Appear as.
【０００３】この画素の特性バラツキに起因する固定パ
ターンノイズを除去すべくなされた増幅型固体撮像装置
の従来例を図７に示す。同図において、画素１０１が行
列状に多数配列されており、各画素１０１の制御入力端
が行単位で垂直選択線１０２の各々に接続され、各出力
端が列単位で垂直信号線１０３の各々に接続されてい
る。垂直選択線１０２の各一端は、垂直走査回路１０４
の各行の出力端に接続されている。垂直走査回路１０４
は、シフトレジスタなどによって構成され、垂直走査パ
ルスφＶ（…，φＶｍ，φＶｍ＋１，…）を順に出力す
る。FIG. 7 shows a conventional example of an amplification type solid-state image pickup device for removing fixed pattern noise caused by the characteristic variation of the pixel. In the figure, a large number of pixels 101 are arranged in a matrix, and a control input terminal of each pixel 101 is connected to each vertical selection line 102 in a row unit, and each output terminal is connected to a vertical signal line 103 in a column unit. It is connected to the. One end of each vertical selection line 102 is connected to a vertical scanning circuit 104.
Connected to the output end of each row. Vertical scanning circuit 104
Are constituted by a shift register or the like, and sequentially output vertical scanning pulses φV (..., ΦVm, φVm + 1,...).
【０００４】垂直信号線１０３の各々には、ＮｃｈＭＯ
Ｓトランジスタからなる２つのサンプリングスイッチ１
０５ｓ，１０５ｎの各ドレインが接続されている。サン
プリングスイッチ１０５ｓのゲートには、画素１０１か
ら出力される画素リセット前の明時の信号電圧をサンプ
リングするための動作パルスφＯＰＳが印加される。ま
た、サンプリングスイッチ１０５ｎのゲートには、画素
１０１から出力される画素リセット後の暗時の信号電圧
をサンプリングするための動作パルスφＯＰＮが印加さ
れる。Each of the vertical signal lines 103 has an NchMO
Two sampling switches 1 composed of S transistors
05s and 105n are connected to each other. An operation pulse φOPS for sampling the signal voltage at the time of light before the pixel reset, which is output from the pixel 101, is applied to the gate of the sampling switch 105s. In addition, an operation pulse φOPN for sampling a signal voltage in a dark state after pixel reset and output from the pixel 101 is applied to the gate of the sampling switch 105n.
【０００５】サンプリングスイッチ１０５ｓ，１０５ｎ
の各ソースは、２つのキャパシタ１０６ｓ，１０６ｎの
各一端にそれぞれ接続されている。これらキャパシタ１
０６ｓ，１０６ｎは、明時の信号電圧と暗時の信号電圧
とをそれぞれホールドするために設けられたものであ
り、各他端が共に接地されている。サンプリングスイッ
チ１０５ｓ，１０５ｎの各ソースはさらに、ＮｃｈＭＯ
Ｓトランジスタからなる２つの水平選択スイッチ１０７
ｓ，１０７ｎの各ドレインにそれぞれ接続されている。[0005] Sampling switches 105s, 105n
Are connected to one ends of the two capacitors 106s and 106n, respectively. These capacitors 1
06s and 106n are provided for holding the signal voltage at the time of light and the signal voltage at the time of dark, respectively, and the other ends thereof are both grounded. Each source of the sampling switches 105s and 105n further includes an NchMO
Two horizontal selection switches 107 composed of S transistors
s and 107n are connected to the respective drains.
【０００６】水平選択スイッチ１０７ｓ，１０７ｎの各
ソースは水平信号線１０８に接続され、各ゲートは水平
走査回路１０９の各列の出力端に接続されている。水平
走査回路１０９は、シフトレジスタなどによって構成さ
れ、各列ごとに水平選択スイッチ１０７ｓおよび水平選
択スイッチ１０７ｎを順にオンさせるための水平走査パ
ルスφＨ（…，φＨｎ，φＨｎ＋１，…）を出力する。
水平信号線１０８は水平出力回路１１０の入力端に接続
されている。水平出力回路１１０の出力端はＣＤＳ（相
関二重サンプリング）回路１１１の入力端に接続されて
いる。The sources of the horizontal selection switches 107 s and 107 n are connected to the horizontal signal line 108, and the gates are connected to the output terminals of each column of the horizontal scanning circuit 109. The horizontal scanning circuit 109 includes a shift register and outputs horizontal scanning pulses φH (..., ΦHn, φHn + 1,...) For sequentially turning on the horizontal selection switch 107 s and the horizontal selection switch 107 n for each column.
The horizontal signal line 108 is connected to the input terminal of the horizontal output circuit 110. An output terminal of the horizontal output circuit 110 is connected to an input terminal of a CDS (correlated double sampling) circuit 111.
【０００７】次に、上記構成の従来装置における固定パ
ターンノイズの除去のための回路動作について説明す
る。Next, a circuit operation for removing fixed pattern noise in the conventional device having the above configuration will be described.
【０００８】水平ブランキング期間において、垂直走査
回路１０４による垂直走査によってある行が選択される
と、その選択された行の画素１０１の画素リセット前の
明時の信号電圧と画素リセット後の暗時の信号電圧とが
順にサンプリングスイッチ１０５ｓ，１０５ｎによって
サンプリングされ、かつキャパシタ１０６ｓ，１０６ｎ
にホールドされる。In a horizontal blanking period, when a certain row is selected by vertical scanning by the vertical scanning circuit 104, the signal voltage of the pixels 101 in the selected row at the time of light before the pixel reset and the time of dark after the pixel reset are changed. Are sequentially sampled by sampling switches 105s and 105n, and capacitors 106s and 106n
Is held.
【０００９】次に、水平有効期間において、水平走査回
路１０９による水平走査によってある列が選択され、そ
の選択された列の水平選択スイッチ１０７ｓ，１０７ｎ
が順にオンすることにより、キャパシタ１０６ｓ，１０
６ｎにホールドされた明時の信号電圧と暗時の信号電圧
とが順次水平信号線１０８に読み出される。これによ
り、明時の信号電圧と暗時の信号電圧とが、時間軸上に
おいて列単位で相前後して水平信号線１０８によって伝
送され、水平出力回路１１０を経てＣＤＳ回路１１１に
供給される。Next, during the horizontal effective period, a certain column is selected by horizontal scanning by the horizontal scanning circuit 109, and the horizontal selection switches 107s and 107n of the selected column are selected.
Are sequentially turned on, so that the capacitors 106s, 10
The signal voltage at the time of light and the signal voltage at the time of dark held at 6n are sequentially read out to the horizontal signal line 108. As a result, the signal voltage at the time of light and the signal voltage at the time of dark are transmitted by the horizontal signal line 108 before and after each other in a column on the time axis, and are supplied to the CDS circuit 111 via the horizontal output circuit 110.
【００１０】そして、このＣＤＳ回路１１１において、
時間軸上で相前後する明時の信号電圧と暗時の信号電圧
との相関二重サンプリングが行われ、その差分がとられ
ることによってノイズ成分が相殺される。その結果、画
素１０１のしきい値電圧Ｖｔｈなどの特性バラツキに起
因する固定パターンノイズの除去された信号が得られる
ことになる。Then, in the CDS circuit 111,
Correlation double sampling is performed between the signal voltage at the time of light and the signal voltage at the time of darkness which are successive on the time axis, and a noise component is canceled by taking the difference. As a result, a signal from which fixed pattern noise caused by characteristic variations such as the threshold voltage Vth of the pixel 101 is removed can be obtained.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、上述し
た従来の増幅型固体撮像装置では、画素１０１の特性バ
ラツキに起因する固定パターンノイズについては除去で
きるものの、垂直信号線１０３と水平信号線１０８との
間のサンプルホールド回路において明時と暗時の信号の
流れが異なっていることから、このサンプルホールド回
路で信号に乗ってくる成分があった場合には、ＣＤＳ回
路１１１での相関二重サンプリング後もこの成分が残
る。However, in the above-mentioned conventional amplifying type solid-state imaging device, although fixed pattern noise caused by variation in characteristics of the pixel 101 can be eliminated, the vertical signal line 103 and the horizontal signal line 108 are not connected. Since the signal flow between the bright and dark states differs between the sample-and-hold circuits between them, if there is a component that gets on the signal in this sample-and-hold circuit, after the correlated double sampling in the CDS circuit 111, This component also remains.
【００１２】このサンプルホールド回路から乗ってくる
成分として存在するのは、サンプリングスイッチ１０５
ｓ，１０５ｎの分配ノイズなどがある。この成分が回路
特性のバラツキによって列間で異なる場合には、相関二
重サンプリング後に残る成分も列間においてばらつくこ
とになり、これが画面上に縦筋状の固定パターンノイズ
として現れることになる。The component coming from the sample and hold circuit exists in the sampling switch 105.
and s, 105n distribution noise. If this component differs between columns due to variations in circuit characteristics, components remaining after correlated double sampling will also vary between columns, and this will appear on the screen as vertical stripe-like fixed pattern noise.
【００１３】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、画素の特性バラツキ
に起因する固定パターンノイズのみならず、回路の特性
バラツキに起因する縦筋状の固定パターンノイズをも抑
圧することが可能な固体撮像装置およびその駆動方法を
提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide not only a fixed pattern noise caused by a variation in pixel characteristics but also a vertical streak caused by a variation in circuit characteristics. An object of the present invention is to provide a solid-state imaging device capable of suppressing fixed pattern noise and a driving method thereof.
【００１４】[0014]
【課題を解決するための手段】本発明による固体撮像装
置は、行列状に配列された複数の画素と、これら画素の
各出力端が列単位で接続された垂直信号線に一端が接続
された第１のスイッチ手段と、この第１のスイッチ手段
の他端に各一端が共通に接続された第１，第２の蓄積手
段と、これら蓄積手段の各他端と基準電位点との間にそ
れぞれ接続された第２，第３のスイッチ手段と、第１の
蓄積手段の他端と水平信号線との間に接続された水平選
択スイッチを含む垂直出力回路とを各列ごとに備えた構
成となっている。In the solid-state imaging device according to the present invention, one end is connected to a plurality of pixels arranged in a matrix and a vertical signal line to which each output end of each pixel is connected in a column unit. First switch means, first and second storage means each having one end commonly connected to the other end of the first switch means, and between each other end of these storage means and a reference potential point. A configuration comprising, for each column, second and third switch means connected to each other, and a vertical output circuit including a horizontal selection switch connected between the other end of the first storage means and a horizontal signal line. It has become.
【００１５】本発明による駆動方法は、上記構成の固体
撮像装置を駆動するに当たり、水平ブランキング期間に
おいて、先ず、第２のスイッチ手段のオン状態で第１の
スイッチ手段をオンさせて明時の信号をサンプリング
し、続いて第１のスイッチ手段をオフさせて明時の信号
を第１の蓄電手段にホールドし、次に第２のスイッチ手
段をオフさせ、続いてオフ状態にある第３のスイッチ手
段をオンさせ、次に第１のスイッチ手段を再びオンさせ
て暗時の信号をサンプリングし、第１のスイッチ手段を
再びオフさせて暗時の信号を第２の蓄電手段にホールド
し、次いで水平有効期間において、水平選択スイッチを
オンさせて第１の蓄電手段の出力側の電圧を水平信号線
に読み出し、続いて第２のスイッチ手段をオンさせて基
準電位を水平信号線に読み出すようにする。In the driving method according to the present invention, in driving the solid-state imaging device having the above-described configuration, first, in the horizontal blanking period, the first switch is turned on while the second switch is turned on, and the first switch is turned on. The signal is sampled, then the first switch is turned off, the signal at the time of light is held in the first power storage means, then the second switch is turned off, and then the third switch in the off state is turned off. Turning on the switch means, then turning on the first switch means again to sample a dark signal, turning off the first switch means again and holding the dark signal in the second power storage means, Next, in the horizontal effective period, the horizontal selection switch is turned on to read the voltage on the output side of the first power storage means to the horizontal signal line, and then the second switch means is turned on to set the reference potential to the horizontal signal line. Read so as to.
【００１６】上記構成の固体撮像装置およびその駆動方
法において、水平ブランキング期間に先ず、第２のスイ
ッチ手段のオン状態で第１のスイッチ手段をオンさせて
画素リセット後の明時の信号をサンプリングし、これを
第１のスイッチ手段をオフさせることによって第１の蓄
電手段にホールドする。このとき、第１のスイッチ手段
のスイッチングに伴うノイズ成分が第１の蓄電手段に乗
ってくる。次に、第２のスイッチ手段をオフさせる。こ
のとき、第１の蓄電手段の入力側がフローティング状態
にあるため、第１の蓄電手段に第２のスイッチ手段のス
イッチングに伴うノイズ成分は乗ってこない。In the solid-state imaging device having the above-described configuration and the driving method thereof, during the horizontal blanking period, first, the first switch is turned on while the second switch is turned on to sample the light signal after the pixel reset. Then, this is held in the first power storage means by turning off the first switch means. At this time, a noise component accompanying the switching of the first switch means gets on the first power storage means. Next, the second switch is turned off. At this time, since the input side of the first power storage means is in a floating state, a noise component accompanying the switching of the second switch means does not get on the first power storage means.
【００１７】その後、第３のスイッチ手段をオンさせ、
続いて第１のスイッチ手段を再びオンさせて画素をリセ
ットするなどして得られる暗時の信号をサンプリング
し、これを第１のスイッチ手段をオフさせることによっ
て第２の蓄電手段にホールドする。このとき、第１のス
イッチ手段の出力側に第２の蓄電手段が接続されている
ことから、明時の信号をホールドした場合と同様に、第
２の蓄電手段に第１のスイッチ手段のスイッチングに伴
うノイズ成分が乗る。After that, the third switch means is turned on,
Subsequently, the dark signal obtained by turning on the first switch means again to reset the pixels is sampled, and this is held in the second power storage means by turning off the first switch means. At this time, since the second power storage means is connected to the output side of the first switch means, the switching of the first switch means is performed on the second power storage means in the same manner as in the case of holding the signal at the time of light. The noise component accompanying the noise.
【００１８】その結果、第１の蓄電手段の出力側には、
第１，第２の蓄電手段に乗った縦筋状の固定パターンノ
イズの一因となる回路の特性バラツキ、即ち第１のスイ
ッチ手段のスイッチングに伴うノイズ成分がキャンセル
され、しかも明時の信号と暗時の信号との差分、即ち画
素の特性バラツキに起因する固定パターンノイズが除去
された信号成分に基準電位が加算されて出力される。As a result, on the output side of the first power storage means,
Variations in circuit characteristics that contribute to vertical streak-like fixed pattern noise on the first and second power storage means, that is, noise components associated with switching of the first switch means are canceled, and the signal at the time of light and the The reference potential is added to the difference from the signal at the time of darkness, that is, the signal component from which the fixed pattern noise caused by the characteristic variation of the pixel has been removed, and output.
【００１９】次いで、水平有効期間において、水平選択
スイッチをオンさせて第１の蓄電手段の出力側の電圧、
即ち信号成分（明時の信号と暗時の信号との差分）に基
準電位が加算された信号を水平信号線に読み出す。続い
て、第２のスイッチ手段をオンさせて基準電位を読み出
す。Next, during the horizontal effective period, the horizontal selection switch is turned on to output the voltage on the output side of the first power storage means,
That is, a signal obtained by adding a reference potential to a signal component (difference between a signal in a bright state and a signal in a dark state) is read out to a horizontal signal line. Subsequently, the reference potential is read by turning on the second switch means.
【００２０】これにより、信号成分に基準電位が加算さ
れた信号と基準電位とが時間軸上において列単位で相前
後して水平信号線によって水平出力回路へ伝送される。
そして、後段の回路において、信号成分に基準電位が加
算された信号と基準電位との差分をとることにより、両
信号に共通に乗る垂直出力回路における列間の回路の特
性バラツキがキャンセルされる。その結果、画素の特性
バラツキに起因する固定パターンノイズのみならず、回
路の特性バラツキに起因する縦筋状の固定パターンノイ
ズが除去された信号が得られる。Thus, the signal obtained by adding the reference potential to the signal component and the reference potential are transmitted to the horizontal output circuit via the horizontal signal line in a row on the time axis.
Then, by taking the difference between the signal obtained by adding the reference potential to the signal component and the reference potential in the circuit at the subsequent stage, the characteristic variation of the circuit between the columns in the vertical output circuit that rides on both signals is canceled. As a result, it is possible to obtain a signal from which not only fixed pattern noise due to variation in pixel characteristics but also vertical streak-like fixed pattern noise due to variation in circuit characteristics has been removed.
【００２１】[0021]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２２】図１は、本発明の一実施形態を示す概略構
成図である。図１において、画素１１が行列状に多数配
列されており、各画素１１の制御入力端が行単位で垂直
選択線１２の各々に接続され、各出力端が列単位で垂直
信号線１３の各々に接続されている。画素１１からは、
信号が電圧として垂直信号線１３に出力される。垂直選
択線１２の各一端は、垂直走査回路１４の各行の出力端
に接続されている。垂直走査回路１４は、シフトレジス
タなどによって構成され、垂直走査パルスφＶ（…，φ
Ｖｍ，φＶｍ＋１，…）を順に出力する。FIG. 1 is a schematic diagram showing an embodiment of the present invention. In FIG. 1, a large number of pixels 11 are arranged in a matrix, and a control input terminal of each pixel 11 is connected to each of the vertical selection lines 12 in a row unit, and each output terminal is connected to each of a vertical signal line 13 in a column unit. It is connected to the. From pixel 11,
The signal is output to the vertical signal line 13 as a voltage. One end of each of the vertical selection lines 12 is connected to an output end of each row of the vertical scanning circuit 14. The vertical scanning circuit 14 is constituted by a shift register and the like, and has a vertical scanning pulse φV (.
Vm, φVm + 1,...) Are sequentially output.
【００２３】垂直信号線１３の各々には、ＮｃｈＭＯＳ
トランジスタからなるサンプリングスイッチ（第１のス
イッチ手段）１５のドレインが接続されている。このサ
ンプリングスイッチ１５のゲートには、画素１１から画
素リセット前の明時の信号電圧と、画素１１をリセット
するなどして得られる暗時の信号電圧（以下、画素リセ
ット後の暗時の信号電圧と称する）とをそれぞれ読み出
すためのサンプリングパルスφＶg-SHが印加される。サ
ンプリングスイッチ１５のソースには、負荷キャパシタ
（第１の蓄積手段）１６およびダミーキャパシタ（第２
の蓄積手段）１７の各一端が接続されている。Each of the vertical signal lines 13 has an NchMOS
The drain of a sampling switch (first switch means) 15 composed of a transistor is connected. The gate of the sampling switch 15 has a light signal voltage before pixel reset from the pixel 11 and a dark signal voltage obtained by resetting the pixel 11 (hereinafter, signal voltage in dark after pixel reset). ) Is applied. The source of the sampling switch 15 includes a load capacitor (first storage unit) 16 and a dummy capacitor (second storage unit).
Of the storage means 17 are connected to each other.
【００２４】負荷キャパシタ１６の他端とリファレンス
電位Ｖ-Refを与える基準電位線１８との間には、ＭＯＳ
トランジスタからなるリファレンススイッチ（第２のス
イッチ手段）１９が接続されている。同様に、ダミーキ
ャパシタ１７と基準電位線１８との間には、ＭＯＳトラ
ンジスタからなるダミーリファレンススイッチ（第２の
スイッチ手段）２０が接続されている。このリファレン
ススイッチ１９のゲートにはリファレンスパルスφＶg-
Ref が、ダミーリファレンススイッチ２０のゲートには
ダミーリファレンスパルスφＶg-dumy Refがそれぞれ印
加される。A MOS transistor is provided between the other end of the load capacitor 16 and a reference potential line 18 for providing a reference potential V-Ref.
A reference switch (second switch means) 19 composed of a transistor is connected. Similarly, a dummy reference switch (second switch means) 20 composed of a MOS transistor is connected between the dummy capacitor 17 and the reference potential line 18. The reference pulse φVg−
Ref is applied to the gate of the dummy reference switch 20, and a dummy reference pulse φVg-dumy Ref is applied to each gate.
【００２５】負荷キャパシタ１６の他端にはさらに、垂
直出力回路２１の入力端が接続されている。垂直出力回
路２１の出力端は水平信号線２２に接続されている。こ
の垂直出力回路２１は、例えば図２に示すように、電源
Ｖｄｄとグランドとの間に直列に接続されたドライブＭ
ＯＳトランジスタＱ１および負荷ＭＯＳトランジスタＱ
２からなるソースフォロワ回路２３と、ドライブＭＯＳ
トランジスタＱ１のソースと水平信号線２２との間に接
続されたＭＯＳトランジスタからなる水平選択スイッチ
２４とから構成されている。ソースフォロワ回路２３に
おいて、負荷ＭＯＳトランジスタＱ２のゲートには、所
定のバイアス電圧Ｖg-loadが印加されている。The input terminal of the vertical output circuit 21 is further connected to the other end of the load capacitor 16. The output terminal of the vertical output circuit 21 is connected to the horizontal signal line 22. The vertical output circuit 21 includes, for example, a drive M connected in series between a power supply Vdd and a ground, as shown in FIG.
OS transistor Q1 and load MOS transistor Q
2 source follower circuit 23 and drive MOS
A horizontal selection switch 24 composed of a MOS transistor is connected between the source of the transistor Q1 and the horizontal signal line 22. In the source follower circuit 23, a predetermined bias voltage Vg-load is applied to the gate of the load MOS transistor Q2.
【００２６】この水平選択スイッチ２４のゲートは、水
平走査回路２５の各列の出力端に接続されている。水平
走査回路２５は、シフトレジスタなどによって構成さ
れ、水平選択スイッチ２４を順にオンさせるための水平
走査パルスφＨ（…，φＨｎ，φＨｎ＋１，…）を出力
する。水平信号線２２は水平出力回路２６の入力端に接
続されている。水平出力回路２６の出力端はＣＤＳ（相
関二重サンプリング）回路２７の入力端に接続されてい
る。The gate of the horizontal selection switch 24 is connected to the output terminal of each column of the horizontal scanning circuit 25. The horizontal scanning circuit 25 includes a shift register and outputs horizontal scanning pulses φH (..., ΦHn, φHn + 1,...) For sequentially turning on the horizontal selection switch 24. The horizontal signal line 22 is connected to an input terminal of the horizontal output circuit 26. An output terminal of the horizontal output circuit 26 is connected to an input terminal of a CDS (correlated double sampling) circuit 27.
【００２７】次に、上記構成の本発明の一実施形態に係
る増幅型固体撮像装置において、画素１１の特性バラツ
キに起因する固定パターンノイズと共に、回路バラツキ
に起因する縦筋状の固定パターンノイズを除去するため
の駆動方法について、図３のタイミングチャートを用い
て説明する。Next, in the amplifying solid-state imaging device according to the embodiment of the present invention having the above-described configuration, the fixed pattern noise due to the variation in the characteristics of the pixels 11 and the fixed pattern noise having the vertical streak due to the variation in the circuit are removed. A driving method for the removal will be described with reference to a timing chart of FIG.
【００２８】先ず、信号電圧をサンプルホールドするま
での動作（ｔ１〜ｔ６）について、図４の動作説明図を
参照しつつ説明する。First, the operation (t1 to t6) until the signal voltage is sampled and held will be described with reference to the operation explanatory diagram of FIG.
【００２９】水平ブランキング期間において、先ず、時
点ｔ１でサンプリングパルスφＶg-SHが“Ｈ”レベルに
なり、サンプリングスイッチ１５がオン状態となること
で、画素リセット前の明時の信号電圧Ｖｓｉｇｌがサン
プリングされる。このとき、リファレンスパルスφＶg-
Ref が“Ｈ”レベルにあり、リファレンススイッチ１９
がオン状態にあるため、負荷キャパシタ１６の出力側電
位はリファレンス電位Ｖ-Refにある。In the horizontal blanking period, first, at time t1, the sampling pulse φVg-SH goes to the “H” level, and the sampling switch 15 is turned on, so that the signal voltage Vsigl in the bright state before the pixel reset is sampled. Is done. At this time, the reference pulse φVg−
Ref is at “H” level and the reference switch 19
Is in the ON state, the output potential of the load capacitor 16 is at the reference potential V-Ref.
【００３０】次に、時点ｔ２において、サンプリングパ
ルスφＶg-SHが“Ｌ”レベルに遷移し、サンプリングス
イッチ１５がオフ状態となることにより、明時の信号電
圧Ｖｓｉｇｌが負荷キャパシタ１６にホールドされる。
この際、サンプリングスイッチ（ＳＨ Ｔｒ）１５のカ
ットオフ時のスイッチングに伴うノイズ成分Ｖαが負荷
キャパシタ１６に乗ってくる。Next, at time t2, the sampling pulse φVg-SH transits to the “L” level and the sampling switch 15 is turned off, so that the signal voltage Vsigl in the bright state is held by the load capacitor 16.
At this time, a noise component Vα accompanying the switching at the time of cutoff of the sampling switch (SH Tr) 15 is loaded on the load capacitor 16.
【００３１】次に、時点ｔ３において、リファレンスパ
ルスφＶg-Ref が“Ｌ”レベルに遷移し、これに応答し
てリファレンススイッチ１９がオフ状態となる。このと
き、サンプリングスイッチ１５がオフ状態にあることに
よって負荷キャパシタ１６の入力側がフローティング状
態にあるため、負荷キャパシタ１６にリファレンススイ
ッチ（Ｒｅｆ Ｔｒ）１９のカットオフ時のスイッチン
グに伴うノイズ成分Ｖβは乗ってこない。Next, at time t3, the reference pulse φVg-Ref changes to “L” level, and in response, the reference switch 19 is turned off. At this time, since the input side of the load capacitor 16 is in a floating state because the sampling switch 15 is in the off state, the noise component Vβ accompanying the switching at the time of cut-off of the reference switch (Ref Tr) 19 rides on the load capacitor 16. I don't come.
【００３２】次に、時点ｔ４でダミーリファレンスパル
スφＶg-dumy Refが“Ｈ”レベルとなり、ダミーリファ
レンススイッチ２０がオン状態となった後、時点ｔ５に
おいて、サンプリングパルスφＶg-SHが再び“Ｈ”レベ
ルになり、サンプリングスイッチ１５がオン状態となる
ことで、画素リセット後の暗時の信号電圧Ｖｓｉｇｄが
サンプリングされる。Next, at time t4, the dummy reference pulse φVg-dumy Ref goes to “H” level, and the dummy reference switch 20 is turned on. At time t5, the sampling pulse φVg-SH goes to “H” level again. And the sampling switch 15 is turned on, whereby the dark signal voltage Vsigd after the pixel reset is sampled.
【００３３】次に、時点ｔ６において、サンプリングパ
ルスφＶg-SHが“Ｌ”レベルに遷移し、サンプリングス
イッチ１５がオフ状態となることにより、暗時の信号電
圧Ｖｓｉｇｄがダミーキャパシタ１７にホールドされ
る。この際、サンプリングスイッチ１５の出力側にダミ
ーキャパシタ１７が接続されていることから、明時の信
号電圧Ｖｓｉｇｌをホールドした場合と同様に、ダミー
キャパシタ１７にサンプリングスイッチ１５のスイッチ
ングに伴うノイズ成分Ｖαが乗る。Next, at time t6, the sampling pulse φVg-SH transitions to the “L” level and the sampling switch 15 is turned off, so that the signal voltage Vsigd in the dark state is held by the dummy capacitor 17. At this time, since the dummy capacitor 17 is connected to the output side of the sampling switch 15, the noise component Vα due to the switching of the sampling switch 15 is added to the dummy capacitor 17 as in the case where the signal voltage Vsigl at the time of light is held. get on.
【００３４】このように、サンプリングスイッチ１５の
出力端に負荷キャパシタ１６およびダミーキャパシタ１
７の各入力側を接続し、これらキャパシタ１６，１７の
各出力側をリファレンススイッチ１９，２０によって適
宜基準電位線１８に接続するとともに、負荷キャパシタ
１６の出力側を垂直出力回路２１の入力端に接続し、上
述した手順で駆動することにより、負荷キャパシタ１６
の出力側には、（Ｖｓｉｇｄ−Ｖｓｉｇｌ＋Ｖ-Ref）と
いう相関二重サンプリングされた信号電圧が導出され
る。As described above, the output terminal of the sampling switch 15 is connected to the load capacitor 16 and the dummy capacitor 1.
7 and the output sides of these capacitors 16 and 17 are connected to the reference potential line 18 by reference switches 19 and 20 as appropriate, and the output side of the load capacitor 16 is connected to the input terminal of the vertical output circuit 21. By connecting and driving according to the procedure described above, the load capacitor 16
A correlated double-sampled signal voltage of (Vsigd-Vsigl + V-Ref) is derived at the output side of.
【００３５】すなわち、相関二重サンプリング動作を受
け持つ回路（負荷キャパシタ１６およびリファレンスス
イッチ１９）と対称な形でダミーの回路（ダミーキャパ
シタ１７およびダミーリファレンススイッチ２０）を設
け、相関二重サンプリングを行うとともに、明時の信号
電圧Ｖｓｉｇｌと暗時の信号電圧Ｖｓｉｇｄとを同一の
信号経路を経由して読み出すことにより、画素１１の特
性バラツキに起因する固定パターンノイズのみならず、
縦筋状の固定パターンノイズの一因となる回路の特性バ
ラツキ、即ちサンプリングスイッチ１５のスイッチング
に伴うノイズ成分が除去された信号電圧が得られる。That is, a dummy circuit (dummy capacitor 17 and dummy reference switch 20) is provided symmetrically to a circuit (load capacitor 16 and reference switch 19) that performs correlated double sampling operation, and performs correlated double sampling. By reading out the signal voltage Vsigl in the bright state and the signal voltage Vsigd in the dark state via the same signal path, not only the fixed pattern noise due to the characteristic variation of the pixel 11 but also
The signal voltage from which the characteristic variation of the circuit that contributes to the vertical streak fixed pattern noise, that is, the noise component accompanying the switching of the sampling switch 15 is removed is obtained.
【００３６】続いて、水平信号線２２に信号電圧を出力
する動作（ｔ７〜ｔ８）について説明する。Next, the operation of outputting a signal voltage to the horizontal signal line 22 (t7 to t8) will be described.
【００３７】水平有効期間において、水平走査回路２５
から順次水平走査パルスφＨ（…，φＨｎ，φＨｎ＋
１，…）が出力され、時点ｔ７である列の垂直出力回路
２１における水平選択スイッチ２４（図２を参照）がオ
ン状態となることにより、その列の信号電圧（Ｖｓｉｇ
ｄ−Ｖｓｉｇｌ＋Ｖ-Ref）が垂直出力回路２１を介して
水平信号線２２に読み出される。In the horizontal effective period, the horizontal scanning circuit 25
From the horizontal scanning pulse φH (..., ΦHn, φHn +
Are output and the horizontal selection switch 24 (see FIG. 2) in the vertical output circuit 21 of the column at the time point t7 is turned on, so that the signal voltage (Vsig of the column)
d-Vsigl + V-Ref) is read out to the horizontal signal line 22 via the vertical output circuit 21.
【００３８】次に、時点ｔ８において、リファレンスパ
ルスφＶg-Ref が“Ｈ”レベルとなり、リファレンスス
イッチ１９がオン状態となることにより、リファレンス
電位Ｖ-Refが垂直出力回路２１を介して水平信号線２２
に読み出される。このとき、ダミーリファレンスパルス
φＶg-dumy Refは“Ｌ”レベルに遷移する。ただし、ダ
ミーリファレンスパルスφＶg-dumy Refが、図３に破線
で示すように、そのまま“Ｈ”レベルを維持するように
しても構わない。Next, at time t8, the reference pulse φVg-Ref goes to “H” level and the reference switch 19 is turned on, so that the reference potential V-Ref is supplied to the horizontal signal line 22 via the vertical output circuit 21.
Is read out. At this time, the dummy reference pulse φVg-dumy Ref transitions to “L” level. However, the dummy reference pulse φVg-dumy Ref may maintain the “H” level as shown by the broken line in FIG.
【００３９】このようにして水平信号線２２に順次読み
出された信号電圧（Ｖｓｉｇｄ−Ｖｓｉｇｌ＋Ｖ-Ref）
とリファレンス電位Ｖ-Refには、垂直出力回路２１を通
過する際に、ソースフォロワ回路２３（図２を参照）の
オフセットバラツキや水平選択スイッチ２４のスイッチ
ングに伴うノイズ成分が乗り、これらに列間でバラツキ
があると、縦筋状の固定パターンノイズとなる。The signal voltage (Vsigd-Vsigl + V-Ref) sequentially read out to the horizontal signal line 22 in this manner.
When passing through the vertical output circuit 21, the offset variation of the source follower circuit 23 (see FIG. 2) and the noise component accompanying the switching of the horizontal selection switch 24 are superimposed on the reference potential V-Ref. , A fixed pattern noise having a vertical streak shape is generated.
【００４０】ところが、水平信号線２２に順次読み出さ
れた信号電圧（Ｖｓｉｇｄ−Ｖｓｉｇｌ＋Ｖ-Ref）とリ
ファレンス電位Ｖ-Refとは、時間軸上において列単位で
相前後して水平信号線２２によって伝送され、水平出力
回路２６を経た後、ＣＤＳ回路２７において相関二重サ
ンプリングが行われ、その差分がとられる。これによ
り、縦筋状の固定パターンノイズの一因となる垂直出力
回路２１における列間の回路の特性バラツキを除くこと
ができる。However, the signal voltage (Vsigd-Vsigl + V-Ref) and the reference potential V-Ref sequentially read out to the horizontal signal line 22 are transmitted by the horizontal signal line 22 before and after each other in column units on the time axis. After passing through the horizontal output circuit 26, correlated double sampling is performed in the CDS circuit 27, and the difference is obtained. As a result, it is possible to eliminate the characteristic variation of the circuit between columns in the vertical output circuit 21 which causes the vertical streak fixed pattern noise.
【００４１】以上により、画素１１の特性バラツキに起
因する固定パターンノイズのみならず、サンプリングス
イッチ１５のスイッチングに伴うノイズ成分や、ソース
フォロワ回路２３（図２を参照）のオフセットバラツキ
や、水平選択スイッチ２４のスイッチングに伴うノイズ
成分などの回路の特性バラツキに起因する縦筋状の固定
パターンノイズが除去された信号が得られる。As described above, in addition to the fixed pattern noise caused by the characteristic variation of the pixel 11, the noise component accompanying the switching of the sampling switch 15, the offset variation of the source follower circuit 23 (see FIG. 2), the horizontal selection switch A signal from which vertical streak-like fixed pattern noise caused by variation in circuit characteristics such as a noise component accompanying the switching of 24 is obtained is obtained.
【００４２】また、従来の増幅型固体撮像装置では、画
素リセット前の明時の信号電圧Ｖｓｉｇｌと画素リセッ
ト後の暗時の信号電圧Ｖｓｉｇｄとが、時間軸上におい
て列単位で相前後して伝送されるようになっていること
から、明時の信号電圧Ｖｓｉｇｌと暗時の信号電圧Ｖｓ
ｉｇｄの間に時間マージンを確保する必要があり、その
結果水平走査回路や後段のＣＤＳ回路におけるクロック
の位相マージンを十分に確保できなかった。In the conventional amplification type solid-state imaging device, the signal voltage Vsigl at the time of light before pixel reset and the signal voltage Vsigd at the time of darkness after pixel reset are sequentially transmitted on a time axis in column units. The signal voltage Vsigl at the time of light and the signal voltage Vsg at the time of darkness
It is necessary to secure a time margin during igd, and as a result, it is not possible to secure a sufficient clock phase margin in the horizontal scanning circuit and the subsequent CDS circuit.
【００４３】これに対し、本発明に係る増幅型固体撮像
装置では、時間軸上において列単位で信号電圧（Ｖｓｉ
ｇｄ−Ｖｓｉｇｌ＋Ｖ-Ref）に後続するのはリファレン
ス電位Ｖ-Refであることから、信号電圧（Ｖｓｉｇｄ−
Ｖｓｉｇｌ＋Ｖ-Ref）を読み出したら、引き続きリファ
レンス電位Ｖ-Refを読み出すことができる、即ち信号電
圧（Ｖｓｉｇｄ−Ｖｓｉｇｌ＋Ｖ-Ref）とリファレンス
電位Ｖ-Refの間に時間マージンを持たせる必要がないた
め、従来装置に比べて水平走査回路２５や後段のＣＤＳ
回路２７におけるクロックの位相マージンを十分に確保
できるという利点もある。On the other hand, in the amplification type solid-state imaging device according to the present invention, the signal voltage (Vsi
gd-Vsigl + V-Ref) follows the reference voltage V-Ref, so that the signal voltage (Vsigd-Vsigl + V-Ref)
After reading (Vsigl + V-Ref), the reference potential V-Ref can be read continuously. That is, there is no need to provide a time margin between the signal voltage (Vsigd-Vsigl + V-Ref) and the reference potential V-Ref. Horizontal scanning circuit 25 and subsequent CDS
There is also an advantage that the phase margin of the clock in the circuit 27 can be sufficiently secured.
【００４４】図５は、本発明の他の実施形態を示す概略
構成図であり、図中、図１と同等部分には同一符号を付
して示してある。FIG. 5 is a schematic diagram showing another embodiment of the present invention. In FIG. 5, the same parts as those in FIG. 1 are denoted by the same reference numerals.
【００４５】先の実施形態では、各列のリファレンスス
イッチ１９に対してリファレンスパルスφＶg-Ref を共
通に与える構成としていたのに対し、本実施形態では、
各列のリファレンススイッチ１９に対して各列ごとに異
なるリファレンスパルスφＶg-Ref （…，φＶg-Ref
(n)，φＶg-Ref(n+1)，…）を与える構成となってい
る。このリファレンスパルスφＶg-Ref （…，φＶg-Re
f(n)，φＶg-Ref(n+1)，…）は、例えば水平走査回路２
５から出力される。In the above embodiment, the reference pulse φVg-Ref is commonly applied to the reference switches 19 in each column. On the other hand, in this embodiment,
A reference pulse φVg-Ref (..., ΦVg-Ref) different for each column with respect to the reference switch 19 of each column.
(n), φVg-Ref (n + 1),...). This reference pulse φVg-Ref (…, φVg-Re
f (n), φVg-Ref (n + 1),...)
5 is output.
【００４６】この他の実施形態の動作説明のためのタイ
ミングチャートを図６に示す。このタイミングチャート
において、時点ｔ１〜時点ｔ６までの動作、即ち信号電
圧をサンプルホールドするまでの動作については、先の
実施形態の場合と全く同じであり、その説明については
重複するので省略し、水平信号線２２に信号電圧を出力
する場合の動作について以下に説明する。FIG. 6 is a timing chart for explaining the operation of the other embodiment. In this timing chart, the operation from time t1 to time t6, that is, the operation until the signal voltage is sampled and held, is exactly the same as that of the previous embodiment, and the description thereof will not be repeated and will be omitted. The operation when a signal voltage is output to the signal line 22 will be described below.
【００４７】水平有効期間において、水平走査回路２５
から順次水平走査パルスφＨ（…，φＨｎ，φＨｎ＋
１，…）が出力され、時点ｔ７でｎ列の垂直出力回路２
１における水平選択スイッチ２４（図２を参照）がオン
状態となることにより、ｎ列の信号電圧（Ｖｓｉｇｄ−
Ｖｓｉｇｌ＋Ｖ-Ref）が垂直出力回路２１を介して水平
信号線２２に読み出される。In the horizontal effective period, the horizontal scanning circuit 25
From the horizontal scanning pulse φH (..., ΦHn, φHn +
,...) Are output, and at time t7, the vertical output circuit 2 of n columns is output.
1 by turning on the horizontal selection switch 24 (see FIG. 2), the signal voltage (Vsigd−
Vsigl + V-Ref) is read out to the horizontal signal line 22 via the vertical output circuit 21.
【００４８】次に、時点ｔ８において、ｎ列のリファレ
ンスパルスφＶg-Ref(n)が“Ｈ”レベルとなり、ｎ列の
リファレンススイッチ１９がオン状態となることによ
り、リファレンス電位Ｖ-Refがｎ列の垂直出力回路２１
を介して水平信号線２２に読み出される。このとき、ダ
ミーリファレンスパルスφＶg-dumy Refは“Ｈ”レベル
でも“Ｌ”レベルでも構わないが、本例では無駄のない
ようにそのまま“Ｈ”レベルを維持するものとする。Next, at time t8, the reference pulse φVg-Ref (n) in the n-th column goes to the “H” level and the reference switch 19 in the n-th column is turned on, so that the reference potential V-Ref becomes n-th. Vertical output circuit 21
Is read out to the horizontal signal line 22 via the. At this time, the dummy reference pulse φVg-dumy Ref may be at the “H” level or the “L” level, but in this example, the “H” level is maintained without waste.
【００４９】次に、時点ｔ９において、ｎ列の水平走査
パルスφＨｎが消滅し、ｎ＋１列の水平走査パルスφＨ
ｎ＋１が発生すると、ｎ＋１列の水平選択スイッチ２４
がオン状態となり、ｎ＋１列の信号電圧（Ｖｓｉｇｄ−
Ｖｓｉｇｌ＋Ｖ-Ref）が垂直出力回路２１を介して水平
信号線２２に読み出される。続いて、ｎ＋１列のリファ
レンスパルスφＶg-Ref(n+1)が“Ｈ”レベルとなり、ｎ
＋１列のリファレンススイッチ１９がオン状態となるこ
とにより、リファレンス電位Ｖ-Refがｎ＋１列の垂直出
力回路２１を介して水平信号線２２に読み出される。Next, at time t9, the horizontal scanning pulse φHn in the n-th column disappears and the horizontal scanning pulse φH in the n + 1-th column.
When n + 1 occurs, the horizontal selection switches 24 in the n + 1 column
Are turned on, and the signal voltages (Vsigd−
Vsigl + V-Ref) is read out to the horizontal signal line 22 via the vertical output circuit 21. Subsequently, the reference pulse φVg-Ref (n + 1) in the (n + 1) th column becomes “H” level, and n
When the reference switch 19 in the +1 column is turned on, the reference potential V-Ref is read out to the horizontal signal line 22 via the vertical output circuit 21 in the n + 1 column.
【００５０】以降、順に同様の動作が１ライン分に亘っ
て行われる。このようにして水平信号線２２に順次読み
出された信号電圧（Ｖｓｉｇｄ−Ｖｓｉｇｌ＋Ｖ-Ref）
とリファレンス電位Ｖ-Refとは、時間軸上において列単
位で相前後して水平信号線２２によって伝送され、水平
出力回路２６を経てＣＤＳ回路２７に供給される。そし
て、ＣＤＳ回路２７において、相関二重サンプリングが
行われ、その差分がとられる。Thereafter, similar operations are sequentially performed for one line. The signal voltage (Vsigd-Vsigl + V-Ref) sequentially read to the horizontal signal line 22 in this manner.
The reference potential V-Ref and the reference potential V-Ref are transmitted by the horizontal signal line 22 before and after each other in column units on the time axis, and are supplied to the CDS circuit 27 via the horizontal output circuit 26. In the CDS circuit 27, correlated double sampling is performed, and the difference is obtained.
【００５１】以上により、先の実施形態の場合と同様
に、画素１１の特性バラツキに起因する固定パターンノ
イズのみならず、サンプリングスイッチ１５のスイッチ
ングに伴うノイズ成分や、ソースフォロワ回路２３のオ
フセットバラツキや、水平選択スイッチ２４のスイッチ
ングに伴うノイズ成分などの回路の特性バラツキに起因
する縦筋状の固定パターンノイズが除去された信号が得
られる。As described above, similarly to the case of the previous embodiment, not only the fixed pattern noise caused by the characteristic variation of the pixel 11, but also the noise component accompanying the switching of the sampling switch 15, the offset variation of the source follower circuit 23, and the like. Thus, a signal from which vertical streak-like fixed pattern noise caused by variations in circuit characteristics such as noise components due to switching of the horizontal selection switch 24 is obtained.
【００５２】なお、上記各実施形態では、画素１１から
信号が電圧として出力される場合としたが、この例とし
て、ＢＣＭＤやＣＭＤをドライブトランジスタとして用
いてソースフォロワ回路を組んだ場合や、そのソースフ
ォロワ回路の抵抗を容量に置き換えて容量負荷読み出し
動作を行った場合などがある。In each of the above embodiments, a case is described in which a signal is output from the pixel 11 as a voltage. However, as an example, when a source follower circuit is formed using BCMD or CMD as a drive transistor, There is a case where a capacitive load read operation is performed by replacing the resistance of the follower circuit with a capacitance.
【００５３】容量負荷読み出し動作の場合には、負荷キ
ャパシタ１６やダミーキャパシタ１７をそれぞれ明時の
読み出し時と暗時の読み出し時の負荷として利用する。
ただし、容量負荷動作の場合、本発明の回路に明時や暗
時の信号を読み出す直前に、垂直信号線１３を一定電位
にリセットする手段（トランジスタなど）の付加が必要
になる。In the case of the capacitive load read operation, the load capacitor 16 and the dummy capacitor 17 are used as a load at the time of reading at the time of light and at the time of reading at the time of dark, respectively.
However, in the case of the capacitive load operation, it is necessary to add a means (such as a transistor) for resetting the vertical signal line 13 to a constant potential in the circuit of the present invention immediately before reading a signal at the time of light or dark.
【００５４】[0054]
【発明の効果】以上説明したように、本発明によれば、
各画素から水平信号線に明時の信号電圧と暗時の信号電
圧とを読み出す回路において、両信号電圧の読み出し経
路を同一にしたことにより、画素の特性バラツキに起因
する固定パターンノイズのみならず、回路の特性バラツ
キに起因する縦筋状の固定パターンノイズをも抑圧する
ことが可能となる。As described above, according to the present invention,
In the circuit that reads the signal voltage at the time of light and the signal voltage at the time of dark from each pixel to the horizontal signal line, the same readout path for both signal voltages allows not only fixed pattern noise due to the characteristic variation of the pixel but also In addition, it is possible to suppress the vertical stripe-shaped fixed pattern noise caused by the variation in circuit characteristics.
【図１】本発明の一実施形態を示す概略構成図である。FIG. 1 is a schematic configuration diagram showing an embodiment of the present invention.
【図２】垂直出力回路の構成の一例を示す回路図であ
る。FIG. 2 is a circuit diagram illustrating an example of a configuration of a vertical output circuit.
【図３】本発明の一実施形態の動作説明のためのタイミ
ングチャートである。FIG. 3 is a timing chart for explaining the operation of one embodiment of the present invention.
【図４】本発明の一実施形態の動作説明図である。FIG. 4 is an operation explanatory diagram of one embodiment of the present invention.
【図５】本発明の他の実施形態を示す概略構成図であ
る。FIG. 5 is a schematic configuration diagram showing another embodiment of the present invention.
【図６】本発明の他の実施形態の動作説明のためのタイ
ミングチャートである。FIG. 6 is a timing chart for explaining the operation of another embodiment of the present invention.
【図７】従来例を示す概略構成図である。FIG. 7 is a schematic configuration diagram showing a conventional example.
１１ 画素 １３ 垂直信号線 １４ 垂直走査回
路 １５ サンプリングスイッチ １６ 負荷キャパシタ １７ ダミーキャパシタ １８ 基準電位線 １９ リファレンススイッチ ２０ ダミーリファレ
ンススイッチ ２１ 垂直出力回路 ２２ 水平信号線 ２３ ソ
ースフォロワ回路 ２４ 水平選択スイッチ ２５ 水平走査回路 ２
６ 水平出力回路 ２７ ＣＤＳ回路Reference Signs List 11 pixel 13 vertical signal line 14 vertical scanning circuit 15 sampling switch 16 load capacitor 17 dummy capacitor 18 reference potential line 19 reference switch 20 dummy reference switch 21 vertical output circuit 22 horizontal signal line 23 source follower circuit 24 horizontal selection switch 25 horizontal scanning circuit 2
6 Horizontal output circuit 27 CDS circuit
Claims (5)
号線に一端が接続された第１のスイッチ手段と、 前記第１のスイッチ手段の他端に各一端が共通に接続さ
れた第１，第２の蓄積手段と、 前記第１，第２の蓄積手段の各他端と基準電位点との間
にそれぞれ接続された第２，第３のスイッチ手段と、 前記第１の蓄積手段の他端と水平信号線との間に接続さ
れた水平選択スイッチを含む垂直出力回路とを各列ごと
に備えたことを特徴とする固体撮像装置。1. A plurality of pixels arranged in a matrix, a first switch means having one end connected to a vertical signal line connected to each output end of the plurality of pixels in a column unit, and First and second storage means, one ends of which are commonly connected to the other end of the switch means, and the other end of each of the first and second storage means and a reference potential point, respectively. A second switch unit; and a vertical output circuit including a horizontal selection switch connected between the other end of the first storage unit and a horizontal signal line, for each column. Solid-state imaging device.
段の他端に入力端が接続されたソースフォロワ回路と、
前記ソースフォロワ回路の出力端と前記水平信号線との
間に接続された水平選択スイッチとからなることを特徴
とする請求項１記載の固体撮像装置。2. The vertical output circuit comprises: a source follower circuit having an input terminal connected to the other end of the first storage means;
2. The solid-state imaging device according to claim 1, further comprising a horizontal selection switch connected between an output terminal of said source follower circuit and said horizontal signal line.
線に順に読み出される２つの信号の差分をとる回路を有
することを特徴とする請求項１記載の固体撮像装置。3. The solid-state imaging device according to claim 1, further comprising a circuit for calculating a difference between two signals sequentially read out to said horizontal signal line via said vertical output circuit.
複数の画素の各出力端が列単位で接続された垂直信号線
に一端が接続された第１のスイッチ手段と、前記第１の
スイッチ手段の他端に各一端が共通に接続された第１，
第２の蓄積手段と、前記第１，第２の蓄積手段の各他端
と基準電位点との間にそれぞれ接続された第２，第３の
スイッチ手段と、前記第１の蓄積手段の他端と水平信号
線との間に接続された水平選択スイッチを含む垂直出力
回路とを各列ごとに備えた固体撮像装置の駆動方法であ
って、 水平ブランキング期間において、先ず、前記第２のスイ
ッチ手段のオン状態で前記第１のスイッチ手段をオンさ
せて明時の信号をサンプリングし、続いて前記第１のス
イッチ手段をオフさせて前記明時の信号を前記第１の蓄
電手段にホールドし、 次に前記第２のスイッチ手段をオフさせ、続いてオフ状
態にある前記第３のスイッチ手段をオンさせ、 次に前記第１のスイッチ手段を再びオンさせて暗時の信
号をサンプリングし、前記第１のスイッチ手段を再びオ
フさせて前記暗時の信号を前記第２の蓄電手段にホール
ドし、 次いで水平有効期間において、前記水平選択スイッチを
オンさせて前記第１の蓄電手段の出力側の電圧を前記水
平信号線に読み出し、続いて前記第２のスイッチ手段を
オンさせて基準電位を前記水平信号線に読み出すことを
特徴とする固体撮像装置の駆動方法。4. A plurality of pixels arranged in a matrix, a first switch means having one end connected to a vertical signal line to which output terminals of the plurality of pixels are connected in column units, and The first and the second ends of which are commonly connected to the other end of the switch means.
A second storage unit, second and third switch units respectively connected between the other ends of the first and second storage units and a reference potential point, and a second storage unit. A method for driving a solid-state imaging device comprising, for each column, a vertical output circuit including a horizontal selection switch connected between an end and a horizontal signal line, wherein during a horizontal blanking period, the second When the first switch means is turned on and the first switch means is turned on, a signal at the time of light is sampled. Subsequently, the first switch means is turned off and the signal at the time of light is held at the first power storage means. Then, the second switch means is turned off, then the third switch means in the off state is turned on, and then the first switch means is turned on again to sample a dark signal. And resetting the first switch means. Turn off to hold the dark signal in the second power storage means, and then, during a horizontal effective period, turn on the horizontal selection switch and apply the output voltage of the first power storage means to the horizontal signal line. A method for driving a solid-state imaging device, comprising: reading out data; and then turning on the second switch means to read out a reference potential to the horizontal signal line.
後して伝送される前記第１の蓄電手段の出力側の電圧と
前記基準電位との差分をとることを特徴とする請求項４
記載の固体撮像装置の駆動方法。5. The method according to claim 4, wherein a difference between a voltage on the output side of the first power storage means and transmitted on the time axis by the horizontal signal line and the reference potential is obtained.
The driving method of the solid-state imaging device according to the above.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
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