JPH0722869A - Operational amplifier circuit - Google Patents
Operational amplifier circuitInfo
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- JPH0722869A JPH0722869A JP16494493A JP16494493A JPH0722869A JP H0722869 A JPH0722869 A JP H0722869A JP 16494493 A JP16494493 A JP 16494493A JP 16494493 A JP16494493 A JP 16494493A JP H0722869 A JPH0722869 A JP H0722869A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、入力電圧を所定の増幅
度で増幅する演算増幅回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operational amplifier circuit for amplifying an input voltage with a predetermined amplification degree.
【０００２】[0002]
【従来の技術】従来、演算増幅回路は入出力特性を、入
力零の時に出力零とする場合は、演算増幅器のオフセッ
ト調整として必要に応じて、演算増幅器のオフセット調
整端子に可変抵抗を接続し調整するかまたは、正側電源
電圧と負側電源電圧間に可変抵抗を接続し、抵抗分圧に
より所定の電圧を演算増幅器に入力させていた。また、
入力零の時に出力に所定の直流バイアスを出力させる場
合には、所定の基準電圧を可変抵抗を介して演算増幅器
に入力させることにより、バイアス調整を実施してい
た。2. Description of the Related Art Conventionally, when an input / output characteristic of an operational amplifier circuit is set to zero when the input is zero, a variable resistor is connected to the offset adjustment terminal of the operational amplifier as necessary for offset adjustment of the operational amplifier. The variable resistor is adjusted or a variable resistor is connected between the positive power supply voltage and the negative power supply voltage, and a predetermined voltage is input to the operational amplifier by resistance voltage division. Also,
In the case of outputting a predetermined DC bias to the output when the input is zero, the bias is adjusted by inputting a predetermined reference voltage to the operational amplifier via the variable resistor.
【０００３】[0003]
【発明が解決しようとする課題】上記した従来技術によ
れば、演算増幅回路の入出力特性を、入力零の時に出力
零とさせる場合と、入力零の時に出力に所定の直流バイ
アスを出力させる場合で、回路を共通とすることができ
なかった。According to the above-mentioned prior art, the input / output characteristic of the operational amplifier circuit is set to output zero when the input is zero, and a predetermined DC bias is output to the output when the input is zero. In some cases, the circuit could not be common.
【０００４】さらに、直流バイアスを出力させる場合に
は、正バイアスと負バイアスを出力させる場合で回路を
共通とさせることができなかった。本発明は、上記の課
題を解決すべく成されたものであり、演算増幅回路の入
出力特性を入力零の時に出力零とする場合と、入力零の
時に出力に所定のバイアスを出力させる場合で、回路を
共通化させることを目的とする。Further, when outputting a DC bias, the circuit could not be made common to the case where a positive bias and a negative bias are output. The present invention has been made to solve the above-mentioned problems, and a case where the input / output characteristics of an operational amplifier circuit are output zero when the input is zero, and a case where a predetermined bias is output to the output when the input is zero. The purpose is to make the circuit common.
【０００５】[0005]
【課題を解決するための手段】本発明を図１に示す構成
図を用いて説明する。入力電圧Ａとレベル制御される直
流電圧Ｂを入力とし、出力電圧Ｃを出力する加算増幅回
路１と、所定の正側直流電圧Ｄを抵抗２を介し、さらに
この抵抗２を介し供給される電圧を所定の負側直流電圧
Ｅを基準に所定の比で分圧する抵抗３、可変抵抗４と、
この分圧された電圧を基準電圧５と比較するコンパレー
タ６と、このコンパレータ６の出力端子から抵抗７を介
して接続されるトランジスタ８を具備し、抵抗２を介し
て供給される電圧をトランジスタ８により制御させ、レ
ベル制御される直流電圧Ｂとさせるよう構成した演算増
幅回路である。The present invention will be described with reference to the block diagram shown in FIG. Input voltage A and DC voltage B whose level is controlled are input, and a summing amplifier circuit 1 that outputs output voltage C and a predetermined positive side DC voltage D are supplied through resistor 2 and further through this resistor 2. A resistor 3 and a variable resistor 4, which divide the voltage at a predetermined ratio based on a predetermined negative DC voltage E,
A comparator 6 for comparing the divided voltage with a reference voltage 5 and a transistor 8 connected from the output terminal of the comparator 6 via a resistor 7 are provided, and the voltage supplied via the resistor 2 is supplied to the transistor 8 The operational amplifier circuit is configured so as to be controlled by the above, and to be a level-controlled DC voltage B.
【０００６】[0006]
【作用】加算増幅回路１は、入力電圧Ａとレベル制御さ
れる直流電圧Ｂを加算増幅し、この加算増幅された電圧
を出力電圧Ｃとして出力する回路であり、レベル制御さ
れる直流電圧Ｂは、所定の正側直流電圧Ｄを抵抗２を介
して供給される電圧であり、さらにこの電圧は、この電
圧を抵抗３、可変抵抗４により所定の負側直流電圧Ｅを
基準に所定の比で分圧し、この分圧された電圧と基準電
圧５をコンパレータ６により比較し、このコンパレータ
６の出力により抵抗７を介してトランジスタ８をＯＮ／
ＯＦＦ制御させることによりレベル制御される。The adding and amplifying circuit 1 is a circuit for adding and amplifying the input voltage A and the level-controlled DC voltage B and outputting the added and amplified voltage as the output voltage C. The level-controlled DC voltage B is , A predetermined positive side DC voltage D is a voltage which is supplied through the resistor 2, and this voltage is a predetermined ratio based on the predetermined negative side DC voltage E by the resistor 3 and the variable resistor 4. The voltage is divided, the divided voltage is compared with the reference voltage 5 by the comparator 6, and the output of the comparator 6 turns on / off the transistor 8 via the resistor 7.
The level is controlled by performing the OFF control.
【０００７】ここで、レベル制御される直流電圧Ｂを抵
抗３、可変抵抗４により分圧した電圧が基準電圧５より
高い場合には、コンパレータ６の出力を高レベルとさせ
て、トランジスタ８をＯＮ制御させることにより、レベ
ル制御させる直流電圧Ｂを低下させる。When the voltage obtained by dividing the level-controlled DC voltage B by the resistor 3 and the variable resistor 4 is higher than the reference voltage 5, the output of the comparator 6 is set to a high level and the transistor 8 is turned on. By controlling the level, the DC voltage B for level control is lowered.
【０００８】次に、レベル制御される直流電圧Ｂを抵抗
３、可変抵抗４により分圧した電圧が、基準電圧５より
低い場合には、コンパレータ６の出力を低レベルとさせ
て、トランジスタ８をＯＦＦ制御させることにより、レ
ベル制御される直流電圧Ｂを上昇させる。Next, when the voltage obtained by dividing the level-controlled DC voltage B by the resistor 3 and the variable resistor 4 is lower than the reference voltage 5, the output of the comparator 6 is set to a low level and the transistor 8 is turned on. By performing the OFF control, the level-controlled DC voltage B is increased.
【０００９】この結果、レベル制御される直流電圧Ｂ
は、抵抗３、可変抵抗４により分圧される電圧が基準電
圧５と一致するようにレベル制御される。ここで可変抵
抗４を可変することにより、基準電圧５と比較する可変
抵抗４の両端電圧が変化する為、レベル制御される直流
電圧Ｂの電圧レベルを可変することができる。このレベ
ル制御された直流電圧Ｂと入力電圧Ａは、加算増幅回路
１により加算増幅され出力電圧Ｃとして出力される。As a result, the level-controlled DC voltage B
Is controlled in level so that the voltage divided by the resistor 3 and the variable resistor 4 matches the reference voltage 5. By changing the variable resistor 4 here, the voltage across the variable resistor 4 to be compared with the reference voltage 5 changes, so that the voltage level of the DC voltage B whose level is controlled can be changed. The level-controlled DC voltage B and the input voltage A are additively amplified by the additive amplifier circuit 1 and output as an output voltage C.
【００１０】[0010]
【実施例】本発明の一実施例を図２に示す構成図を用い
て説明する。入力電圧Ａとレベル制御される直流電圧Ｂ
を入力とし、出力電圧Ｃを出力する加算増幅回路１の内
部を、入力電圧Ａは抵抗１−１、レベル制御される直流
電圧Ｂは抵抗１−２を介して、それぞれ演算増幅器１−
４の反転入力端子に入力し、演算増幅器１−４の非反転
入力端子を零電位に接続し、演算増幅器１−４の反転入
力端子と演算増幅器１−４の出力端子間に抵抗１−３を
接続し、演算増幅器１−４の出力端子より出力電圧Ｃを
出力させるよう構成し、所定の正側直流電圧Ｄを抵抗２
に接続し、この抵抗２の逆側を抵抗３、トランジスタ８
のコレクタ端子及びレベル制御される直流電圧Ｂとして
抵抗１−２に接続し、抵抗３の逆側を可変抵抗４とコン
パレータ６の非反転入力端子に接続し、可変抵抗４の逆
側を所定の負側直流電圧Ｅに接続させる。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to the configuration diagram shown in FIG. Input voltage A and DC voltage B whose level is controlled
, The input voltage A through the resistor 1-1 and the level-controlled DC voltage B through the resistor 1-2.
4 to the inverting input terminal of the operational amplifier 1-4, the non-inverting input terminal of the operational amplifier 1-4 is connected to the zero potential, and the resistor 1-3 is provided between the inverting input terminal of the operational amplifier 1-4 and the output terminal of the operational amplifier 1-4. Is connected to the output terminal of the operational amplifier 1-4 to output the output voltage C, and a predetermined positive side DC voltage D is applied to the resistor 2
And the opposite side of this resistor 2 to the resistor 3 and the transistor 8
Of the variable resistor 4 and the non-inverting input terminal of the comparator 6, and the opposite side of the variable resistor 4 is connected to the resistor 1-2 as the DC voltage B whose level is controlled. Connect to the negative DC voltage E.
【００１１】コンパレータ６の反転入力端子に、所定の
負側直流電圧Ｅを基準とした基準電圧５を入力させ、コ
ンパレータ６の出力端子に抵抗７を接続し、この抵抗７
の逆側をトランジスタ８のベース端子に接続し、このト
ランジスタ８のエミッタ端子を、所定の負側直流電圧Ｅ
に接続するように構成した演算増幅回路である。A reference voltage 5 based on a predetermined negative DC voltage E is input to the inverting input terminal of the comparator 6, a resistor 7 is connected to the output terminal of the comparator 6, and this resistor 7
Is connected to the base terminal of the transistor 8 and the emitter terminal of the transistor 8 is connected to a predetermined negative DC voltage E
Is an operational amplifier circuit configured to be connected to.
【００１２】次に、本実施例の回路の作用を説明する。
加算増幅回路１は、入力電圧Ａとレベル制御される直流
電圧Ｂを加算増幅し、この加算増幅された電圧を出力電
圧Ｃとして出力する回路であり、レベル制御される直流
電圧Ｂは、所定の正側直流電圧Ｄを抵抗２を介して供給
される電圧であり、さらにこの電圧は、この電圧を抵抗
３、可変抵抗４により所定の負側直流電圧Ｅを基準に所
定の比で分圧し、この分圧された電圧と基準電圧５をコ
ンパレータ６により比較し、このコンパレータ６の出力
により抵抗７を介してトランジスタ８を０Ｎ／ＯＦＦ制
御させることによりレベル制御される。Next, the operation of the circuit of this embodiment will be described.
The summing amplifier circuit 1 is a circuit that sums and amplifies the input voltage A and the level-controlled DC voltage B, and outputs the voltage thus summed and amplified as an output voltage C. The level-controlled DC voltage B is a predetermined value. The positive side DC voltage D is a voltage supplied through the resistor 2, and this voltage is divided by the resistor 3 and the variable resistor 4 at a predetermined ratio based on a predetermined negative side DC voltage E, The divided voltage and the reference voltage 5 are compared by the comparator 6, and the output of the comparator 6 controls the transistor 8 to 0N / OFF via the resistor 7, whereby the level is controlled.
【００１３】ここで、レベル制御される直流電圧Ｂを抵
抗３、可変抵抗４により分圧した電圧が、基準電圧５よ
り高い場合には、コンパレータ６の出力を高レベルとさ
せて、トランジスタ８をＯＮ制御させることにより、レ
ベル制御させる直流電圧Ｂを低下させる。If the voltage obtained by dividing the level-controlled DC voltage B by the resistor 3 and the variable resistor 4 is higher than the reference voltage 5, the output of the comparator 6 is set to a high level and the transistor 8 is turned on. By performing ON control, the DC voltage B for level control is lowered.
【００１４】次に、レベル制御される直流電圧Ｂを抵抗
３、可変抵抗４により分圧した電圧が、基準電圧５より
低い場合には、コンパレータ６の出力を低レベルとさせ
て、トランジスタ８をＯＦＦ制御させることにより、レ
ベル制御される直流電圧Ｂを上昇させる。Next, when the voltage obtained by dividing the level-controlled DC voltage B by the resistor 3 and the variable resistor 4 is lower than the reference voltage 5, the output of the comparator 6 is set to a low level and the transistor 8 is turned on. By performing the OFF control, the level-controlled DC voltage B is increased.
【００１５】この結果、レベル制御される直流電圧Ｂ
は、抵抗３、可変抵抗４により分圧される電圧が基準電
圧５と一致するようにレベル制御される。ここで可変抵
抗４を可変することより、基準電圧５と比較する可変抵
抗４の両端電圧が変化する為、レベル制御される直流電
圧Ｂの電圧レベルを可変することができる。As a result, the level-controlled DC voltage B
Is controlled in level so that the voltage divided by the resistor 3 and the variable resistor 4 matches the reference voltage 5. By changing the variable resistor 4 here, the voltage across the variable resistor 4 to be compared with the reference voltage 5 changes, so that the voltage level of the DC voltage B whose level is controlled can be changed.
【００１６】ここで、所定の正側直流電圧ＤをＶP 、所
定の負側直流電圧ＥをＶN 、基準電圧５をＶref とし抵
抗２をＲ２、抵抗３をＲ３、可変抵抗４をＶＲとした場
合、レベル制御される直流電圧ＢをＶB とするとＶB は
下記式で表される。When a predetermined positive DC voltage D is VP, a predetermined negative DC voltage E is VN, a reference voltage 5 is Vref, a resistor 2 is R2, a resistor 3 is R3, and a variable resistor 4 is VR. , Where VB is the level-controlled DC voltage B, VB is expressed by the following equation.
【００１７】[0017]
【数１】 ＶB ＝（Ｖref ／ＶＲ）・（Ｒ３＋ＶＲ）＋ＶN ここで、Ｒ３＜＜ＶＲとした場合、ＶB はＶref ＋ＶN
となり最小値となる。また、Ｖref ＝（ＶP −ＶN ）／
（Ｒ２＋Ｒ３＋ＶＲ）・ＶＲとなった場合、ＶB ＝ＶP
−（ＶP −ＶN ）／（Ｒ２＋Ｒ３＋ＶＲ）・Ｒ２で最大
値となる。## EQU1 ## VB = (Vref / VR) .multidot. (R3 + VR) + VN Here, when R3 << VR, VB is Vref + VN
And becomes the minimum value. Also, Vref = (VP-VN) /
When (R2 + R3 + VR) · VR, VB = VP
The maximum value is-(VP-VN) / (R2 + R3 + VR) .R2.
【００１８】例えば、ＶP ＝15Ｖ，ＶN ＝−15Ｖ，Ｖre
f ＝１Ｖ，Ｒ２＝１ＫΩ，Ｒ３＝10ＫΩとすると、ＶB
の電圧値はＶＲにより、図３に示すように変化させるこ
とが出来る。ＶB の可変範囲は、−１４．００Ｖ〜１
２．３６Ｖである。For example, VP = 15V, VN = -15V, Vre
If f = 1V, R2 = 1KΩ, R3 = 10KΩ, VB
The voltage value of can be changed by VR as shown in FIG. The variable range of VB is -14.00V to 1
It is 2.36V.
【００１９】このレベル制御される直流電圧Ｂと入力電
圧Ａは、加算増幅回路１により加算増幅され出力電圧Ｃ
として出力される。入力電圧Ａは、抵抗１−１と抵抗１
−３で定まる増幅度で増幅され、レベル制御される直流
電圧Ｂは、抵抗１−２と抵抗１−３で定まる増幅度で増
幅され、加算値が出力電圧Ｃとなる。The DC voltage B and the input voltage A whose levels are controlled are summed and amplified by the summing amplifier circuit 1 and the output voltage C is obtained.
Is output as. Input voltage A is resistance 1-1 and resistance 1
The DC voltage B, which is amplified by the amplification degree determined by -3 and whose level is controlled, is amplified by the amplification degree determined by the resistors 1-2 and 1-3, and the added value becomes the output voltage C.
【００２０】ここで、入力電圧ＡをＶIN、レベル制御さ
れる直流電圧ＢをＶB 、抵抗１−１をＲ1-1 、抵抗１−
２をＲ1-2 、抵抗１−３をＲ1-3 とした場合、出力電圧
ＣをＶOUT とするとＶOUT は下記式で表される。Here, the input voltage A is VIN, the level-controlled DC voltage B is VB, the resistor 1-1 is R1-1, and the resistor 1-
When 2 is R1-2 and resistors 1-3 are R1-3, and the output voltage C is VOUT, VOUT is expressed by the following formula.
【００２１】[0021]
【数２】 ＶOUT ＝−（Ｒ1-3 ／Ｒ1-1 ・ＶIN＋Ｒ1-3 ／Ｒ1-2 ・ＶB ） つまり、レベル制御される直流電圧Ｂを任意の値に調整
することができる為、入力電圧Ａが零の時に出力電圧Ｃ
を零とする場合には、演算増幅器１−４のオフセット調
整が可能であり、入力電圧Ａが零の時に出力電圧Ｃに所
定の直流バイアスを出力させる場合には、正負を問わず
任意の直流バイアスを出力させることができる。## EQU00002 ## VOUT =-(R1-3 / R1-1.VIN + R1-3 / R1-2.VB) That is, since the DC voltage B whose level is controlled can be adjusted to an arbitrary value, the input voltage A Output voltage C when is zero
When the input voltage A is zero, the offset adjustment of the operational amplifier 1-4 is possible. When a predetermined DC bias is output to the output voltage C when the input voltage A is zero, an arbitrary DC voltage regardless of positive or negative Bias can be output.
【００２２】以上のような実施例により、演算増幅回路
の入出力特性を入力零の時に出力零とする場合と、入力
零の時に出力に所定のバイアスを出力させる場合で、回
路を完全に共通化させることができる。特に入力電圧と
所定の直流電圧を加算増幅させることにより、演算増幅
回路の入出力特性を、入力零の時に出力零とする場合
は、演算増幅器のオフセット補正を含めた出力零調整を
可能とさせ、入力零の時に出力に所定の直流バイアスを
出力させる場合は、演算増幅器のオフセット補正を含め
たバイアス調整を可能とさせる演算増幅回路を得る。According to the above embodiment, the circuit is completely common when the input / output characteristic of the operational amplifier circuit is zero output when the input is zero and when a predetermined bias is output to the output when the input is zero. Can be transformed. In particular, if the input / output characteristics of the operational amplifier circuit are set to output zero when the input is zero by adding and amplifying the input voltage and the specified DC voltage, it is possible to adjust the output zero including the offset correction of the operational amplifier. In the case of outputting a predetermined DC bias to the output when the input is zero, an operational amplifier circuit is provided that enables bias adjustment including offset correction of the operational amplifier.
【００２３】尚、本発明は、以上述べた実施例に限定さ
れず次のような変形も可能である。図４に示すように、
図２の基準電圧５、コンパレータ６、抵抗７、トランジ
タ８を一体化ＩＣ９とし、図２実施例と同様の作用、効
果を得ることができる。The present invention is not limited to the embodiments described above, and the following modifications are possible. As shown in FIG.
The reference voltage 5, the comparator 6, the resistor 7, and the transistor 8 shown in FIG. 2 are integrated into the integrated IC 9, and the same operation and effect as those of the embodiment of FIG. 2 can be obtained.
【００２４】[0024]
【発明の効果】以上のように、本発明の演算増幅回路に
よれば、演算増幅器のオフセット調整を含め、出力電圧
に正負を問わず任意の直流バイアスを出力させることが
できる為、演算増幅回路の入出力特性を入力零の時に出
力零とする場合と、入力零の時に出力に所定のバイアス
を出力させる場合で回路を完全に共通化させることがで
きる。As described above, according to the operational amplifier circuit of the present invention, it is possible to output an arbitrary DC bias regardless of whether the output voltage is positive or negative, including the offset adjustment of the operational amplifier. The circuit can be made completely common when the input / output characteristic of is set to output zero when the input is zero and when a predetermined bias is output to the output when the input is zero.
【図１】本発明の演算増幅回路の構成図FIG. 1 is a configuration diagram of an operational amplifier circuit according to the present invention.
【図２】本発明の一実施例の回路構成図FIG. 2 is a circuit configuration diagram of an embodiment of the present invention.
【図３】ＶＲとＶＢの変化対応図FIG. 3 is a diagram showing correspondence between changes in VR and VB.
【図４】他の実施例の回路構成図FIG. 4 is a circuit configuration diagram of another embodiment.
Ａ…入力電圧 Ｂ…レベル制御される直流電圧 Ｃ…出力電圧 Ｄ…所定の正側直流電圧 Ｅ…所定の負側直流電圧 １…加算増幅回路 １−１、１−２、１−３…抵抗 １−４…演算増幅器 ２、３、７…抵抗 ４…可変抵抗 ５…基準電圧 ６…コンパレータ ８…トランジスタ ９…ＩＣ A ... Input voltage B ... Level controlled DC voltage C ... Output voltage D ... Predetermined positive side DC voltage E ... Predetermined negative side DC voltage 1 ... Summing amplifier circuit 1-1, 1-2, 1-3 ... Resistance 1-4 ... Operational amplifier 2, 3, 7 ... Resistor 4 ... Variable resistance 5 ... Reference voltage 6 ... Comparator 8 ... Transistor 9 ... IC
Claims (2)
る演算増幅回路において、零を含む所定の正側直流電圧
を抵抗を介し、さらにこの抵抗を介し供給される電圧
を、所定の比で分圧する抵抗と、この分圧された電圧と
所定の基準電圧を、零を含む所定の負側直流電圧を基準
に比較するコンパレータと、このコンパレータの出力に
応じて動作するトランジスタを備え、前記コンパレータ
の出力に応じて動作するトランジスタにより、前記所定
の正側直流電圧より抵抗を介して供給される電圧を制御
させ、この制御された直流電圧を入力電圧と加算増幅さ
せることを特徴とする演算増幅回路。1. In an operational amplifier circuit for adding and amplifying an input voltage and a predetermined DC voltage, a predetermined positive DC voltage including zero is passed through a resistor, and a voltage supplied through this resistor is set at a predetermined ratio. A comparator for comparing the divided voltage, the divided voltage and a predetermined reference voltage with reference to a predetermined negative side DC voltage including zero, and a transistor that operates according to the output of the comparator, The operational amplifier which controls the voltage supplied through the resistor from the predetermined positive side DC voltage by the transistor that operates according to the output of the above, and adds and amplifies the controlled DC voltage with the input voltage. circuit.
コンパレータとこのコンパレータの基準電圧及びコンパ
レータの出力に応じて動作するトランジスタを、一体構
成としたことを特徴とする演算増幅回路。2. The operational amplifier circuit according to claim 1,
An operational amplifier circuit characterized in that a comparator and a transistor that operates according to the reference voltage of the comparator and the output of the comparator are integrally configured.
Priority Applications (1)
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|---|---|---|---|
| JP16494493A JP3387974B2 (en) | 1993-07-05 | 1993-07-05 | Operational amplifier circuit |
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|---|---|---|---|
| JP16494493A JP3387974B2 (en) | 1993-07-05 | 1993-07-05 | Operational amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722869A true JPH0722869A (en) | 1995-01-24 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110798219A (en) * | 2019-10-16 | 2020-02-14 | 中国兵器工业集团第二一四研究所苏州研发中心 | Differential signal processing circuit |
| WO2021079916A1 (en) | 2019-10-21 | 2021-04-29 | 旭化成株式会社 | Reinforced resin composition, molded article and method for improving tensile strength at high temperatures |
| WO2023013650A1 (en) | 2021-08-05 | 2023-02-09 | 旭化成株式会社 | Antenna member |
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1993
- 1993-07-05 JP JP16494493A patent/JP3387974B2/en not_active Expired - Fee Related
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| CN110798219B (en) * | 2019-10-16 | 2023-10-03 | 中国兵器工业集团第二一四研究所苏州研发中心 | Differential signal processing circuit |
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| WO2023013650A1 (en) | 2021-08-05 | 2023-02-09 | 旭化成株式会社 | Antenna member |
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