JPH07225263A - ビット誤り測定器 - Google Patents
ビット誤り測定器Info
- Publication number
- JPH07225263A JPH07225263A JP6036527A JP3652794A JPH07225263A JP H07225263 A JPH07225263 A JP H07225263A JP 6036527 A JP6036527 A JP 6036527A JP 3652794 A JP3652794 A JP 3652794A JP H07225263 A JPH07225263 A JP H07225263A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pattern
- error
- test pattern
- measurement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
- H04L1/244—Testing correct operation by comparing a transmitted test signal with a locally generated replica test sequence generators
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、試験パターンのどの位置で、どの
範囲で、誤り率がどんな値になっているのかを分けて誤
り率を測定することを目的とする。 【構成】 上記課題を解決するために、本発明の構成で
は、被測定信号６１との照合用の試験パターンを収容し
た試験パターン発生器６２からの同期信号６２ｂを受け
て、試験パターンの任意の領域を検出して、この領域の
カウント・イネーブル信号１０ａを出力するパターン位
置検出部１１を設け、カウント・イネーブル信号１０ａ
を受けて、照合器６５からのビット誤り検出信号のカウ
ントを開始又は停止するエラー・カウンタ７０を設け、
これによって、被測定信号６１の中で、試験パターンの
任意の領域の誤り率を測定する構成。
範囲で、誤り率がどんな値になっているのかを分けて誤
り率を測定することを目的とする。 【構成】 上記課題を解決するために、本発明の構成で
は、被測定信号６１との照合用の試験パターンを収容し
た試験パターン発生器６２からの同期信号６２ｂを受け
て、試験パターンの任意の領域を検出して、この領域の
カウント・イネーブル信号１０ａを出力するパターン位
置検出部１１を設け、カウント・イネーブル信号１０ａ
を受けて、照合器６５からのビット誤り検出信号のカウ
ントを開始又は停止するエラー・カウンタ７０を設け、
これによって、被測定信号６１の中で、試験パターンの
任意の領域の誤り率を測定する構成。
Description
【０００１】
【産業上の利用分野】この発明は、ビット誤り測定分野
において、試験パターンのどの位置で、どの領域範囲
で、誤り率がどんな値になっているのかを選択してビッ
ト誤りを測定するビット誤り測定器に関する。
において、試験パターンのどの位置で、どの領域範囲
で、誤り率がどんな値になっているのかを選択してビッ
ト誤りを測定するビット誤り測定器に関する。
【０００２】
【従来の技術】図６は、ビット誤り測定器が使用される
試験形態の一例である。被試験器７４のビット誤り率を
測定する場合、パターン発生器７１から試験パターン７
２とクロック７３を被試験器７４に印加し、被試験器７
４からの出力である被測定信号６１とクロック６０を本
ビット誤り測定器７５に入力して測定する。この場合、
試験パターン７２とビット誤り測定器７５内の試験パタ
ーン発生器とは同一のパターンデータ内容にして測定す
る必要がある。そして、試験速度が超高速、例えば１０
ＧＨｚで行なわれる為、被試験器７４の動作不安定なタ
イミング条件時に正常でないシリアル・パターン信号が
出力される確率が多くなったりする変化がでてくる。こ
のビット誤り率の原因となったパターン条件を解析する
ものである。
試験形態の一例である。被試験器７４のビット誤り率を
測定する場合、パターン発生器７１から試験パターン７
２とクロック７３を被試験器７４に印加し、被試験器７
４からの出力である被測定信号６１とクロック６０を本
ビット誤り測定器７５に入力して測定する。この場合、
試験パターン７２とビット誤り測定器７５内の試験パタ
ーン発生器とは同一のパターンデータ内容にして測定す
る必要がある。そして、試験速度が超高速、例えば１０
ＧＨｚで行なわれる為、被試験器７４の動作不安定なタ
イミング条件時に正常でないシリアル・パターン信号が
出力される確率が多くなったりする変化がでてくる。こ
のビット誤り率の原因となったパターン条件を解析する
ものである。
【０００３】図７（ａ）に従来のビット誤り測定器のブ
ロック図を示して、エラー測定の手順を説明する。ビッ
ト誤り測定器の構成は、ＤＥＭＵＸ６４と、試験パター
ン発生器６２と、ＤＥＭＵＸ６３と、照合器６５と、エ
ラー・カウンタ７０と、パターン同期部６６とで構成し
ている。このパターン同期部６６は、被測定信号６１と
試験パターン発生器６２とのパターンの同期をとる為に
設けていて、同期検出カウンタ６６ａと、しきい値レジ
スタ６６ｂと、比較器６６ｃとで構成している。
ロック図を示して、エラー測定の手順を説明する。ビッ
ト誤り測定器の構成は、ＤＥＭＵＸ６４と、試験パター
ン発生器６２と、ＤＥＭＵＸ６３と、照合器６５と、エ
ラー・カウンタ７０と、パターン同期部６６とで構成し
ている。このパターン同期部６６は、被測定信号６１と
試験パターン発生器６２とのパターンの同期をとる為に
設けていて、同期検出カウンタ６６ａと、しきい値レジ
スタ６６ｂと、比較器６６ｃとで構成している。
【０００４】ＤＥＭＵＸ６３、６４（De-Multiplexer）
は、超高速で動作している入力シリアル信号を、パラレ
ル・データに変換するもので、ここの実施例では１６ビ
ット・パラレルの低速のデータ信号６３ａ、６４ａに変
換していて、以後の回路を高速、中速のＥＣＬデバイス
で回路を実現するのを容易にしている。
は、超高速で動作している入力シリアル信号を、パラレ
ル・データに変換するもので、ここの実施例では１６ビ
ット・パラレルの低速のデータ信号６３ａ、６４ａに変
換していて、以後の回路を高速、中速のＥＣＬデバイス
で回路を実現するのを容易にしている。
【０００５】ここで言うパターンの同期とは、エラーの
ある未知の被測定信号６１にビット誤りがある程度存在
していても同期とみなす意味である。即ち、しきい値レ
ジスタ６６ｂを設けて、ある程度以下の誤り率になれば
同期とみなすものである。この同期検出カウンタ６６ａ
は、一定時間毎のビット誤りの個数をカウントするカウ
ンタである。そして一定時間終了時に、このカウンタ値
としきい値レジスタ６６ｂとを比較器６６ｃで比較し、
所定以上のビット誤り個数を検出したらクロック・マス
ク信号６７のパルスを出力する。
ある未知の被測定信号６１にビット誤りがある程度存在
していても同期とみなす意味である。即ち、しきい値レ
ジスタ６６ｂを設けて、ある程度以下の誤り率になれば
同期とみなすものである。この同期検出カウンタ６６ａ
は、一定時間毎のビット誤りの個数をカウントするカウ
ンタである。そして一定時間終了時に、このカウンタ値
としきい値レジスタ６６ｂとを比較器６６ｃで比較し、
所定以上のビット誤り個数を検出したらクロック・マス
ク信号６７のパルスを出力する。
【０００６】一方、試験パターン発生器６２は、このク
ロック・マスク信号６７のパルス信号を受けて、試験パ
ターン６２ａの出力位相を１ビット単位で遅らせるて次
の位相のパターンを出力する。こうして、一致するまで
繰り返し続けられる。やがて、試験パターン６２ａと一
致すると、比較器６１ｃからのクロック・マスク信号６
７の発生が止まるので、以後のパターン出力は、同期の
かかった状態を維持して試験パターン６２ａが出力され
ることとなる。この結果、未知の被測定信号６１と試験
パターン発生器６２とのパターン同期が形成される。
ロック・マスク信号６７のパルス信号を受けて、試験パ
ターン６２ａの出力位相を１ビット単位で遅らせるて次
の位相のパターンを出力する。こうして、一致するまで
繰り返し続けられる。やがて、試験パターン６２ａと一
致すると、比較器６１ｃからのクロック・マスク信号６
７の発生が止まるので、以後のパターン出力は、同期の
かかった状態を維持して試験パターン６２ａが出力され
ることとなる。この結果、未知の被測定信号６１と試験
パターン発生器６２とのパターン同期が形成される。
【０００７】次に、この同期状態で、本来の誤り率を測
定開始する。エラー・カウンタ７０は、ここの例では１
６ビット並列動作の為ビット誤り検出信号６５ａである
エラービット数も０〜１６個の発生条件がある。この複
数のエラービットの個数を２進数５ビットに変換した
後、これをエラー・カウンタ７０の内容と加算した後、
格納することでエラーのカウント機能を実現している。
そして、このエラーカウント値は、誤り率計算をする為
に、ＣＰＵから一定の時間毎に読み出されて、このエラ
ー数と一定時間から誤り率を計算により求めて表示出力
等している。
定開始する。エラー・カウンタ７０は、ここの例では１
６ビット並列動作の為ビット誤り検出信号６５ａである
エラービット数も０〜１６個の発生条件がある。この複
数のエラービットの個数を２進数５ビットに変換した
後、これをエラー・カウンタ７０の内容と加算した後、
格納することでエラーのカウント機能を実現している。
そして、このエラーカウント値は、誤り率計算をする為
に、ＣＰＵから一定の時間毎に読み出されて、このエラ
ー数と一定時間から誤り率を計算により求めて表示出力
等している。
【０００８】なお、上記説明では、図７（ａ）に示すよ
うに照合器６５をＤＥＭＵＸ６３、６４でパラレル変換
したデータの場合の構成で説明したが、図７（ｂ）に示
すようにシリアル・データを直接照合器６５に与えて照
合し、１ビットのビット誤り検出信号６５ｄを出力し、
これをエラー・カウンタ７０に供給してカウントさせ、
パターン同期部６６に供給して同期をとる構成例もあ
る。
うに照合器６５をＤＥＭＵＸ６３、６４でパラレル変換
したデータの場合の構成で説明したが、図７（ｂ）に示
すようにシリアル・データを直接照合器６５に与えて照
合し、１ビットのビット誤り検出信号６５ｄを出力し、
これをエラー・カウンタ７０に供給してカウントさせ、
パターン同期部６６に供給して同期をとる構成例もあ
る。
【０００９】
【発明が解決しようとする課題】上記説明のように、エ
ラー・カウンタ７０から得られる誤り率情報のみでは、
被測定信号のエラー発生原因を解析調査・特定すること
が困難である。その為、従来では、試験パターンの内
容、即ちパターン発生器７１と試験パターン発生器６２
の内容をいろいろ変更した後、再び測定実施し、これに
よって、ビット誤り率の増減結果を求め、この結果か
ら、ビット誤り率の増減要因となるパターン条件を得る
ようにしていた。このように、このエラー・カウンタ７
０のみでは、誤り率は求まるが、この誤り率が発生して
いる原因となるパターン条件を特定する為には、いろい
ろなパターンに変更して複数回測定を繰り返し、これら
の結果値を比較する必要があり、利用上の不便であり、
難点であった。
ラー・カウンタ７０から得られる誤り率情報のみでは、
被測定信号のエラー発生原因を解析調査・特定すること
が困難である。その為、従来では、試験パターンの内
容、即ちパターン発生器７１と試験パターン発生器６２
の内容をいろいろ変更した後、再び測定実施し、これに
よって、ビット誤り率の増減結果を求め、この結果か
ら、ビット誤り率の増減要因となるパターン条件を得る
ようにしていた。このように、このエラー・カウンタ７
０のみでは、誤り率は求まるが、この誤り率が発生して
いる原因となるパターン条件を特定する為には、いろい
ろなパターンに変更して複数回測定を繰り返し、これら
の結果値を比較する必要があり、利用上の不便であり、
難点であった。
【００１０】そこで、本発明が解決しようとする課題
は、誤り率測定を全部の試験パターンに対して測定する
のではなく、試験パターン発生器６２の試験パターン内
容の内、どの位置で、どの範囲で、どんな誤り率の値に
なっているのかを分けて測定できる手段にして、容易
に、誤り率が発生している原因となるパターン条件を特
定出来るようにすることを目的とする。
は、誤り率測定を全部の試験パターンに対して測定する
のではなく、試験パターン発生器６２の試験パターン内
容の内、どの位置で、どの範囲で、どんな誤り率の値に
なっているのかを分けて測定できる手段にして、容易
に、誤り率が発生している原因となるパターン条件を特
定出来るようにすることを目的とする。
【００１１】
（請求項１の解決手段）上記課題を解決するために、本
発明の構成では、被測定信号６１との照合用の試験パタ
ーンを収容した試験パターン発生器６２からの同期信号
６２ｂを受けて、試験パターンの任意の領域を検出し
て、この領域のカウント・イネーブル信号１０ａを出力
するパターン位置検出部１１を設け、カウント・イネー
ブル信号１０ａを受けて、照合器６５からのビット誤り
検出信号のカウントを開始又は停止するエラー・カウン
タ７０を設け、これによって、被測定信号６１の中で、
試験パターンの任意の領域の誤り率を測定する構成手段
としている。
発明の構成では、被測定信号６１との照合用の試験パタ
ーンを収容した試験パターン発生器６２からの同期信号
６２ｂを受けて、試験パターンの任意の領域を検出し
て、この領域のカウント・イネーブル信号１０ａを出力
するパターン位置検出部１１を設け、カウント・イネー
ブル信号１０ａを受けて、照合器６５からのビット誤り
検出信号のカウントを開始又は停止するエラー・カウン
タ７０を設け、これによって、被測定信号６１の中で、
試験パターンの任意の領域の誤り率を測定する構成手段
としている。
【００１２】（請求項２の解決手段）上記課題を解決す
るために、本発明の構成では、被測定信号６１との照合
用の試験パターンを収容した試験パターン発生器６２か
らの同期信号６２ｂを受けて、カウント値をクリヤする
パターン・カウンタ１２を設け、ＣＰＵから任意に設定
できる下限レジスタ１５を設け、パターン・カウンタ１
２の出力値と下限レジスタ１５の出力値とを比較して下
限検出信号を出力する下限比較器１３を設け、ＣＰＵか
ら任意に設定できる上限レジスタ１６を設ける。そし
て、パターン・カウンタ１２の出力値と上限レジスタ１
６の出力値とを比較して上限検出信号を出力する上限比
較器１４を設け、下限比較器１３の下限検出信号を受け
てカウント・イネーブル信号１０ａを出力し、上限比較
器１４の上限検出信号を受けてカウント・イネーブル信
号１０ａを停止するカウント・イネーブル状態反転手段
を設け、カウント・イネーブル信号１０ａを受けて、照
合器６５からのビット誤り検出信号をカウント開始又は
停止するエラー・カウンタ７０を設け、これによって、
被測定信号６１を、下限レジスタ１５の出力値から上限
レジスタ１６の出力値迄のカウント区間を測定区間とし
て誤り率を測定する構成手段としている。
るために、本発明の構成では、被測定信号６１との照合
用の試験パターンを収容した試験パターン発生器６２か
らの同期信号６２ｂを受けて、カウント値をクリヤする
パターン・カウンタ１２を設け、ＣＰＵから任意に設定
できる下限レジスタ１５を設け、パターン・カウンタ１
２の出力値と下限レジスタ１５の出力値とを比較して下
限検出信号を出力する下限比較器１３を設け、ＣＰＵか
ら任意に設定できる上限レジスタ１６を設ける。そし
て、パターン・カウンタ１２の出力値と上限レジスタ１
６の出力値とを比較して上限検出信号を出力する上限比
較器１４を設け、下限比較器１３の下限検出信号を受け
てカウント・イネーブル信号１０ａを出力し、上限比較
器１４の上限検出信号を受けてカウント・イネーブル信
号１０ａを停止するカウント・イネーブル状態反転手段
を設け、カウント・イネーブル信号１０ａを受けて、照
合器６５からのビット誤り検出信号をカウント開始又は
停止するエラー・カウンタ７０を設け、これによって、
被測定信号６１を、下限レジスタ１５の出力値から上限
レジスタ１６の出力値迄のカウント区間を測定区間とし
て誤り率を測定する構成手段としている。
【００１３】
【作用】一定時間、又は試験パターン発生器６２をＮ巡
回した後、エラー・カウンタ７０の値を読みだし、一
方、下限レジスタ１５と上限レジスタ１６と全パターン
数から、全試験パターンの内、測定区間の割合が計算で
求めることができる。この両数値から、誤り測定区間の
みに対する誤り率を測定できる役割がある。
回した後、エラー・カウンタ７０の値を読みだし、一
方、下限レジスタ１５と上限レジスタ１６と全パターン
数から、全試験パターンの内、測定区間の割合が計算で
求めることができる。この両数値から、誤り測定区間の
みに対する誤り率を測定できる役割がある。
【００１４】図３のように構成した場合は、任意の複数
領域の試験パターンを独立して、かつ同時に誤り測定が
できる。この為、数十秒以上にもなるような長い試験パ
ターン等のような場合、時間経過に伴う被試験器７４の
温度変化等の環境変化が起こりうる。このような場合で
も、同時の誤り測定である為、収集した誤り測定データ
間相互の相関性が保たれ正しい比較検討データが得られ
る作用がある。
領域の試験パターンを独立して、かつ同時に誤り測定が
できる。この為、数十秒以上にもなるような長い試験パ
ターン等のような場合、時間経過に伴う被試験器７４の
温度変化等の環境変化が起こりうる。このような場合で
も、同時の誤り測定である為、収集した誤り測定データ
間相互の相関性が保たれ正しい比較検討データが得られ
る作用がある。
【００１５】測定区間毎にパターン条件を変えたパター
ン内容を試験パターン発生器６２に収容しておき、この
パターン条件に対応した区間を下限レジスタ１５と上限
レジスタ１６によりＣＰＵから設定変更し、エラー・カ
ウンタ７０をクリヤして測定することで、測定を中断す
ることなく、ほぼ連続的にこれらパターン条件での誤り
率を測定できる作用がある。
ン内容を試験パターン発生器６２に収容しておき、この
パターン条件に対応した区間を下限レジスタ１５と上限
レジスタ１６によりＣＰＵから設定変更し、エラー・カ
ウンタ７０をクリヤして測定することで、測定を中断す
ることなく、ほぼ連続的にこれらパターン条件での誤り
率を測定できる作用がある。
（実施例１）本発明は、図２に示すように、試験パター
ン発生器６２から同期信号６２ｂ、即ち試験パターン内
容の先頭を示す同期信号を基準位置にして、何処の試験
パターン位置から何処の試験パターン位置迄のエラー数
をエラー・カウンタ７０でカウントするかを決めるパタ
ーン位置検出部１１を新たに追加した構成である。測定
に際して、予め、誤り測定区間毎にいろいろな条件の試
験パターンを試験パターン発生器６２に格納しておく。
ここで、誤り測定区間とは、下限レジスタの値から上限
レジスタの値迄の範囲の試験パターンをいう。
ン発生器６２から同期信号６２ｂ、即ち試験パターン内
容の先頭を示す同期信号を基準位置にして、何処の試験
パターン位置から何処の試験パターン位置迄のエラー数
をエラー・カウンタ７０でカウントするかを決めるパタ
ーン位置検出部１１を新たに追加した構成である。測定
に際して、予め、誤り測定区間毎にいろいろな条件の試
験パターンを試験パターン発生器６２に格納しておく。
ここで、誤り測定区間とは、下限レジスタの値から上限
レジスタの値迄の範囲の試験パターンをいう。
【００１６】パターン位置検出部１１の構成は、図４に
示すように、パターン・カウンタ１２と、下限比較器１
３と下限レジスタ１５と、上限比較器１４と、上限レジ
スタ１６と、フリップ・フロップ１７とで構成してい
る。
示すように、パターン・カウンタ１２と、下限比較器１
３と下限レジスタ１５と、上限比較器１４と、上限レジ
スタ１６と、フリップ・フロップ１７とで構成してい
る。
【００１７】パターン・カウンタ１２は、試験パターン
発生器６２からの同期信号６２ｂを受けて、カウント値
をゼロ・クリヤする。また、フリップ・フロップ１７
も、この同期信号６２ｂでカウント・イネーブル信号１
０ａをＯＦＦ状態にクリヤする。そして、試験パターン
から１６ビット・パラレル単位で出力される毎にパター
ン・カウンタ１２はカウント・アップしていく。そし
て、このカウント値出力信号を下限比較器１３と上限比
較器１４の一方の比較入力に供給する。下限レジスタ１
５、及び上限レジスタ１６は、パターン・カウンタ１２
のカウント出力値との一致を比較する比較値を格納して
いて、ＣＰＵ等から任意に設定できる。これは、下限レ
ジスタ１５の出力値から上限レジスタ１６の出力値迄の
区間を測定区間に設定する為のものである。下限比較器
１３は、パターン・カウンタ１２のカウント出力値と、
下限レジスタ１５の値を比較し、一致したとき一致信号
をフリップ・フロップ１７に与えてフリップ・フロップ
をＯＮ状態にし、このフリップ・フロップ１７のカウン
ト・イネーブル信号１０ａの出力をエラー・カウンタ７
０に与えてカウンタをイネーブル状態に切り替えて誤り
のカウントを開始する。一方、上限比較器１４は、パタ
ーン・カウンタ１２のカウント出力値と、上限レジスタ
１６の値を比較し、一致したとき一致信号をフリップ・
フロップ１７に与えてフリップ・フロップをＯＦＦ状態
にする。これにより、エラー・カウンタ７０はカウント
停止状態に切り替わり、誤りのカウントが停止する。
発生器６２からの同期信号６２ｂを受けて、カウント値
をゼロ・クリヤする。また、フリップ・フロップ１７
も、この同期信号６２ｂでカウント・イネーブル信号１
０ａをＯＦＦ状態にクリヤする。そして、試験パターン
から１６ビット・パラレル単位で出力される毎にパター
ン・カウンタ１２はカウント・アップしていく。そし
て、このカウント値出力信号を下限比較器１３と上限比
較器１４の一方の比較入力に供給する。下限レジスタ１
５、及び上限レジスタ１６は、パターン・カウンタ１２
のカウント出力値との一致を比較する比較値を格納して
いて、ＣＰＵ等から任意に設定できる。これは、下限レ
ジスタ１５の出力値から上限レジスタ１６の出力値迄の
区間を測定区間に設定する為のものである。下限比較器
１３は、パターン・カウンタ１２のカウント出力値と、
下限レジスタ１５の値を比較し、一致したとき一致信号
をフリップ・フロップ１７に与えてフリップ・フロップ
をＯＮ状態にし、このフリップ・フロップ１７のカウン
ト・イネーブル信号１０ａの出力をエラー・カウンタ７
０に与えてカウンタをイネーブル状態に切り替えて誤り
のカウントを開始する。一方、上限比較器１４は、パタ
ーン・カウンタ１２のカウント出力値と、上限レジスタ
１６の値を比較し、一致したとき一致信号をフリップ・
フロップ１７に与えてフリップ・フロップをＯＦＦ状態
にする。これにより、エラー・カウンタ７０はカウント
停止状態に切り替わり、誤りのカウントが停止する。
【００１８】上述のように構成して測定し、一定時間、
又は試験パターン発生器６２をＮ巡回した後、ＣＰＵ
が、エラー・カウンタ７０の値を読みだす。一方、全試
験パターンの内、誤りの測定していた区間は、下限レジ
スタ１５と上限レジスタ１６と全パターン数から、測定
区間の割合が計算で求めることができる。この両数値か
ら、誤り測定区間のみの誤り率の値が求められることに
なる。
又は試験パターン発生器６２をＮ巡回した後、ＣＰＵ
が、エラー・カウンタ７０の値を読みだす。一方、全試
験パターンの内、誤りの測定していた区間は、下限レジ
スタ１５と上限レジスタ１６と全パターン数から、測定
区間の割合が計算で求めることができる。この両数値か
ら、誤り測定区間のみの誤り率の値が求められることに
なる。
【００１９】上記測定区間での測定が終了したら次の測
定区間の測定をする。その為に、下限レジスタ１５と上
限レジスタ１６の値をＣＰＵから次の測定区間となる値
を設定し、エラー・カウンタ７０をクリヤすることで、
以後同様に測定実施できる。これらの結果、全試験パタ
ーンの中で、どの位置の測定区間のときに、どんな誤り
率となるかが容易に得られる。そこで、測定区間毎にパ
ターン条件を変えたパターン内容を収容しておけば、１
つの試験パターンで、容易に、誤り率の発生が増減する
パターン条件を特定することが可能となる。
定区間の測定をする。その為に、下限レジスタ１５と上
限レジスタ１６の値をＣＰＵから次の測定区間となる値
を設定し、エラー・カウンタ７０をクリヤすることで、
以後同様に測定実施できる。これらの結果、全試験パタ
ーンの中で、どの位置の測定区間のときに、どんな誤り
率となるかが容易に得られる。そこで、測定区間毎にパ
ターン条件を変えたパターン内容を収容しておけば、１
つの試験パターンで、容易に、誤り率の発生が増減する
パターン条件を特定することが可能となる。
【００２０】（実施例２）上記説明では、図４に示すよ
うなパターン位置検出部１１の内部構成による誤り測定
について説明したが、図５（ａ）に示すようなパターン
位置検出部１１の内部構成として、下限マスク・レジス
タ２１と、上限マスク・レジスタ２２とを追加した構成
例がある。この構成では、下限比較器１３に与える比較
値データの任意のデータ・ビットに対してマスクするも
ので、マスクされたビットの両方の比較器への論理は、
図５（ｂ）に示すように、対応するマスク・ビットとＯ
Ｒされて同一論理値、即ちハイレベルに固定して比較器
に入力される。これにより、マスクされたビット位置の
下限レジスタ１５のビットとは無関係に常に一致状態に
なる。このことは、上限マスク・レジスタ２２について
も同様である。このように構成した場合では、１つの測
定区間のみではなく、マスク・レジスタのマスク・ビッ
ト数に応じた複数の測定区間の誤り個数をエラー・カウ
ンタ７０でカウントし、加算される。この為、この複数
の測定区間の平均値を総合した誤り率を測定することが
容易にできる。
うなパターン位置検出部１１の内部構成による誤り測定
について説明したが、図５（ａ）に示すようなパターン
位置検出部１１の内部構成として、下限マスク・レジス
タ２１と、上限マスク・レジスタ２２とを追加した構成
例がある。この構成では、下限比較器１３に与える比較
値データの任意のデータ・ビットに対してマスクするも
ので、マスクされたビットの両方の比較器への論理は、
図５（ｂ）に示すように、対応するマスク・ビットとＯ
Ｒされて同一論理値、即ちハイレベルに固定して比較器
に入力される。これにより、マスクされたビット位置の
下限レジスタ１５のビットとは無関係に常に一致状態に
なる。このことは、上限マスク・レジスタ２２について
も同様である。このように構成した場合では、１つの測
定区間のみではなく、マスク・レジスタのマスク・ビッ
ト数に応じた複数の測定区間の誤り個数をエラー・カウ
ンタ７０でカウントし、加算される。この為、この複数
の測定区間の平均値を総合した誤り率を測定することが
容易にできる。
【００２１】（実施例３）また、上記説明では、パター
ン位置検出部１１と、エラー・カウンタ７０を１組を設
けた構成の場合であったが、図３に示すように、複数の
パターン位置検出部１１ａ〜１１ｎと、エラー・カウン
タ７０ａ〜７０ｎを設けた構成例がある。この場合で
は、実施例１では、複数回実施して測定していたが、複
数組設けたことにより、異なった測定区間で同時測定が
できるので、短時間で測定することができる。無論、こ
の場合のパターン位置検出部１１を、図４に示すような
パターン位置検出部１１で構成しても良いし、図５
（ａ）に示すようなパターン位置検出部１１で構成して
も良い。
ン位置検出部１１と、エラー・カウンタ７０を１組を設
けた構成の場合であったが、図３に示すように、複数の
パターン位置検出部１１ａ〜１１ｎと、エラー・カウン
タ７０ａ〜７０ｎを設けた構成例がある。この場合で
は、実施例１では、複数回実施して測定していたが、複
数組設けたことにより、異なった測定区間で同時測定が
できるので、短時間で測定することができる。無論、こ
の場合のパターン位置検出部１１を、図４に示すような
パターン位置検出部１１で構成しても良いし、図５
（ａ）に示すようなパターン位置検出部１１で構成して
も良い。
【００２２】（実施例４）上記説明では、図２に示すよ
うに照合器６５をＤＥＭＵＸ６３、６４でパラレル変換
したデータの場合の構成で説明したが、図１に示すよう
にシリアル・データを直接照合器６５に与えて照合し、
１ビットのビット誤り検出信号６５ｄを出力し、これを
エラー・カウンタ７０に供給してカウントさせ、パター
ン同期部６６に供給して同期をとる構成例があり、上記
実施例の場合と同様にして測定実施できる。
うに照合器６５をＤＥＭＵＸ６３、６４でパラレル変換
したデータの場合の構成で説明したが、図１に示すよう
にシリアル・データを直接照合器６５に与えて照合し、
１ビットのビット誤り検出信号６５ｄを出力し、これを
エラー・カウンタ７０に供給してカウントさせ、パター
ン同期部６６に供給して同期をとる構成例があり、上記
実施例の場合と同様にして測定実施できる。
【００２３】
【発明案の効果】本発明は、以上説明したように構成さ
れているので、下記に記載されるような効果を奏する。
測定区間毎にパターン条件を変えたパターン内容を試験
パターン発生器６２に収容しておき、測定終了毎に次の
パターン条件に対応した区間となる下限レジスタ１５と
上限レジスタ１６をＣＰＵから設定後、エラー・カウン
タ７０をクリヤして測定することで、ほぼ連続的にこれ
らパターン条件での誤り率を測定ができる効果が得られ
る。この為、試験パターン発生器６２に一度試験パター
ン内容を設定しておけば、誤り率の発生が増減するパタ
ーン条件の特定が容易にできる効果が得られる。また、
従来では、新たに試験パターン内容を変更して収容した
後、パターンの同期をとる為の同期待ち時間が必要であ
ったが、本発明ではこの同期待ち時間による測定中断の
回数を減らせる為、測定時間の短縮が計れる効果も得ら
れる。また、被試験器７４自体の条件を微調整しながら
誤り率を測定する場合では、同時に複数測定区間の設定
により、異なったパターン条件での誤り測定が連続的に
得られるので、容易に、複数のパターン条件間の誤り率
値の変化や増減を比較できるので、被試験器７４自体の
調整作業が一層容易となる利便性が得られる。
れているので、下記に記載されるような効果を奏する。
測定区間毎にパターン条件を変えたパターン内容を試験
パターン発生器６２に収容しておき、測定終了毎に次の
パターン条件に対応した区間となる下限レジスタ１５と
上限レジスタ１６をＣＰＵから設定後、エラー・カウン
タ７０をクリヤして測定することで、ほぼ連続的にこれ
らパターン条件での誤り率を測定ができる効果が得られ
る。この為、試験パターン発生器６２に一度試験パター
ン内容を設定しておけば、誤り率の発生が増減するパタ
ーン条件の特定が容易にできる効果が得られる。また、
従来では、新たに試験パターン内容を変更して収容した
後、パターンの同期をとる為の同期待ち時間が必要であ
ったが、本発明ではこの同期待ち時間による測定中断の
回数を減らせる為、測定時間の短縮が計れる効果も得ら
れる。また、被試験器７４自体の条件を微調整しながら
誤り率を測定する場合では、同時に複数測定区間の設定
により、異なったパターン条件での誤り測定が連続的に
得られるので、容易に、複数のパターン条件間の誤り率
値の変化や増減を比較できるので、被試験器７４自体の
調整作業が一層容易となる利便性が得られる。
【００２４】また、複数のパターン位置検出部１１ａ〜
１１ｎと、エラー・カウンタ７０ａ〜７０ｎを設けた場
合では、複数組の異なった測定区間で同時測定ができる
ので、被試験器７４の誤り率測定を同一時間で測定でき
る。このことは、一定の周囲環境条件で測定が重要な誤
り率測定においては、測定値間の誤差が少なくでき、信
頼性のある相対比較ができる利点が得られる。また、当
然ながら、高速な誤り率測定が実施できる。また、いろ
いろと被試験器７４自体の条件を変えて評価測定する場
合では、異なった被試験器７４自体の条件で、データ測
定や比較をする等のミスや間違いがなくなり、かつ、誤
り測定値間の相関性の良いデータを収集できる効果が得
られる。
１１ｎと、エラー・カウンタ７０ａ〜７０ｎを設けた場
合では、複数組の異なった測定区間で同時測定ができる
ので、被試験器７４の誤り率測定を同一時間で測定でき
る。このことは、一定の周囲環境条件で測定が重要な誤
り率測定においては、測定値間の誤差が少なくでき、信
頼性のある相対比較ができる利点が得られる。また、当
然ながら、高速な誤り率測定が実施できる。また、いろ
いろと被試験器７４自体の条件を変えて評価測定する場
合では、異なった被試験器７４自体の条件で、データ測
定や比較をする等のミスや間違いがなくなり、かつ、誤
り測定値間の相関性の良いデータを収集できる効果が得
られる。
【００２５】
【図１】本発明の試験パターンの測定区間を指定したビ
ット誤り測定器のブロック図例１である。
ット誤り測定器のブロック図例１である。
【図２】本発明の試験パターンの測定区間を指定したビ
ット誤り測定器のブロック図例２である。
ット誤り測定器のブロック図例２である。
【図３】本発明の試験パターンの複数の測定区間を指定
し、かつ同時に複数の誤りをカウントする構成としたビ
ット誤り測定器のブロック図例である。
し、かつ同時に複数の誤りをカウントする構成としたビ
ット誤り測定器のブロック図例である。
【図４】本発明のパターン位置検出部の内部ブロック図
である。
である。
【図５】（ａ）本発明のパターン位置検出部で、マスク
・レジスタを追加した場合の内部ブロック図である。 （ｂ）マスク・ビットとＯＲされてハイレベルに固定し
て比較器に入力する説明図である。
・レジスタを追加した場合の内部ブロック図である。 （ｂ）マスク・ビットとＯＲされてハイレベルに固定し
て比較器に入力する説明図である。
【図６】ビット誤り測定器が使用される試験形態の一例
である。
である。
【図７】（ａ）従来のビット誤り測定器のブロック図例
で、ＤＥＭＵＸ６３、６４でパラレル変換したデータを
照合器６５で照合する場合の構成例である。 （ｂ）従来のビット誤り測定器のブロック図例で、シリ
アル・データを直接照合器６５に与えて照合する場合の
構成図である。
で、ＤＥＭＵＸ６３、６４でパラレル変換したデータを
照合器６５で照合する場合の構成例である。 （ｂ）従来のビット誤り測定器のブロック図例で、シリ
アル・データを直接照合器６５に与えて照合する場合の
構成図である。
１０ａ カウント・イネーブル信号 １１、１１ａ〜１１ｎ パターン位置検出部 １２ パターン・カウンタ １３ 下限比較器 １４ 上限比較器 １５ 下限レジスタ １６ 上限レジスタ １７ フリップ・フロップ ２１ 下限マスク・レジスタ ２２ 上限マスク・レジスタ ６０、７３ クロック ６１ 被測定信号 ６１ｃ 比較器 ６２ 試験パターン発生器 ６２ａ 試験パターン ６２ｂ 同期信号 ６３、６４ ＤＥＭＵＸ（De-Multiplexer） ６３ａ、６４ａ 低速のデータ信号 ６５ 照合器 ６５ａ、６５ｄ ビット誤り検出信号 ６６ パターン同期部 ６６ａ 同期検出カウンタ ６６ｂ しきい値レジスタ ６６ｃ 比較器 ６６ｂ しきい値レジスタ ６７ クロック・マスク信号 ７０、７０ａ〜７０ｎ エラー・カウンタ ７１ パターン発生器 ７２ 試験パターン ７４ 被試験器 ７５ ビット誤り測定器
Claims (2)
- 【請求項１】 被測定信号（６１）の誤り率を試験パタ
ーンの領域別に分割して測定する場合において、 被測定信号（６１）との照合用の試験パターンを収容し
た試験パターン発生器（６２）からの同期信号（６２
ｂ）を受けて、試験パターンの任意の領域を検出して、
この領域のカウント・イネーブル信号（１０ａ）を出力
するパターン位置検出部（１１）を設け、 当該カウント・イネーブル信号（１０ａ）を受けて、照
合器（６５）からのビット誤り検出信号のカウントを開
始又は停止するエラー・カウンタ（７０）を設け、 これによって、被測定信号（６１）の中で、試験パター
ンの任意の領域の誤り率を測定する手段とし、 以上を具備していることを特徴としたビット誤り測定
器。 - 【請求項２】 被測定信号（６１）の誤り率を試験パタ
ーンの領域別に分割して測定する場合において、 被測定信号（６１）との照合用の試験パターンを収容し
た試験パターン発生器（６２）からの同期信号（６２
ｂ）を受けて、カウント値をクリヤするパターン・カウ
ンタ（１２）を設け、 ＣＰＵから任意に設定できる下限レジスタ（１５）を設
け、 当該パターン・カウンタ（１２）の出力値と当該下限レ
ジスタ（１５）の出力値とを比較して下限検出信号を出
力する下限比較器（１３）を設け、 ＣＰＵから任意に設定できる上限レジスタ（１６）を設
け、 当該パターン・カウンタ（１２）の出力値と当該上限レ
ジスタ（１６）の出力値とを比較して上限検出信号を出
力する上限比較器（１４）を設け、 当該下限比較器（１３）の下限検出信号を受けてカウン
ト・イネーブル信号（１０ａ）を出力し、当該上限比較
器（１４）の上限検出信号を受けてカウント・イネーブ
ル信号（１０ａ）を停止するカウント・イネーブル状態
反転手段を設け、 当該カウント・イネーブル信号（１０ａ）を受けて、照
合器（６５）からのビット誤り検出信号のカウントを開
始又は停止するエラー・カウンタ（７０）を設け、 これによって、被測定信号（６１）を、下限レジスタ
（１５）の出力値から上限レジスタ（１６）の出力値迄
のカウント区間を測定区間として誤り率を測定する手段
とし、 以上を具備していることを特徴としたビット誤り測定
器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036527A JPH07225263A (ja) | 1994-02-09 | 1994-02-09 | ビット誤り測定器 |
| GB9502438A GB2286473B (en) | 1994-02-09 | 1995-02-08 | Bit error detection apparatus |
| FR9501495A FR2716004B1 (fr) | 1994-02-09 | 1995-02-09 | Appareil de mesure de taux d'erreurs sur les bits. |
| US08/386,660 US5623497A (en) | 1994-02-09 | 1995-02-09 | Bit error rate measurement apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036527A JPH07225263A (ja) | 1994-02-09 | 1994-02-09 | ビット誤り測定器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07225263A true JPH07225263A (ja) | 1995-08-22 |
Family
ID=12472277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6036527A Withdrawn JPH07225263A (ja) | 1994-02-09 | 1994-02-09 | ビット誤り測定器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5623497A (ja) |
| JP (1) | JPH07225263A (ja) |
| FR (1) | FR2716004B1 (ja) |
| GB (1) | GB2286473B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006003331A (ja) * | 2004-06-21 | 2006-01-05 | Advantest Corp | 試験装置及び試験方法 |
| JP2006003216A (ja) * | 2004-06-17 | 2006-01-05 | Advantest Corp | 試験装置及び試験方法 |
| JP2006030090A (ja) * | 2004-07-20 | 2006-02-02 | Advantest Corp | 試験装置及び試験方法 |
| DE112007000761T5 (de) | 2006-03-31 | 2009-04-02 | Anritsu Corp., Atsugi | Signalanalysevorrichtung |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19653429C2 (de) * | 1996-12-20 | 1998-10-15 | Siemens Ag | Verfahren zur Überprüfung der Funktionsfähigkeit einer Recheneinheit |
| JPH11163837A (ja) * | 1997-11-26 | 1999-06-18 | Ando Electric Co Ltd | モデム装置のビットエラー測定装置及びそのビットエラー測定方法 |
| JPH11163838A (ja) * | 1997-11-26 | 1999-06-18 | Ando Electric Co Ltd | モデム装置のビットエラー測定装置及びそのビットエラー測定方法 |
| JP3123975B2 (ja) * | 1998-04-23 | 2001-01-15 | 埼玉日本電気株式会社 | ビット誤り率測定方法および測定回路ならびに受信装置 |
| EP0961437A1 (en) * | 1998-05-29 | 1999-12-01 | Alcatel | Method for bit error rate measurements in a cell-based telecommunication system |
| US6643788B1 (en) * | 1998-11-30 | 2003-11-04 | Raytheon Company | Method for detecting a number of consecutive valid data frames and advancing into a lock mode to monitor synchronization patterns within a synchronization window |
| US6765954B1 (en) * | 1999-08-16 | 2004-07-20 | Globespanvirata, Inc. | System and method for implementing a delta-sigma modulator integrity supervisor |
| US6295614B1 (en) | 2000-03-02 | 2001-09-25 | Corning Incorporated | Apparatus for estimating bit error rate by sampling in WDM communication system |
| US6961879B1 (en) * | 2000-05-23 | 2005-11-01 | Zoran Corporation | Apparatus and method for counting error rates in an optical compact disc storage system |
| US6795941B2 (en) * | 2000-12-21 | 2004-09-21 | Honeywell International Inc. | Method for diagnosing a network |
| US6983403B2 (en) * | 2001-03-02 | 2006-01-03 | Luminous Networks, Inc. | Detecting bit errors in a communications system |
| EP1241483B1 (en) * | 2001-03-16 | 2004-05-19 | Agilent Technologies, Inc. (a Delaware corporation) | Bit error rate measurement |
| US6816988B2 (en) * | 2001-08-31 | 2004-11-09 | Agilent Technologies, Inc. | Method and system for minimal-time bit-error-rate testing |
| US7231558B2 (en) | 2002-03-18 | 2007-06-12 | Finisar Corporation | System and method for network error rate testing |
| US7032139B1 (en) * | 2002-03-18 | 2006-04-18 | Finisar Corporation | Bit error rate tester |
| EP1385014B1 (en) * | 2002-07-25 | 2006-02-08 | Agilent Technologies Inc. a Delaware Corporation | Signal sampling with sampling and reference paths |
| US7623783B2 (en) * | 2004-08-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | System and method of self-configuring optical communication channels between arrays of emitters and detectors |
| US7246274B2 (en) * | 2004-09-10 | 2007-07-17 | Rambus Inc. | Method and apparatus for estimating random jitter (RJ) and deterministic jitter (DJ) from bit error rate (BER) |
| US7853837B2 (en) * | 2004-09-10 | 2010-12-14 | Rambus Inc. | Memory controller and method for operating a memory controller having an integrated bit error rate circuit |
| US7386767B1 (en) * | 2004-10-05 | 2008-06-10 | Altera Corporation | Programmable bit error rate monitor for serial interface |
| DE102004050402A1 (de) * | 2004-10-15 | 2006-04-27 | Marconi Communications Gmbh | Verfahren und Vorrichtung zum Erkennen eines Störeffekts in einem Nachrichtenkanal |
| EP1653649A1 (en) * | 2004-10-28 | 2006-05-03 | Agilent Technologies, Inc. | System and method for determining the Bit Error Rate of a digital Signal |
| US20060200710A1 (en) * | 2005-03-04 | 2006-09-07 | Azea Networks, Ltd. | Bit error rate performance estimation and control |
| US8189686B2 (en) * | 2006-03-03 | 2012-05-29 | David John Boyes | Systems and methods for visualizing errors in video signals |
| US7932761B1 (en) * | 2009-02-09 | 2011-04-26 | Altera Corporation | Fine tuned pulse width modulation |
| US8335950B2 (en) * | 2009-08-12 | 2012-12-18 | Tektronix, Inc. | Test and measurement instrument with bit-error detection |
| US8627156B1 (en) * | 2010-10-26 | 2014-01-07 | Agilent Technologies, Inc. | Method and system of testing bit error rate using signal with mixture of scrambled and unscrambled bits |
| CN112534282A (zh) * | 2018-06-14 | 2021-03-19 | 特克特朗尼克公司 | 集成通信链路测试 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH531282A (de) * | 1970-04-29 | 1972-11-30 | Siemens Ag | Verfahren zum Messen der Bit- und Blockfehlerhäufigkeit mit wählbarer Blocklänge bei der Übertragung von binärcodierten Datenzeichen |
| US3851251A (en) * | 1971-10-25 | 1974-11-26 | Martin Marietta Corp | Receiver method and apparatus |
| US4385384A (en) * | 1977-06-06 | 1983-05-24 | Racal Data Communications Inc. | Modem diagnostic and control system |
| JPS63156444A (ja) * | 1986-12-19 | 1988-06-29 | Mitsubishi Electric Corp | 時分割多元接続システム用疑似ビツト誤り率測定回路 |
| JP2851879B2 (ja) * | 1989-09-19 | 1999-01-27 | 富士通株式会社 | データ通信装置 |
| US5305323A (en) * | 1992-06-25 | 1994-04-19 | Siemens Stromberg-Carlson | Technique for digitally detecting bit-error densities that occur in a serial bit stream |
| GB2281136B (en) * | 1993-08-11 | 1997-09-24 | Hewlett Packard Ltd | Bit error-rate testing |
-
1994
- 1994-02-09 JP JP6036527A patent/JPH07225263A/ja not_active Withdrawn
-
1995
- 1995-02-08 GB GB9502438A patent/GB2286473B/en not_active Expired - Fee Related
- 1995-02-09 US US08/386,660 patent/US5623497A/en not_active Expired - Fee Related
- 1995-02-09 FR FR9501495A patent/FR2716004B1/fr not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006003216A (ja) * | 2004-06-17 | 2006-01-05 | Advantest Corp | 試験装置及び試験方法 |
| JP4511880B2 (ja) * | 2004-06-17 | 2010-07-28 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| JP2006003331A (ja) * | 2004-06-21 | 2006-01-05 | Advantest Corp | 試験装置及び試験方法 |
| JP4511882B2 (ja) * | 2004-06-21 | 2010-07-28 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| JP2006030090A (ja) * | 2004-07-20 | 2006-02-02 | Advantest Corp | 試験装置及び試験方法 |
| DE112007000761T5 (de) | 2006-03-31 | 2009-04-02 | Anritsu Corp., Atsugi | Signalanalysevorrichtung |
| US8074127B2 (en) | 2006-03-31 | 2011-12-06 | Anritsu Corporation | Signal analyzing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2286473A (en) | 1995-08-16 |
| US5623497A (en) | 1997-04-22 |
| FR2716004A1 (fr) | 1995-08-11 |
| GB9502438D0 (en) | 1995-03-29 |
| GB2286473B (en) | 1997-07-30 |
| FR2716004B1 (fr) | 1998-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07225263A (ja) | ビット誤り測定器 | |
| US7002334B2 (en) | Jitter measuring apparatus and a testing apparatus | |
| US7574632B2 (en) | Strobe technique for time stamping a digital signal | |
| US6263463B1 (en) | Timing adjustment circuit for semiconductor test system | |
| JPH04320982A (ja) | 半導体電子回路 | |
| JPS6326874B2 (ja) | ||
| JP2003057314A (ja) | 遷移タイムスタンプを利用したディジタル・デバイスの試験装置および方法 | |
| US4968902A (en) | Unstable data recognition circuit for dual threshold synchronous data | |
| JP4152323B2 (ja) | 被測定ｌｓｉの試験装置 | |
| US7100099B2 (en) | Test apparatus | |
| US7187192B2 (en) | Semiconductor test device having clock recovery circuit | |
| US5610925A (en) | Failure analyzer for semiconductor tester | |
| KR20050085898A (ko) | 반도체 시험 장치 | |
| US6990416B2 (en) | Qualification signal measurement, trigger, and/or display system | |
| US20060047461A1 (en) | Non-deterministic protocol packet testing | |
| US6590509B2 (en) | Data recovery through event based equivalent time sampling | |
| JP3378647B2 (ja) | 半導体試験装置の論理比較回路 | |
| JPH10319089A (ja) | 半導体試験装置 | |
| JPH08279839A (ja) | 誤り検出器 | |
| JP3934384B2 (ja) | 半導体デバイス試験装置 | |
| US20060047463A1 (en) | Bit synchronization for high-speed serial device testing | |
| KR20000014979U (ko) | 디지털주파수검출기 | |
| US20210018536A1 (en) | Measurement device and measurement method with advanced trigger | |
| JP4162426B2 (ja) | 測定機の合否判定出力方法及び装置 | |
| JPS6021356B2 (ja) | 集積回路の測定装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |