JPH07225261A - 半導体試験装置用パターン発生器 - Google Patents
半導体試験装置用パターン発生器Info
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- JPH07225261A JPH07225261A JP6036526A JP3652694A JPH07225261A JP H07225261 A JPH07225261 A JP H07225261A JP 6036526 A JP6036526 A JP 6036526A JP 3652694 A JP3652694 A JP 3652694A JP H07225261 A JPH07225261 A JP H07225261A
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- pattern
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
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- G—PHYSICS
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- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 半導体試験装置内におけるパターン発生器の
回路規模を縮小し、能力の拡張が必要なときには、簡便
にして容易に行えるようにする。 【構成】 複数個に分けられたテストベクタ格納メモリ
２をアクセスするアドレス発生部10を、該テストベクタ
格納メモリ２に対応して１つづつ設け、APInc・９（制
御信号）１本のみを、シーケンスコントロールB・８か
ら分配し、パターンを発生させる構成。
回路規模を縮小し、能力の拡張が必要なときには、簡便
にして容易に行えるようにする。 【構成】 複数個に分けられたテストベクタ格納メモリ
２をアクセスするアドレス発生部10を、該テストベクタ
格納メモリ２に対応して１つづつ設け、APInc・９（制
御信号）１本のみを、シーケンスコントロールB・８か
ら分配し、パターンを発生させる構成。
Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置におけ
るパターン発生器の構成に関する。
るパターン発生器の構成に関する。
【０００２】
【従来の技術】図４は、半導体試験装置の一般的な構成
を示すブロック図である。また、図５は、従来技術のパ
ターン発生器１の構成を示すブロック図である。図５に
示すように、テストベクタ格納メモリ２の１〜ｎに対し
て、アドレス４を発生するシーケンスコントロール回路
A・３ と、そのアドレス４をテストベクタ格納メモリ２
に高速で与えるための複数個のフリップフロップ回路と
で、従来技術のパターン発生器は構成されている。
を示すブロック図である。また、図５は、従来技術のパ
ターン発生器１の構成を示すブロック図である。図５に
示すように、テストベクタ格納メモリ２の１〜ｎに対し
て、アドレス４を発生するシーケンスコントロール回路
A・３ と、そのアドレス４をテストベクタ格納メモリ２
に高速で与えるための複数個のフリップフロップ回路と
で、従来技術のパターン発生器は構成されている。
【０００３】つまり、テストベクタ格納メモリ２は、シ
ーケンスコントロール回路A・３ からフリップフロップ
回路５経由でアドレス４をうけとると、そのデータ６
を、テストベクタ出力７としてパターン発生器１から出
力する。しかし、テストベクタ格納メモリ２は、その容
量が数10Kワード〜数Mワードと深いため、アドレス幅
は、10〜30ビット程度のビット幅が必要であり、シーケ
ンスコントロール回路A ・３からテストベクタ格納メモ
リ２に至るまでのフリップフロップ回路５の個数が多く
なり、それがパターン発生器１の分配回路の規模を大き
くしてしまい、価格も高いものになるという欠点を有し
ていた。
ーケンスコントロール回路A・３ からフリップフロップ
回路５経由でアドレス４をうけとると、そのデータ６
を、テストベクタ出力７としてパターン発生器１から出
力する。しかし、テストベクタ格納メモリ２は、その容
量が数10Kワード〜数Mワードと深いため、アドレス幅
は、10〜30ビット程度のビット幅が必要であり、シーケ
ンスコントロール回路A ・３からテストベクタ格納メモ
リ２に至るまでのフリップフロップ回路５の個数が多く
なり、それがパターン発生器１の分配回路の規模を大き
くしてしまい、価格も高いものになるという欠点を有し
ていた。
【０００４】
【発明が解決しようとする課題】従来技術によれば、シ
ーケンスコントロール回路A・３ が発生するアドレス４
を、フリップフロップ回路５を経由させてそれぞれのテ
ストベクタ格納メモリ２に送り込み、そこからのデータ
をテストベクタ出力７として、それぞれに出力する構成
となっている。この構成だと、近時のように、そのメモ
リ容量が深くなってきている場合には、アドレス４のビ
ット幅をふやす必要がある。すなわち、フリップフロッ
プ回路５の段数を多く必要とするため、パターン発生器
１の回路規模を大きくしてしまい、かつ、容量を拡張す
る必要が生じた場合には簡便にはできないという問題点
を有していた。
ーケンスコントロール回路A・３ が発生するアドレス４
を、フリップフロップ回路５を経由させてそれぞれのテ
ストベクタ格納メモリ２に送り込み、そこからのデータ
をテストベクタ出力７として、それぞれに出力する構成
となっている。この構成だと、近時のように、そのメモ
リ容量が深くなってきている場合には、アドレス４のビ
ット幅をふやす必要がある。すなわち、フリップフロッ
プ回路５の段数を多く必要とするため、パターン発生器
１の回路規模を大きくしてしまい、かつ、容量を拡張す
る必要が生じた場合には簡便にはできないという問題点
を有していた。
【０００５】そこで、本発明では、メモリ容量が大きく
深い場合でも、その回路規模が大きく成らずに済み、か
つ、その容量を拡張する場合にも、容易に可能となる構
成を実現することを目的とした。
深い場合でも、その回路規模が大きく成らずに済み、か
つ、その容量を拡張する場合にも、容易に可能となる構
成を実現することを目的とした。
【０００６】
【課題を解決するための手段】一般に、パターン発生器
１では、ストレートにテストパターンを発生するNOP命
令、及び、ある１パターンを繰り返し発生するリピート
命令を行う場合とがある。本発明では、パターン発生器
１内の、複数個に分かれたテストパターンを格納してお
くメモリ、即ちテストベクタ格納メモリ２に対してアク
セスするためのアドレス発生部10を、各テストベクタ格
納メモリ２に対応して１つづつ持たせた。そして、アド
レス発生部10を制御する信号、即ちAPInc・９ のみを、
フリップフロップ回路５を経由してシーケンスコントロ
ールB・８ から分配する構成として、回路規模の縮小と
拡張時における簡便性とを実現した。
１では、ストレートにテストパターンを発生するNOP命
令、及び、ある１パターンを繰り返し発生するリピート
命令を行う場合とがある。本発明では、パターン発生器
１内の、複数個に分かれたテストパターンを格納してお
くメモリ、即ちテストベクタ格納メモリ２に対してアク
セスするためのアドレス発生部10を、各テストベクタ格
納メモリ２に対応して１つづつ持たせた。そして、アド
レス発生部10を制御する信号、即ちAPInc・９ のみを、
フリップフロップ回路５を経由してシーケンスコントロ
ールB・８ から分配する構成として、回路規模の縮小と
拡張時における簡便性とを実現した。
【０００７】
（1） 本発明による構成と、従来技術による構成とで
は、例えば、ビット幅30ビットで比較すると、回路規模
の相違を表すための１つの基準である回路の組み合わせ
個数が大きく異なる。つまり、従来技術によれば、90段
（フリップフロップ回路による分配回路数）×64（テス
トベクタ格納メモリ数）×30（ビット幅）＝172,800 個
のフリップフロップ回路が必要である。そして、本発明
による構成では、89段（フリップフロップ回路による分
配回路数）×64（アドレス発生部＋テストベクタ格納メ
モリのセット数）×１（アドレス発生部を制御する信
号）＋30（ビット幅）×64（＝アドレス発生部＋テスト
ベクタ格納メモリのセット数）＝7,616個のフリップフ
ロップ回路が必要となる。すなわち、172,800（従来技
術）：7,616（本発明）＝22.6：1 となり回路規模の
縮小が実現できるのである。
は、例えば、ビット幅30ビットで比較すると、回路規模
の相違を表すための１つの基準である回路の組み合わせ
個数が大きく異なる。つまり、従来技術によれば、90段
（フリップフロップ回路による分配回路数）×64（テス
トベクタ格納メモリ数）×30（ビット幅）＝172,800 個
のフリップフロップ回路が必要である。そして、本発明
による構成では、89段（フリップフロップ回路による分
配回路数）×64（アドレス発生部＋テストベクタ格納メ
モリのセット数）×１（アドレス発生部を制御する信
号）＋30（ビット幅）×64（＝アドレス発生部＋テスト
ベクタ格納メモリのセット数）＝7,616個のフリップフ
ロップ回路が必要となる。すなわち、172,800（従来技
術）：7,616（本発明）＝22.6：1 となり回路規模の
縮小が実現できるのである。
【０００８】（2） シーケンスコントロール部では、従
来技術においては、全てのアドレスをそこから発生さ
せ、フリップフロップ回路による分配網により、必要な
数のアドレス分、例えば、30ビット分を分配していた。
しかし、本発明によるシーケンスコントロール部では、
アドレス発生部とテストベクタ格納メモリをセットとし
て持ち、その中のアドレス発生部を制御するためのAPIn
c 信号１本のみを発生させることができる構成となって
いる。
来技術においては、全てのアドレスをそこから発生さ
せ、フリップフロップ回路による分配網により、必要な
数のアドレス分、例えば、30ビット分を分配していた。
しかし、本発明によるシーケンスコントロール部では、
アドレス発生部とテストベクタ格納メモリをセットとし
て持ち、その中のアドレス発生部を制御するためのAPIn
c 信号１本のみを発生させることができる構成となって
いる。
【０００９】
【実施例】図１は、本発明の実施例のパターン発生器１
の構成を示すブロック図である。図１に示すように、テ
ストベクタ格納メモリ２のn 個をアクセスするための、
アドレス発生部10を、同じくn個持ち、このアドレス発
生部10を制御する信号APInc・９を発生するシーケンス
コントロールB・８を設ける。そして、そのAPInc・９信
号のみを高速に与えるための複数個のフリップフロップ
回路５から構成されている。
の構成を示すブロック図である。図１に示すように、テ
ストベクタ格納メモリ２のn 個をアクセスするための、
アドレス発生部10を、同じくn個持ち、このアドレス発
生部10を制御する信号APInc・９を発生するシーケンス
コントロールB・８を設ける。そして、そのAPInc・９信
号のみを高速に与えるための複数個のフリップフロップ
回路５から構成されている。
【００１０】図２には、本発明の実施例によるパターン
発生器１のタイミングチャートを示す。アドレス発生部
10は、プラス１ができるインクリメントカウンタで構成
されており、APInc・９ 信号が、ハイレベルを受け取る
と、テストベクタ格納メモリ２へのアドレス（B点12）
がプラス１されNOP命令、即ちストレートにテストパタ
ーンを発生する命令が実現できる。また、APInc・９ 信
号がローレベルを受け取ると、アドレス発生部10はプラ
ス１せず、前に発生したアドレスをそのままホールドし
ているためにリピート命令、即ち、ある１パターンを繰
り返し発生する命令が実現できる。
発生器１のタイミングチャートを示す。アドレス発生部
10は、プラス１ができるインクリメントカウンタで構成
されており、APInc・９ 信号が、ハイレベルを受け取る
と、テストベクタ格納メモリ２へのアドレス（B点12）
がプラス１されNOP命令、即ちストレートにテストパタ
ーンを発生する命令が実現できる。また、APInc・９ 信
号がローレベルを受け取ると、アドレス発生部10はプラ
ス１せず、前に発生したアドレスをそのままホールドし
ているためにリピート命令、即ち、ある１パターンを繰
り返し発生する命令が実現できる。
【００１１】図３は、本発明の実施例のシーケンスコン
トロールB・８ 部の詳細を示すブロック図である。シー
ケンスコントロールB・８ は、シーケンスが格納されて
いるメモリ14と、そのシーケンス格納メモリ14をアクセ
スするためのシーケンスアドレス発生器13と、シーケン
ス格納メモリ14からのリピート回数を、１つづつマイナ
スして計数していく、すなわち減算していくリピートカ
ウンタ15と、さらに、カウントした値が“１”となった
ことを検出するONE 検出回路16から構成される。
トロールB・８ 部の詳細を示すブロック図である。シー
ケンスコントロールB・８ は、シーケンスが格納されて
いるメモリ14と、そのシーケンス格納メモリ14をアクセ
スするためのシーケンスアドレス発生器13と、シーケン
ス格納メモリ14からのリピート回数を、１つづつマイナ
スして計数していく、すなわち減算していくリピートカ
ウンタ15と、さらに、カウントした値が“１”となった
ことを検出するONE 検出回路16から構成される。
【００１２】つまり、図３によれば、シーケンス格納メ
モリ14のリピート命令のリピート値が、リピートカウン
タ15に取り込まれ当該カウンタ15がデクリメント、即
ち、減算していって、ONE検出回路16が“１”を検出し
た場合に、APInc・９信号が出力される。また、APInc・
９ 信号は、シーケンスアドレス発生器13にも与えられ
るので、アドレス４はプラス１され、シーケンス格納メ
モリ14に、次のアドレス４を与えることになる。なお、
NOP 命令の場合には、リピート値に“１”を設定する。
そして、カウンタ15の出力は、即時“１”が出力され、
ONE 検出回路16がこれを検出し、APInc・９ 信号を出力
する。これにより、NOP 動作は実行される。
モリ14のリピート命令のリピート値が、リピートカウン
タ15に取り込まれ当該カウンタ15がデクリメント、即
ち、減算していって、ONE検出回路16が“１”を検出し
た場合に、APInc・９信号が出力される。また、APInc・
９ 信号は、シーケンスアドレス発生器13にも与えられ
るので、アドレス４はプラス１され、シーケンス格納メ
モリ14に、次のアドレス４を与えることになる。なお、
NOP 命令の場合には、リピート値に“１”を設定する。
そして、カウンタ15の出力は、即時“１”が出力され、
ONE 検出回路16がこれを検出し、APInc・９ 信号を出力
する。これにより、NOP 動作は実行される。
【００１３】
【発明の効果】本発明は、以上説明した用に構成されて
いるので、以下に記載するような効果を奏する。 （1）アドレス発生部を制御するためのAPInc・９信号の
みを、フリップフロップ回路を経由させて、アドレス発
生部に分配するだけで良いという構成としたことで、従
来技術に比較して、信号を分配するための回路規模が極
めて小さくて済むパターン発生器が実現できた。 （2）従って、回路規模が小さくなった分、低価格が実
現できた。 （3） また、本発明の構成によれば、能力を拡張したい
場合には、拡張せねばならないアドレス幅、即ちビット
幅分だけ、メモリ容量を増やし、アドレス発生部及びテ
ストベクタ格納メモリを増設すればよく、拡張に要する
作業が簡便容易となった。
いるので、以下に記載するような効果を奏する。 （1）アドレス発生部を制御するためのAPInc・９信号の
みを、フリップフロップ回路を経由させて、アドレス発
生部に分配するだけで良いという構成としたことで、従
来技術に比較して、信号を分配するための回路規模が極
めて小さくて済むパターン発生器が実現できた。 （2）従って、回路規模が小さくなった分、低価格が実
現できた。 （3） また、本発明の構成によれば、能力を拡張したい
場合には、拡張せねばならないアドレス幅、即ちビット
幅分だけ、メモリ容量を増やし、アドレス発生部及びテ
ストベクタ格納メモリを増設すればよく、拡張に要する
作業が簡便容易となった。
【図１】本発明の実施例のパターン発生器の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の実施例によるパターン発生器のタイミ
ングチャート図である。
ングチャート図である。
【図３】本発明の実施例のシーケンスコントロール部の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】半導体試験装置の一般的な構成を示すブロック
図である。
図である。
【図５】従来技術のパターン発生器の構成を示すブロッ
ク図である。
ク図である。
１ パターン発生器 ２ テストベクタ格納メモリ ３ シーケンスコントロールA ４ アドレス ５ フリップフロップ回路 ６ データ ７ テストベクタ出力 ８ シーケンスコントロールB ９ APInc 10 アドレス発生部 11 A点 12 B点 13 シーケンスアドレス発生器 14 シーケンス格納メモリ 15 リピートカウンタ 16 ONE検出回路 17 C点
Claims (1)
- 【請求項１】 メモリの容量の深さに応じて複数個に分
けられたテストベクタ格納メモリ（２）をアクセスする
アドレス発生部（10）を、該テストベクタ格納メモリ
（２）に対応して１つづつ設け、制御信号のAPInc
（９）一本のみを発生する、シーケンスコントロールB
（８）を設け、当該APInc （９）信号を分配し、これを
アドレス発生部（10）に対応してそれぞれ入力するため
のフリップフロップ回路（５）を設け、以上を具備する
ことを特徴とする、半導体試験装置用パターン発生器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036526A JPH07225261A (ja) | 1994-02-09 | 1994-02-09 | 半導体試験装置用パターン発生器 |
| DE19502828A DE19502828C2 (de) | 1994-02-09 | 1995-01-30 | Testmustergenerator für ein Halbleiterschaltungs-Testgerät |
| KR1019950002048A KR950025447A (ko) | 1994-02-09 | 1995-02-06 | 반도체 시험장치용 패턴 발생기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036526A JPH07225261A (ja) | 1994-02-09 | 1994-02-09 | 半導体試験装置用パターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07225261A true JPH07225261A (ja) | 1995-08-22 |
Family
ID=12472248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6036526A Pending JPH07225261A (ja) | 1994-02-09 | 1994-02-09 | 半導体試験装置用パターン発生器 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH07225261A (ja) |
| KR (1) | KR950025447A (ja) |
| DE (1) | DE19502828C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990023805A (ko) * | 1997-08-26 | 1999-03-25 | 윤종용 | 압축된 디지털 테스트데이터를 이용한 ｉｃ칩 검사장치 및 이 검사장치를 이용한 ｉｃ칩 검사방법 |
| KR100379721B1 (ko) * | 2001-05-23 | 2003-04-10 | 송동섭 | 경계주사 테스트용 테스트벡터의 생성방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0750159B2 (ja) * | 1985-10-11 | 1995-05-31 | 株式会社日立製作所 | テストパタ−ン発生装置 |
| JPH02181677A (ja) * | 1989-01-06 | 1990-07-16 | Sharp Corp | Ｌｓｉのテストモード切替方式 |
| WO1990015999A1 (en) * | 1989-06-16 | 1990-12-27 | Advantest Corporation | Test pattern generator |
| EP0432292A1 (en) * | 1989-12-12 | 1991-06-19 | Advantest Corporation | Logic IC tester |
| JPH04147069A (ja) * | 1990-10-09 | 1992-05-20 | Yokogawa Hewlett Packard Ltd | テスト波形生成器 |
-
1994
- 1994-02-09 JP JP6036526A patent/JPH07225261A/ja active Pending
-
1995
- 1995-01-30 DE DE19502828A patent/DE19502828C2/de not_active Expired - Fee Related
- 1995-02-06 KR KR1019950002048A patent/KR950025447A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990023805A (ko) * | 1997-08-26 | 1999-03-25 | 윤종용 | 압축된 디지털 테스트데이터를 이용한 ｉｃ칩 검사장치 및 이 검사장치를 이용한 ｉｃ칩 검사방법 |
| KR100379721B1 (ko) * | 2001-05-23 | 2003-04-10 | 송동섭 | 경계주사 테스트용 테스트벡터의 생성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19502828C2 (de) | 1999-04-29 |
| KR950025447A (ko) | 1995-09-15 |
| DE19502828A1 (de) | 1995-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030708 |