JP3316876B2 - データ圧縮用アドレス発生回路 - Google Patents
データ圧縮用アドレス発生回路Info
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- Japan
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- signal
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- address generation
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、不良解析メモリに格
納されているデータを、任意の圧縮率で高速にＣＰＵに
取り込むデータ圧縮用アドレス発生回路についてのもの
である。
納されているデータを、任意の圧縮率で高速にＣＰＵに
取り込むデータ圧縮用アドレス発生回路についてのもの
である。
【０００２】
【従来の技術】従来は、不良解析メモリに格納されてい
るデータの全アドレス分をＣＰＵに取り込んだ後、ソフ
トウエアで圧縮率に対応したデータに変換している。
るデータの全アドレス分をＣＰＵに取り込んだ後、ソフ
トウエアで圧縮率に対応したデータに変換している。
【０００３】
【発明が解決しようとする課題】従来技術では、ソフト
ウエアでデータ変換をするので、すべてのデータを取り
込む時間と処理時間が長い。この発明は、大容量のメモ
リデバイスの不良解析をするときに、アドレス圧縮率を
アドレス発生回路で設定することにより、ＣＰＵのアク
セス時間を短縮し、不良解析の処理を早くするデータ圧
縮用アドレス発生回路の提供を目的とする。
ウエアでデータ変換をするので、すべてのデータを取り
込む時間と処理時間が長い。この発明は、大容量のメモ
リデバイスの不良解析をするときに、アドレス圧縮率を
アドレス発生回路で設定することにより、ＣＰＵのアク
セス時間を短縮し、不良解析の処理を早くするデータ圧
縮用アドレス発生回路の提供を目的とする。
【０００４】
【課題を解決するための手段】この目的を達成するた
め、この発明では、Ｘアドレス発生回路１０とＹアドレ
ス発生回路２０とＸＹアドレス発生制御回路３０と不良
解析メモリ４０とを備え、Ｘアドレス発生回路１０とＹ
アドレス発生回路２０とはスタートアドレス信号Ｂと加
算器５の出力をアドレスロードセル信号Ｆでセレクトす
るセレクタ２と、セレクタ２のセレクト信号を保持する
ＦＦ３Ａと、ＦＦ３Ａの保持データをロードデータと
し、インクリメントアドレスを発生するアップカウンタ
４と、アドレス圧縮率信号ＣとＦＦ３Ａの保持データを
加算する加算器５と、アドレス圧縮率信号Ｃをロードデ
ータとし、アップカウンタ４と同時に動作し、アドレス
キャリー信号Ｌを出力するダウンカウンタ６と、エンド
アドレスＡとアップカウンタ４の出力を比較し、最終ア
ドレスを検出する比較器１とで構成され、ＸＹアドレス
発生制御回路３０はＸアドレス発生回路１０とＹアドレ
ス発生回路２０のアドレスエンド信号Ｊとアドレスキャ
リー信号Ｌを入力とし、Ｘアドレス発生回路１０とＹア
ドレス発生回路２０を制御し、不良解析メモリ４０はＸ
アドレス発生回路１０とＹアドレス発生回路２０のアド
レス信号Ｋを入力とする。
め、この発明では、Ｘアドレス発生回路１０とＹアドレ
ス発生回路２０とＸＹアドレス発生制御回路３０と不良
解析メモリ４０とを備え、Ｘアドレス発生回路１０とＹ
アドレス発生回路２０とはスタートアドレス信号Ｂと加
算器５の出力をアドレスロードセル信号Ｆでセレクトす
るセレクタ２と、セレクタ２のセレクト信号を保持する
ＦＦ３Ａと、ＦＦ３Ａの保持データをロードデータと
し、インクリメントアドレスを発生するアップカウンタ
４と、アドレス圧縮率信号ＣとＦＦ３Ａの保持データを
加算する加算器５と、アドレス圧縮率信号Ｃをロードデ
ータとし、アップカウンタ４と同時に動作し、アドレス
キャリー信号Ｌを出力するダウンカウンタ６と、エンド
アドレスＡとアップカウンタ４の出力を比較し、最終ア
ドレスを検出する比較器１とで構成され、ＸＹアドレス
発生制御回路３０はＸアドレス発生回路１０とＹアドレ
ス発生回路２０のアドレスエンド信号Ｊとアドレスキャ
リー信号Ｌを入力とし、Ｘアドレス発生回路１０とＹア
ドレス発生回路２０を制御し、不良解析メモリ４０はＸ
アドレス発生回路１０とＹアドレス発生回路２０のアド
レス信号Ｋを入力とする。
【０００５】
【作用】次に、この発明によるデータ圧縮用アドレス発
生回路の構成を図１により説明する。図１の１０はＸア
ドレス発生回路、２０はＹアドレス発生回路、３０はＸ
Ｙアドレス発生制御回路、４０は不良解析メモリ、５０
はＣＰＵである。Ｘアドレス発生回路１０とＹアドレス
発生回路２０は後述する図２のアドレス発生回路と同じ
ものである。すなわち、図１は図２のアドレス発生回路
を２組使用し、１つをＸアドレス発生回路１０とし、他
の１つをＹアドレス発生回路２０としたものである。
生回路の構成を図１により説明する。図１の１０はＸア
ドレス発生回路、２０はＹアドレス発生回路、３０はＸ
Ｙアドレス発生制御回路、４０は不良解析メモリ、５０
はＣＰＵである。Ｘアドレス発生回路１０とＹアドレス
発生回路２０は後述する図２のアドレス発生回路と同じ
ものである。すなわち、図１は図２のアドレス発生回路
を２組使用し、１つをＸアドレス発生回路１０とし、他
の１つをＹアドレス発生回路２０としたものである。
【０００６】ＸスタートアドレスをＳＸ、Ｙスタートア
ドレスをＳＹ、Ｘアドレス圧縮率１／ａ、Ｙアドレス圧
縮率１／ｂ、ＸエンドアドレスをＥＸ、Ｙエンドアドレ
スをＥＹとする。ＸＹアドレス発生制御回路３０はＸア
ドレス発生回路１０とＹアドレス発生回路２０のアドレ
スエンド信号Ｊとアドレスキャリー信号Ｌを入力とし、
Ｘアドレス発生回路１０とＹアドレス発生回路２０を制
御し、不良解析メモリ４０はＸアドレス発生回路１０と
Ｙアドレス発生回路２０のアドレス信号Ｋを入力とす
る。
ドレスをＳＹ、Ｘアドレス圧縮率１／ａ、Ｙアドレス圧
縮率１／ｂ、ＸエンドアドレスをＥＸ、Ｙエンドアドレ
スをＥＹとする。ＸＹアドレス発生制御回路３０はＸア
ドレス発生回路１０とＹアドレス発生回路２０のアドレ
スエンド信号Ｊとアドレスキャリー信号Ｌを入力とし、
Ｘアドレス発生回路１０とＹアドレス発生回路２０を制
御し、不良解析メモリ４０はＸアドレス発生回路１０と
Ｙアドレス発生回路２０のアドレス信号Ｋを入力とす
る。
【０００７】次に、図１のＸアドレス発生回路１０とＹ
アドレス発生回路２０の構成を図２により説明する。図
２の１は比較器、２はセレクタ、３Ａ〜３ＣはＦＦ（フ
リップフロップ）、４はアップカウンタ、５は加算器、
６はダウンカウンタ、７は反転器、８はＮＯＲゲート、
９はＡＮＤゲートであり、Ａ〜Ｉは入力側の信号、Ｊ〜
Ｌは出力側の信号である。
アドレス発生回路２０の構成を図２により説明する。図
２の１は比較器、２はセレクタ、３Ａ〜３ＣはＦＦ（フ
リップフロップ）、４はアップカウンタ、５は加算器、
６はダウンカウンタ、７は反転器、８はＮＯＲゲート、
９はＡＮＤゲートであり、Ａ〜Ｉは入力側の信号、Ｊ〜
Ｌは出力側の信号である。
【０００８】次に、図２の作用を説明する。セレクタ２
は、スタートアドレス信号Ｂと加算器５によって演算さ
れたデータをアドレスロードセル信号Ｆでセレクトす
る。ＦＦ３Ａはセレクタ２のセレクト信号を保持する。
ＦＦ３Ａの保持データはアップカウンタ４のロードデー
タとなる。
は、スタートアドレス信号Ｂと加算器５によって演算さ
れたデータをアドレスロードセル信号Ｆでセレクトす
る。ＦＦ３Ａはセレクタ２のセレクト信号を保持する。
ＦＦ３Ａの保持データはアップカウンタ４のロードデー
タとなる。
【０００９】加算器５によって演算されるデータは、ア
ドレス圧縮率信号ＣとＦＦ３Ａに保持されているデー
タ、すなわちアップカウンタ４にロードしたデータの加
算データになる。すなわち、アップカウンタ４のロード
データは、スタートアドレス信号Ｂか、前回のアップカ
ウンタ４のロードデータにアドレス圧縮率Ｃを加算した
データをセレクトすることができ、それはアドレスロー
ドセル信号Ｆで制御される。
ドレス圧縮率信号ＣとＦＦ３Ａに保持されているデー
タ、すなわちアップカウンタ４にロードしたデータの加
算データになる。すなわち、アップカウンタ４のロード
データは、スタートアドレス信号Ｂか、前回のアップカ
ウンタ４のロードデータにアドレス圧縮率Ｃを加算した
データをセレクトすることができ、それはアドレスロー
ドセル信号Ｆで制御される。
【００１０】ＦＦ３Ａにロードデータを書き換えるの
は、アドレスロードイネーブル信号Ｈによって制御す
る。ＦＦ３Ａに保持したデータをアップカウンタ４にア
ドレスロード信号Ｉによりロードし、クロックＥとクロ
ックＥイネーブル信号Ｇよりアップカウンタ４のカウン
トアップ動作を制御する。アップカウンタ４からの出力
信号がアドレス発生回路で制御されたアドレス信号Ｋと
なる。
は、アドレスロードイネーブル信号Ｈによって制御す
る。ＦＦ３Ａに保持したデータをアップカウンタ４にア
ドレスロード信号Ｉによりロードし、クロックＥとクロ
ックＥイネーブル信号Ｇよりアップカウンタ４のカウン
トアップ動作を制御する。アップカウンタ４からの出力
信号がアドレス発生回路で制御されたアドレス信号Ｋと
なる。
【００１１】アップカウンタ４と同時に動作するダウン
カウンタ６は、アドレス圧縮率信号Ｃがロードデータと
なり、制御方法はアップカウンタ４と同様であり、出力
データが「１」かどうかを反転器７とＮＯＲゲート８に
より判定して、アドレスキャリー信号Ｌを出力する。こ
れは、アドレス圧縮率信号Ｃに対応したアドレス数をダ
ウンカウントしていることになる。アップカウンタ４の
出力信号と、エンドアドレス信号Ａを比較器１で比較
し、エンドアドレス信号Ａにより任意のアドレスポイン
トでアドレスエンド信号Ｊを出力させる。
カウンタ６は、アドレス圧縮率信号Ｃがロードデータと
なり、制御方法はアップカウンタ４と同様であり、出力
データが「１」かどうかを反転器７とＮＯＲゲート８に
より判定して、アドレスキャリー信号Ｌを出力する。こ
れは、アドレス圧縮率信号Ｃに対応したアドレス数をダ
ウンカウントしていることになる。アップカウンタ４の
出力信号と、エンドアドレス信号Ａを比較器１で比較
し、エンドアドレス信号Ａにより任意のアドレスポイン
トでアドレスエンド信号Ｊを出力させる。
【００１２】次に、図１の動作を図３により説明する。
図３は図１の動作内容を不良解析メモリのアドレスの動
きとして示す図である。Ｘアドレス発生回路１０、Ｙア
ドレス発生回路２０のＦＦ３Ａにそれぞれスタートアド
レスＳＸ・ＳＹを保持し、それぞれＦＦ３Ａのデータを
アップカウンタ４にロードする。Ｘアドレス圧縮率１／
ａ、Ｙアドレス圧縮率１／ｂなので、Ｘアドレス圧縮率
信号はａ、Ｙアドレス圧縮率信号はｂとなり、そのとき
のダウンカウンタ６には、それぞれａとｂがロードされ
る。したがって、図３の（Ｓ）のアドレスをアクセスし
ていることになる。
図３は図１の動作内容を不良解析メモリのアドレスの動
きとして示す図である。Ｘアドレス発生回路１０、Ｙア
ドレス発生回路２０のＦＦ３Ａにそれぞれスタートアド
レスＳＸ・ＳＹを保持し、それぞれＦＦ３Ａのデータを
アップカウンタ４にロードする。Ｘアドレス圧縮率１／
ａ、Ｙアドレス圧縮率１／ｂなので、Ｘアドレス圧縮率
信号はａ、Ｙアドレス圧縮率信号はｂとなり、そのとき
のダウンカウンタ６には、それぞれａとｂがロードされ
る。したがって、図３の（Ｓ）のアドレスをアクセスし
ていることになる。
【００１３】Ｘアドレス発生回路１０を図３のまで、
Ｘアドレスをインクリメントさせる。そのときＸアドレ
ス発生回路１０からＸアドレスキャリー信号が出力され
る。この信号をＸＹアドレス発生制御回路３０により、
Ｘアドレス発生回路１０は、アップカウンタ４にＦＦ３
Ａに保持しているデータすなわちＳＸを、ダウンカウン
タ６にＸアドレス圧縮率信号ａをロードし、Ｙアドレス
発生回路２０は、アップカウンタ４、ダウンカウンタ６
をそれぞれインクリメントさせ、図３ののアドレスを
アクセスすることになる。
Ｘアドレスをインクリメントさせる。そのときＸアドレ
ス発生回路１０からＸアドレスキャリー信号が出力され
る。この信号をＸＹアドレス発生制御回路３０により、
Ｘアドレス発生回路１０は、アップカウンタ４にＦＦ３
Ａに保持しているデータすなわちＳＸを、ダウンカウン
タ６にＸアドレス圧縮率信号ａをロードし、Ｙアドレス
発生回路２０は、アップカウンタ４、ダウンカウンタ６
をそれぞれインクリメントさせ、図３ののアドレスを
アクセスすることになる。
【００１４】この動作を繰り返し、図３ののアドレス
をアクセスしたときに、Ｙアドレス発生回路２０から、
Ｙアドレスキャリー信号が出力され、図３ののアドレ
スをアクセスしたときに、Ｘアドレス発生回路１０から
Ｘアドレスキャリー信号も出力されるため、この２つの
信号をＸＹアドレス発生制御回路３０により、Ｘアドレ
ス発生回路１０は、アドレス圧縮率信号ａとＦＦ３Ａに
保持しているデータすなわちＳＸとの加算したデータを
ＦＦ３Ａに保持し、アップカウンタ４にＦＦ３Ａのデー
タを、またダウンカウンタ６にＸアドレス圧縮率信号ａ
をロードする。
をアクセスしたときに、Ｙアドレス発生回路２０から、
Ｙアドレスキャリー信号が出力され、図３ののアドレ
スをアクセスしたときに、Ｘアドレス発生回路１０から
Ｘアドレスキャリー信号も出力されるため、この２つの
信号をＸＹアドレス発生制御回路３０により、Ｘアドレ
ス発生回路１０は、アドレス圧縮率信号ａとＦＦ３Ａに
保持しているデータすなわちＳＸとの加算したデータを
ＦＦ３Ａに保持し、アップカウンタ４にＦＦ３Ａのデー
タを、またダウンカウンタ６にＸアドレス圧縮率信号ａ
をロードする。
【００１５】Ｙアドレス発生回路２０は、アップカウン
タ４にＦＦ３Ａに保持しているデータすなわちＳＹを、
ダウンカウンタ６にＹアドレス圧縮率信号ｂをロードす
る。したがって、図３ののアドレスをアクセスするこ
とになる。ブロック（Ａ）と同様にアドレスを動かして
いき、ブロック（Ｃ）ののアドレスをアクセスしたと
きに、Ｘアドレスキャリー信号、Ｙアドレスキャリー信
号、Ｘアドレスエンド信号がアドレス発生回路１０・２
０から出力される。この３つの信号をＸＹアドレス発生
制御回路３０によって、Ｘアドレス発生回路１０は、Ｘ
スタートアドレスＳＸをＦＦ３Ａに保持し、アップカウ
ンタ４にＦＦ３Ａのデータを、ダウンカウンタ６にＸア
ドレス圧縮率ａをロードする。
タ４にＦＦ３Ａに保持しているデータすなわちＳＹを、
ダウンカウンタ６にＹアドレス圧縮率信号ｂをロードす
る。したがって、図３ののアドレスをアクセスするこ
とになる。ブロック（Ａ）と同様にアドレスを動かして
いき、ブロック（Ｃ）ののアドレスをアクセスしたと
きに、Ｘアドレスキャリー信号、Ｙアドレスキャリー信
号、Ｘアドレスエンド信号がアドレス発生回路１０・２
０から出力される。この３つの信号をＸＹアドレス発生
制御回路３０によって、Ｘアドレス発生回路１０は、Ｘ
スタートアドレスＳＸをＦＦ３Ａに保持し、アップカウ
ンタ４にＦＦ３Ａのデータを、ダウンカウンタ６にＸア
ドレス圧縮率ａをロードする。
【００１６】Ｙアドレス発生回路２０は、アドレス圧縮
率信号ｂとＦＦ３Ａに保持しているデータ、すなわちＳ
Ｙを加算したデータをＦＦ３Ａに保持し、アップカウン
タ４にＦＦ３Ａのデータを、ダウンカウンタ６にＹアド
レス圧縮率ｂをロードする。したがって、図３ののア
ドレスをアクセスすることになる。
率信号ｂとＦＦ３Ａに保持しているデータ、すなわちＳ
Ｙを加算したデータをＦＦ３Ａに保持し、アップカウン
タ４にＦＦ３Ａのデータを、ダウンカウンタ６にＹアド
レス圧縮率ｂをロードする。したがって、図３ののア
ドレスをアクセスすることになる。
【００１７】これらの動作を繰り返し、図３のブロック
（Ｆ）の（Ｅ）まで、アドレスをインクリメントさせ
る。Ｅのアドレスをアクセスしているときは、Ｘアドレ
スキャリー信号、Ｘアドレスエンド信号、Ｙアドレスキ
ャリー信号、Ｙアドレスエンド信号が出力され、この４
つの信号をコントロール回路３０によりアドレスインク
リメント動作をストップさせる。このように、Ｘアドレ
スをａアドレス分、Ｙアドレスをｂアドレス分のブロッ
クを１アドレス分として、不良解析メモリ４０のデータ
をＣＰＵ５０に取り込む。
（Ｆ）の（Ｅ）まで、アドレスをインクリメントさせ
る。Ｅのアドレスをアクセスしているときは、Ｘアドレ
スキャリー信号、Ｘアドレスエンド信号、Ｙアドレスキ
ャリー信号、Ｙアドレスエンド信号が出力され、この４
つの信号をコントロール回路３０によりアドレスインク
リメント動作をストップさせる。このように、Ｘアドレ
スをａアドレス分、Ｙアドレスをｂアドレス分のブロッ
クを１アドレス分として、不良解析メモリ４０のデータ
をＣＰＵ５０に取り込む。
【００１８】次に、図１の他の実施例の構成図を図４に
より説明する。図４はＸスタートアドレスを「０」、Ｙ
スタートアドレスを「０」、Ｘエンドアドレスを
「５」、Ｙエンドアドレスを「３」、Ｘアドレス圧縮率
を１／３、Ｙアドレス圧縮率を１／２とした場合のデー
タ圧縮用アドレス発生回路である。図４の３１〜３４は
ＡＮＤゲート、３５は反転器であり、その他は図１と同
じものである。
より説明する。図４はＸスタートアドレスを「０」、Ｙ
スタートアドレスを「０」、Ｘエンドアドレスを
「５」、Ｙエンドアドレスを「３」、Ｘアドレス圧縮率
を１／３、Ｙアドレス圧縮率を１／２とした場合のデー
タ圧縮用アドレス発生回路である。図４の３１〜３４は
ＡＮＤゲート、３５は反転器であり、その他は図１と同
じものである。
【００１９】Ｘアドレス圧縮率が１／３、Ｙアドレス圧
縮率が１／２ということは、Ｘアドレスが３アドレス分
と、Ｙアドレスが２アドレス分のブロックが１アドレス
分ということになり、図５のようなアドレスの動作を図
４のデータ圧縮用アドレス発生回路により実現する。
縮率が１／２ということは、Ｘアドレスが３アドレス分
と、Ｙアドレスが２アドレス分のブロックが１アドレス
分ということになり、図５のようなアドレスの動作を図
４のデータ圧縮用アドレス発生回路により実現する。
【００２０】図４は、Ｘアドレス発生回路１０と、Ｙア
ドレス発生回路２０の出力信号であるＸアドレスキャリ
ー信号、Ｘアドレスエンド信号、Ｙアドレスキャリー信
号、Ｙアドレスエンド信号から、Ｘアドレス発生回路１
０とＹアドレス発生回路２０の制御信号をＡＮＤゲート
３１〜３４と反転器３５で発生させ、データ圧縮用アド
レス発生回路を実現したものである。
ドレス発生回路２０の出力信号であるＸアドレスキャリ
ー信号、Ｘアドレスエンド信号、Ｙアドレスキャリー信
号、Ｙアドレスエンド信号から、Ｘアドレス発生回路１
０とＹアドレス発生回路２０の制御信号をＡＮＤゲート
３１〜３４と反転器３５で発生させ、データ圧縮用アド
レス発生回路を実現したものである。
【００２１】次に、図５のタイミングチャートを図６に
示す。図６のアはＸアドレス出力信号とＹアドレス出力
信号の関係である。イ〜ソは図１を参照して説明する。
図６のイ〜オとコとサはＸアドレス発生回路１０の動作
であり、カ〜ケとシとスはＹアドレス発生回路２０の動
作を説明している。図６のセはクロックＤの波形であ
り、ソはクロックＥの波形である。図１に示すように、
図６のコ〜スは図６ソのタイミングで出力され、図４の
ゲート回路をとおり、図６のイ〜ケに示す波形で出力さ
れる。
示す。図６のアはＸアドレス出力信号とＹアドレス出力
信号の関係である。イ〜ソは図１を参照して説明する。
図６のイ〜オとコとサはＸアドレス発生回路１０の動作
であり、カ〜ケとシとスはＹアドレス発生回路２０の動
作を説明している。図６のセはクロックＤの波形であ
り、ソはクロックＥの波形である。図１に示すように、
図６のコ〜スは図６ソのタイミングで出力され、図４の
ゲート回路をとおり、図６のイ〜ケに示す波形で出力さ
れる。
【００２２】
【発明の効果】この発明によれば、大容量のメモリデバ
イスの不良解析をするときに、アドレス発生器をＸアド
レス側とＹアドレス側にそれぞれ備え、アドレスの圧縮
率をアドレス発生回路内で設定することにより、ＣＰＵ
のデータ変換にかかる処理時間が短くなり、不良解析の
処理を早くすることができる。
イスの不良解析をするときに、アドレス発生器をＸアド
レス側とＹアドレス側にそれぞれ備え、アドレスの圧縮
率をアドレス発生回路内で設定することにより、ＣＰＵ
のデータ変換にかかる処理時間が短くなり、不良解析の
処理を早くすることができる。
【図１】この発明によるデータ圧縮用アドレス発生回路
の構成図である。
の構成図である。
【図２】図１のＸアドレス発生回路１０とＹアドレス発
生回路２０の構成図である。
生回路２０の構成図である。
【図３】図１の動作内容を不良解析メモリのアドレスの
動きとして示す図である。
動きとして示す図である。
【図４】図１の他の実施例の構成図である。
【図５】図４の作用説明図である。
【図６】図４のタイムチャートである。
１ 比較器 ２ セレクタ ３Ａ〜３Ｃ ＦＦ ４ アップカウンタ ５ 加算器 ６ ダウンカウンタ ７ 反転器 ８ ＮＯＲゲート ９ ＡＮＤゲート １０ Ｘアドレス発生回路 ２０ Ｙアドレス発生回路 ３０ ＸＹアドレス発生制御回路 ４０ 不良解析メモリ ５０ ＣＰＵ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 330 G01R 31/28 G11C 29/00 655
Claims (1)
- 【請求項１】 Ｘアドレス発生回路(10)とＹアドレス発
生回路(20)とＸＹアドレス発生制御回路(30)と不良解析
メモリ(40)とを備え、 Ｘアドレス発生回路(10)とＹアドレス発生回路(20)とは
スタートアドレス信号Ｂと加算器(5) の出力をアドレス
ロードセル信号Ｆでセレクトするセレクタ(2)と、セレ
クタ(2) のセレクト信号を保持するＦＦ(3A)と、ＦＦ(3
A)の保持データをロードデータとし、インクリメントア
ドレスを発生するアップカウンタ(4) と、アドレス圧縮
率信号ＣとＦＦ(3A)の保持データを加算する加算器(5)
と、アドレス圧縮率信号Ｃをロードデータとし、アップ
カウンタ(4) と同時に動作し、アドレスキャリー信号Ｌ
を出力するダウンカウンタ(6) と、エンドアドレスＡと
アップカウンタ(4) の出力を比較し、最終アドレスを検
出する比較器(1) とで構成され、 ＸＹアドレス発生制御回路(30)はＸアドレス発生回路(1
0)とＹアドレス発生回路(20)のアドレスエンド信号Ｊと
アドレスキャリー信号Ｌを入力とし、Ｘアドレス発生回
路(10)とＹアドレス発生回路(20)を制御し、 不良解析メモリ(40)はＸアドレス発生回路(10)とＹアド
レス発生回路(20)のアドレス信号Ｋを入力とすることを
特徴とするデータ圧縮用アドレス発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19612392A JP3316876B2 (ja) | 1992-06-30 | 1992-06-30 | データ圧縮用アドレス発生回路 |
| US08/074,096 US5535353A (en) | 1992-06-30 | 1993-06-08 | Address generating circuit for data compression |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19612392A JP3316876B2 (ja) | 1992-06-30 | 1992-06-30 | データ圧縮用アドレス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0619806A JPH0619806A (ja) | 1994-01-28 |
| JP3316876B2 true JP3316876B2 (ja) | 2002-08-19 |
Family
ID=16352629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19612392A Expired - Fee Related JP3316876B2 (ja) | 1992-06-30 | 1992-06-30 | データ圧縮用アドレス発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5535353A (ja) |
| JP (1) | JP3316876B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4852634A (en) * | 1987-10-12 | 1989-08-01 | Ryobi Ltd. | Gas venting arrangement in injection molding apparatus and method for venting gas in the injection molding apparatus |
| JP3384272B2 (ja) * | 1997-02-27 | 2003-03-10 | 安藤電気株式会社 | フェイルメモリ |
| JP3463543B2 (ja) * | 1997-10-29 | 2003-11-05 | 安藤電気株式会社 | データ圧縮用アドレス発生回路 |
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